CN1424744A

CN1424744A - 一种高介电栅堆层结构

Info

Publication number: CN1424744A
Application number: CN 03114706
Authority: CN
Inventors: 缪炳有; 徐小诚
Original assignee: Shanghai Huahong Group Co Ltd
Current assignee: Shanghai Huahong Group Co Ltd; Shanghai Integrated Circuit Research and Development Center Co Ltd
Priority date: 2003-01-02
Filing date: 2003-01-02
Publication date: 2003-06-18
Anticipated expiration: 2023-01-02
Also published as: CN1319128C

Abstract

本发明属于半导体集成电路制造工艺技术领域，具体涉及到一种高介电栅介质的堆层结构。随着器件尺寸的不断缩小，当栅氧厚度＜1.5nm时，穿过栅氧的漏电流太大，不得不寻求高介电材料来替代二氧化硅。然而，单一的高介电栅材料很难满足其要求。本发明设计了一种栅介质——三明治结构，即：Al₂O₃/M/Al₂O₃结构，M为Ta₂O₅或SrTiO₃。Al₂O₃的带隙导带偏移，与SiO₂在带隙和能带组合上相似，唯一的缺点是介电常数偏低。因此，我们用介电常数较高的Ta₂O₅或者SrTiO₃来提高整体的介电常数值。另外，采用金属栅Ta或TaN或者TiN做电极，避免了多晶硅耗尽和硼穿透。

Description

一种高介电栅堆层结构

技术领域

本发明属于半导体集成电路制造工艺技术领域，具体涉及到一种高介电栅的堆层结构(high-k stack)。

背景技术

在CMOS IC制造工艺中，单元器件的持续缩小要求栅介质厚度的不断减少。这种要求来自两方面的考虑：1.控制短沟道效应；2.实现高电流驱动---在供给电压降低的同时，仍保持沟道中诱导电荷的数量足够大。在这两种情形下，就一级近似而言，栅介质的电学厚度是重要的。反型时的电学厚度是由三个串联电容决定的，即：栅电极的耗尽电容、栅介质电容和硅衬底反型层电容，如图1所示。另一方面，随着栅介质物理厚度的减小，通过栅的直接隧穿电流按指数增加；该隧穿电流直接影响芯片的待机电压，并对栅介质非衰退的物理厚度给定了下限；甚至对高性能系统(隧穿栅电流不重要)，当SiO₂栅的厚度＜0.8nm，其隧穿栅电流也不能承受。为了减少栅隧穿电流和由于多晶硅耗尽引起的栅电容衰减，其解决方法是：引进新材料---高介电常数(high k)的栅介质和金属栅电极。

介电常数远高于SiO₂(k_ox)的栅介质能够实现与SiO₂等价且薄的电学厚度(t_eq)，尤其是高介电栅介质的物理厚度(t_phys)大于SiO₂(t_ox)：t_eq＝(k_ox/k)*t_phys

用高介电常数材料替代SiO₂不是一件简单的事，其材料内部和界面性能必须与SiO₂相比拟，并且器件性能有明显的改善。材料的基本特性，如与硅衬底相关的热力学稳定性，微电子加工过程中各种热处理条件下的稳定性，低扩散系数，热膨胀(与硅)匹配，这些都是一些重要的鉴定参数。

人们首先想到的是氮化硅。对SiO₂和与之密切相关的SiON而言，界面陷阱和体内陷阱通常是10¹⁰cm^-2eV^-1和10¹⁰cm^-2数量级，电荷诱捕(traps)和栅介质的可靠性是非常重要的考虑因素；与硅有关的热稳定性也是一个重要的考虑因素，因为高温退火通常用于源漏和多晶硅的掺杂激活。有关文献报道了先氧化硅后氮化硅栅介质结构，采用炉子生长(LPCVD)，并先后在氨气(NH₃)和笑气(N₂O)中退火(800-1000℃)，其结果令人鼓舞。生产上的可行性---即：低的漏电流，硼穿透的抑制，可比拟的载流子迁移率，是显而易见的。对等价氧化物厚度为1.4nm的CVD氮化硅而言，其漏电流小两个数量级。硼的穿透完全被氧化硅上的氮化物所抑制。优化后的迁移率可达热氧化硅的值，从而使饱和电流也与热氧化硅可比。然而氮化物的介电常数不够高(K~8)，对SiO₂等价电学厚度＜1nm的器件而言不能胜任，所以还需寻求更高介电常数的栅介质材料。

有人预言许多二元和三元氧化物与硅接触是热稳定的，但最近对高介电常数栅绝缘层的研究主要集中在二元金属氧化物如Ta₂O₅，TiO₂，ZrO₂，HfO₂，Y₂O₃，La₂O₃，Al₂O₃，andGd₂O₃和它们的硅化物。这些材料的介电常数通常在10～40范围内，比SiO₂高3～10。实验证明，与同样电学厚度的SiO₂相比，高介电栅的漏电流可减小10³倍至10⁶倍；但由于漏区二维边缘电场可穿过厚的高介电栅，所以限制了高介电栅带来的好处。漏边缘场降低了源-沟道势垒，从而降低了阈值或开启电压；其原理与熟知的漏诱导势垒(DIBL)降低相似，即：漏电场通过硅衬底耦合调制了源-沟道势垒。因此，高介电材料的使用必须与电学厚度的减少同时考虑；大的硅-栅介质势垒高度是人们所希望的，因为通过栅的直接隧穿电流与此势垒高度成指数式依赖关系(幂数为势垒高度的平方根)。另外，发射进入栅绝缘层的热载流子也与此势垒高度有关。因此，高介电栅不仅要具有宽带隙，而且也要具有较高势垒高度的能带组合。Al₂O₃可能是与SiO₂在带隙和能带组合上相似的仅有的一种物质。

人们对三种薄栅介质做了如下实验：SiO₂，Al₂O₃和具有界面层SiO₂的ZrO₂；这些介质仅有几个原子层厚，可用溅射(sputtering)、溶胶-凝胶(Sol-gel method)、物理气相成积法(PVD)、金属有机化学气相淀积法(MOCVD)和原子层淀积法(ALCVD)。淀积膜均匀性不是一个重要问题，

然而高介电材料的淀积与其它器件制作工艺的集成还需在几个领域做进一步的研究。如果使用传统的自对准多晶硅栅，栅介质膜必须能忍受快速热退火(RTAs)≥950℃，以便激活掺杂的多晶硅栅；在多晶硅栅CMOS工艺中，通常的热处理造成潜在的问题，如在高介质栅和硅衬底之间硅化物的形成和界面SiO₂的出现。另外，穿过栅介质的扩散(如硼、氧)是一个严重的问题；如果使用金属栅极(用低温工艺)，许多热稳定性问题可得到缓解。

综上所述，单一的高介电栅材料可分为有两大类：一是界面问题---有些介电材料K值很高，但与硅接触后有SiO₂界面层生成(这是人们不希望看到的)，使得等价SiO₂的厚度(t_eq)减少很多，换句话说，高介电材料的生长厚度相应减少；另外，界面态/缺陷很多，导致载流子的迁移率大大降低；其二是K值偏低问题---有些介电材料如Al₂O₃界面特性与SiO₂相似，但K值偏低，导致其物理厚度(t_phys)大大减少，从而使隧穿电流增大。因此，单一的高介电栅材料很难满足其要求，多层栅介质的组合成为一种可行的方案。考虑到工艺上的可行性和高介电材料的优缺点，人们通常在设计高介电栅堆结构时针对两种器件类型：低功耗器件---要求穿过栅介质的隧穿电流最小，待机功耗低；高性能器件---开启电流大或开启速度快，隧穿电流并不重要。

发明内容

本发明的目的是，针对低功耗器件，设计一种三明治栅介质结构，以解决单一高介电材料所不能克服的缺点：界面问题或K值偏低问题---导致载流子迁移率降低和等价SiO₂的厚度(t_eq)减少，隧穿电流不能完全得到抑制。

本发明设计的高介电栅堆层结构，为Al₂O₃/M/Al₂O₃结构，是一种三明治结构。其中M为高介电材料Ta₂O₅或SrTiO₃。这里的斜杠“/”表示两种材料的层次区分。

本发明提出的上述三明治结构适用于等效栅氧厚度≤1nm的MOS器件，为高介电栅介质提供了一种可选方案。为了解决与硅的界面问题和能带组合，本发明选用了Al₂O₃作为界面确定层。Al₂O₃的带隙是8.8eV，介电常数～10，导带偏移为2.8eV，价带偏移量为4.9eV，与SiO₂在带隙和能带组合上相似，唯一的缺点是介电常数偏低。因此，我们用介电常数较高的Ta₂O₅(k＝25)或介电常数很高的SrTiO₃(k＞＞100)来提高整体的介电常数值。另外，采用金属栅(单一或两种金属皆可，如W，WTi，WN，TiN，TiNi，Ta，TaN合金等)做电极，从而避免了多晶硅栅带来的硼穿透问题(从多晶到栅氧)和高温激活退火带来的工艺集成问题。当然，选择金属电极必须考虑功函数的匹配问题。这里用介电常数较高的Ta₂O₅(k＝25)我们选择了Ta或TaN作为金属栅电极；用介电常数很高的SrTiO₃(k＞＞100)我们选择了TiN作为金属栅电极。

本发明的高介电栅堆结构(high-k stack)制备方法如下：首先将硅片表面的自然SiO₂去除，然后采用原子层生长法(ALCVD)或金属有机气相淀积法(MOCVD)或溶胶-凝胶法(Sel-gel)在表面氢化的硅片上依次生长Al₂O₃、Ta₂O₅高介电层、Al₂O₃覆盖层；最后用低温工艺淀积金属栅Ta或TaN；或者采用Al₂O₃、SrTiO₃高介电层、Al₂O₃三层结构，首先将硅片表面的自然SiO₂去除，然后采用原子层生长法(ALCVD)或金属有机气相淀积法(MOCVD)或溶胶-凝胶法(Sel-gel)在表面氢化的硅片上依次生长Al₂O₃、SrTiO₃高介电层、Al₂O₃覆盖层；最后用低温工艺淀积金属栅TiN。

上述的硅片表面自然氧化层SiO₂用HF酸蒸汽除去，表面悬挂键被氢饱和，成为疏水性表面；上述的Al₂O₃及Al₂O₃覆盖层的生长厚度为0.3nm～0.8nm；Al₂O₃及Al₂O₃覆盖层的生长采用ALCVD或MOCVD工艺完成；上述的Ta₂O₅高介电层的生长厚度为1～4nm；上述的SrTiO高介电层的生长厚度为70～80nm；上述的Ta₂O₅或SrTiO高介电层的生长采用ALCVD或MOCVD或Sel-gel工艺完成；采用低温工艺(＜600℃)PVD或CVD方法淀积金属栅Ta或TaN或者TiN。

实现上述结构的具体步骤如下：先将硅片表面的自然SiO₂去除；然后采用原子层生长法(ALCVD)或金属有机气相淀积法(MOCVD)或溶胶-凝胶法(Sel-gel)在表面氢化的硅片上依次生长Al₂O₃、Ta₂O₅高介电层或者SrTiO₃高介电层、Al₂O₃覆盖层；最后用低温工艺淀积金属栅Ta或TaN(Ta₂O₅)或者金属栅(SrTiO₃)TiN。

上述的硅片表面自然氧化层SiO₂可用HF酸蒸汽除去，使表面悬挂键被氢饱和，成为疏水性表面；可用ALCVD或MOCVD工艺生长0.3nm~0.8nm的Al₂O₃，比如，用Al(CH₃)₃和水蒸气淀积；可用ALCVD或MOCVD或Sel-gel生长1-4nm厚度的Ta₂O₅或者生长70～80nm厚度的SrTiO₃，可根据等价栅氧厚度而调整，比如，用Ta(CH₃)₅和氧气或臭氧淀积；可采用低温工艺(＜600℃)PVD或CVD方法淀积金属栅Ta或TaN或者TiN。

本发明可以有效减少栅隧穿电流和由于多晶硅耗尽引起的栅电容衰减，可实现较高的器件开启频率，同时又保证了低功耗；在IC制造工艺上相对简单、方便，易于集成。

附图说明

图1表示栅介质的电学厚度是如何决定的。反型时的电学厚度是由三个串联电容C_inv决定的，即：多晶硅栅电极的耗尽电容、栅介质电容和硅衬底反型层电容。

图2表示高介电栅的三明治结构，即：Al₂O₃/Ta₂O₅/Al₂O₃结构。高介电层Ta₂O₅或者SrTiO₃放在两层Al₂O₃中间，以提高整体介电常数。

附图标号：1---硅衬底；2---Al₂O₃；3---金属电极；4---Ta₂O₅或者SrTiO₃；5---SiO₂；6---多晶硅

具体实施方式下面通过具体实施例进一步描述本发明：

1、芯片表面清洗：先将硅片表面的自然SiO₂用HF蒸汽去除；

2、Al₂O₃界面确定层生长：采用原子层生长法(ALCVD)或金属有机气相淀积法(MOCVD)在表面氢化的硅片上生长约0.5nm左右的Al₂O₃作为界面确定层；

3、Ta₂O₅或者SrTiO₃淀积：采用ALCVD或MOCVD或溶胶-凝胶(Sol-gel)方法淀积3nm左右的Ta₂O₅或者75nm左右的SrTiO₃；该厚度可根据等价栅氧厚度而调整；

4、Al₂O₃覆盖层生长：采用ALCVD或MOCVD方法淀积0.5nm左右的Al₂O₃作为覆盖层；

5、金属栅淀积：采用低温工艺(＜600℃)CVD方法淀积金属栅，如Ta或TaN或者TiN。

Claims

1、一种高介电栅堆层结构，其特征在于采用Al₂O₃作为界面确定层和复盖层，采用高介电材料M为中间层，构成三明治结构：Al₂O₃/M/Al₂O₃，其中M采用Ta₂O₅或SrTiO₃。

2、根据权利要求1所述的高介电栅堆层结构，其特征在于当M为Ta₂O₅时，淀积金属栅Ta或TaN作电极；M为SrTiO₃时，淀积金属栅TiN作电极。

3、根据权利要求1或2所述的高介电栅堆层结构，其特征在于上述的Al₂O₃界面确定层及Al₂O₃覆盖层的厚度为0.3nm～0.8nm。

4、根据权利要求1或2所述的高介电栅堆层结构，其特征在于上述的Ta₂O₅高介电层的厚度为1～4nm。

5、根据权利要求1或2所述的高介电栅堆层结构，其特征在于上述的SrTiO₃高介电层的厚度为70～80nm。

6、根据权利要求1-5所述的高介电栅堆结构的制备方法，其特征在于具体步骤如下：先将硅片表面的自然SiO₂去除，然后采用原子层生长法或金属有机气相淀积法或溶胶-凝胶法在表面氢化的硅片上依次生长Al₂O₃界面确定层、M高介电层、Al₂O₃覆盖层；最后淀积金属栅Ta或TaN，或TiN。

7、根据权利要求6所述的制备方法，其特征在于上述的硅片表面自然氧化层SiO₂用HF酸蒸汽除去，表面悬挂键被氢饱和，成为疏水性表面。

8、根据权利要求6所述的制备方法，其特征在于在小于600℃的条件下采用PVD或CVD方法淀积金属栅Ta或TaN，或TiN。