CN1418376A - 用于高速多分辨率成像器的视频总线及其方法 - Google Patents

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Abstract

一种用于将信号从多个信号流传送到输出端的总线系统(200)和成像器(204)，包括：多条平行信号总线(214，216)和控制系统(220，230)。控制系统将来自多个信号流中的两个或多个信号流的信号多路复用到多条信号总线中的两条或多条上，并在将信号多路分用到输出端之前，允许信号对多条信号总线中的两条或多条中的各条总线进行充分充电。一种用于传送信号的方法，包括将信号多路复用到多条信号总线中的两条或多条上，并在将信号多路分用到输出端之前，允许信号对多条信号总线中的两条或多条中的各条总线进行充分充电。

Description

用于高速多分辨率成像器的视频总线及其方法
本发明是2000年1月24日提交的申请序号No.09/490374的部分继续申请，申请序号No.09/490374是2000年7月4日授予的美国专利No.6084229的部分继续申请。
发明领域
本发明一般涉及总线，更具体地说，涉及用于高速多分辨率成像器的视频总线。
发明背景
固体成像器是能够将光学图像转换为电子信号的半导体装置。成像器可被配置成矩阵，并被用于为仍属于摄影术的摄像机、或者任何需要量化入射辐射的地方产生视频信号。当入射辐射作用于光门(photogate)时，载流子被释放，并可以被收集用于感测。光门中收集的载流子量表示给定时段内撞击在这个位置上的入射光的量。
可以采用两种具有多种变型的基本装置来收集和感测光门中的载流子。这两种基本装置为光电二极管和光门。光电二极管的变型包括但不限于：针型、P-I-N、金属半导体、异质结和雪崩型。光门结构包括：电荷耦合器件(CCD)、电荷注入器件(CID)及其包括虚拟相位(virtual phase)、掩埋沟道的变型以及采用选择性掺杂物的其它变型。选择性掺杂物被用于控制光门和感测节点之间和下方的电荷收集和传递。
迄今为止所用的固体成像器主要由CCD成像器处于支配地位，这是因为与光电二极管和CID相比其噪声更低。CCD成像器的低噪声优点是因为在像素部位收集光子产生的电荷，然后在阵列的外围将实际电荷耦合或转移到放大器。这样就不再需要长多晶硅和金属总线了，长多晶硅和金属总线的相关电阻和电容将降低信号质量。然而，CCD的低噪声要求成像器读取固定格式，并且一旦电荷被读取就被破坏。将来自像素的收集光子电荷耦合到外围放大器(又称CTE)的要求需要与工业标准CMOS(互补金属氧化物半导体)或BiCMOS工艺不兼容的专用工艺步骤。
固体成像装置与CMOS技术同时得以发展，因此，所有成像器制造商均开发了他们各自的使成像器的性能特性和晶片产量最佳的专用工艺。专门的硅圆片处理使成像器价格相对较高。从1986年以来已开始商业化生产线性有源像素传感器。从专门处理向工业标准CMOS工艺的转变始于九十年代早期。采用工业标准工艺的优点包括：有竞争力的晶片处理价格，以及提供芯片上定时、控制和处理电子电路的能力。到1992年底，已经制造出了612×512CMOS兼容的每列具有前置放大器和CDS的CID成像器。成像器可以用作随机存取512×512CID，或者可将所有列加在一起用作线性有源像素传感器。
美国专利No.5471515中给出了利用有源像素传感器的面阵，其中光电二极管或光门被耦合到输出源跟随器放大器中，此放大器又驱动相关二次取样(CDS)电路，而CDS单元的两个输出又驱动另外二个源跟随器电路，该电路又被输入到差动放大器中，此专利通过引用结合于本文中。所用的源跟随器电路一般具有小于1的增益，并且增益随源跟随器的不同而不同。源跟随器的增益变化是由FET(场效应晶体管)阈值的变化所引起的。源跟随器的增益变化导致像素到像素的增益失配。而且，当CDS采用源跟随器对来驱动其输出时，有源像素传感器会因每列的CDS电路而出现增益变化问题。所得到的CDS信号及其相应偏移可具有无法由差动放大器校正的不同增益。而且，有源像素源跟随器配置不允许像素的装仓(binning)。
先有技术的电压操作模式不允许装仓，装仓即一次将两个或多个像素信号相加。
所需要的是一种成像器，它具有低噪声水平的CCD、随机存取、CID装仓、以及来自所有像素的相同增益和响应；同时维持低功率、使用方便且模拟图像帧速高。
除了寻求一种具有低噪声水平的CCD、随机存取、和CID装仓，以及来自所有像素的相同增益和响应的成像器之外，还需要适于工业和/或科研应用的成像器。在过去的30年中，CCD传感器和照相机电子技术已发展成可满足大多数的工业和/或科研应用的需求。然而，所得到的照相机要求当前工艺水平的、大像素、多端口CCD芯片，以及若干额外芯片、通常还有若干装满电子元件的电路板来实现。因此，照相机无法物理地适合某些应用，能耗显著，并且所得到的照相机对许多应用来说过于昂贵。重新组合来自若干端口的视频数据的需要还增加了视频处理的复杂性，最终抬高了成本并增加了视频系统的规模。
如之前所述，过去的一些年来，幸亏减少了设计规则，采用亚微米级CMOS工艺技术的图像传感器已变成现实。通过对传感器阵列本身采用CMOS技术，在芯片上集成附加电路的问题变得简单了。可以容易地增加诸如A/D转换器、定时发生器、控制电路和接口电路等部分。另外，由于不再需要驱动CCD所固有的大电容传输门所需的多个时钟的精确定时和电平控制，从而简化了CMOS成像器的操作。虽然具有包括亚微米级工艺的超常速度和皮秒级门延迟在内的所有这些因素，在过去的二十年间每端口的模拟视频带宽也没有太多的变化。
已经提议有源像素传感器(APS)作为在芯片上实现CMOS照相机的灵活优点的装置。令人遗憾的是，在基本APS方法方面存在着性能问题，限制了其性能和功能性。虽然这些局限性对低端消费者成像应用来说是可接受的，但是直到现在，CMOS图像传感器仍无法广泛地满足科研、专业和工业应用的需求。
更具体地说，与低端消费者成像产品相比，工业和科研成像应用需要高得多的性能和功能性。许多应用需要视频速率的高读取速度，或甚至更快的成像，而不牺牲图像质量。除图像质量之外，应用还要求照相机具有更大的功能性。例如灵活的快门和电子变焦、随机存取和可选择的感兴趣区域，使帧速最大化并使数据存储最小化(这对跟踪应用尤其有用)。降低机器系统研制的成本是单芯片CMOS照相机的最近进展。新开发的CMOS照相机具有上面列出的所有灵活性，然而传统CCD、CID或光电二极管技术中每端口的模拟视频带宽一直没有变化。
包括CCD成像器和APS成像器在内的大多数百万像素图像传感器的最大像素速率无法满足工业和科研成像的帧速需要。CCD装置受限于时钟速率和相关二次取样(CDS)电路的速度。另外，更高像素速率所需的更大放大器带宽增加了噪声电平。由于COMS成像器的列平行特性，放大器和CDS可以行处理速度而不是像素速度工作。视频带宽限制与多路复用速度有关。CMOS成像器通常将它们的信号多路复用到公共模拟视频总线上。被多路复用或切换到总线上的信号越多，此总线的电容负载就越大。因此，随着更多的信号连接到总线，总线的带宽减小。或者，需要更大的功率来对总线相关电容进行充电和放电，以保持带宽。上述这种传统总线结构包含了切换到一条总线上的N个信号。
图5中显示了CMOS成像器98的一个示例，它带有驱动公共视频总线102的列平行放大器100。在此示例中，公共视频总线102主要被视为到各单独的列放大器100的电容负载140。为了使各放大器100真正代表公共视频总线102上的像素值，各放大器100必须在一个像素时间常数内对总线102进行充电或放电。像素值信号对取样和保持电路(或类似物)必须有足够长的稳定时间，从而使其能够准确地将合成信号传递给模-数转换器(未示出)。通常来说，尽管应用之间可以各不相同，但希望至少有5τ(希腊字母T或时间常数)的稳定时间，以允许视频总线102准确地稳定各单独的列放大器100提供的视频值。在较高视频总线速度下，各放大器100无法正确地对视频总线102进行充电或放电，导致了对比度的损失。在对比度受损的较高像元速率下，单个的列放大器特性和视频开关特性就开始影响所合成的视频。各单独的列放大器140具有稍微不同的偏移和稍微不同的驱动能力，而各视频开关120具有稍微不同的电阻和稍微不同的阈值。列放大器和视频开关特性的组合使得各列放大器100相对于对视频总线102的充电和放电来说具有不同的时间常数。列放大器100和视频开关120对此列中的各像素是一样的。因此，视频开关特性的差异导致基于列的固定图像噪声(FPN)的出现。随着更多列的加入，MOSFET或双极性晶体管的源结和漏结导致各视频开关120中加入了更多的相关电容140。加到总线102中的列越多，总电容就越大。
为了克服这些限制，由CCD和APS传感器的设计者提出的一种先有解决方法是将成像器分成两份、四份，或具有若干子成像器的更小分组。在图6中显示了这种现有设计方案的一个示例。在此示例中，成像器80被分成四个子成像器80(1)-80(4)。来自各子成像器80(1)-80(4)的信号被引到其各自的端口82(1)-82(4)。此结构或体系还涉及将N个信号的多个信号流放到一条总线上。这种设计已经用于提供高帧速装置和满足大型百万像素成像器的标准帧速。令人遗憾的是，这种设计增加了处理多个模拟放大器链的系统规模、复杂性、功率和成本。另外，在所有可能的像素速率和温度上完全平衡放大器链是非常困难的任务。随着近年来成像器变得更大，现在已达到全晶片大小，这个情况变得更成问题。阵列上的工艺差异可引起其它平衡问题，甚至晶片上的工艺差异将引起噪声特性的差异。
发明内容
根据本发明的一个实施例的用于将信号从多个信号流传送到输出端的总线系统包括多条平行的信号总线和控制系统。控制系统将来自多个信号流中的两个或更多信号流的信号多路复用到多条信号总线中的两条或多条上，并在将信号选择到输出多路复用器之前，允许信号对多条信号总线中的两条或多条中的各条总线进行充分充电。
根据本发明的另一实施例的成像器包括多个信号流、多条平行的信号总线、输出端和控制系统。控制系统将来自多个信号流中的两个或多个信号流的信号多路复用到多条信号总线(即输入多路复用器)中的两条或多条上，并在将信号多路分用到输出多路复用器之前，允许信号对多条信号总线中的两条或多条中的各条总线进行充分充电。
根据本发明的另一实施例的用于将信号从多个信号流传送到输出端的总线系统包括连接到多个信号流的多条信号总线、多个第一开关、多个第二开关、以及控制系统。多个第一开关中的每个开关被耦合在多个信号流之一和多条信号总线之一之间。多个第二开关中的每个开关被耦合在多条信号总线之一和输出端之间。控制系统被耦合到第一和第二开关，并且接通多个第一开关中的二个或多个可将信号从多个信号流中的两个或多个更多信号流耦合到多条信号总线中的两条或多条，并在接通输出多路复用器的多个第二开关中的一个或多个开关以将信号耦合到输出端之前，允许信号对多条信号总线中的两条或更多总线中的每条总线进行充分充电。换句话说，上述系统涉及N个信号，它们被多路复用到两条或多条总线(或M条总线)然后再被多路复用到一条总线上、或者换句话说带输入多路复用器和输出多路复用器的两级多路复用器。两级多路复用系统允许进行各种不同的操作，例如允许信号或像素信号省略，并允许同时选择多个信号或像素信号。通过示例，可以单独选择像素信号，然后可选择两个相邻信号，从而提供信号的平均或内插，有效地将原始像素分辨率改变为更高或更低的分辨率。本发明与通过引用结合于本文中的美国专利No.6084229中所述的有源列技术相结合，允许像素沿行和列的装仓或省略。
根据本发明的再一实施例的用于传送信号的方法包括将信号多路复用到多条信号总线中的两条或更多条上，并在输出多路复用器对选择信号进行多路分用之前，允许信号对所述多条信号总线、也被称为输入多路复用中的两条或多条中的各条总线进行充分充电。而且，在此特定实施例中还包括重新排序多路复用器，它将信号从输出多路复用器重新定向到一个或多个输出端。
附图说明
图1是先有技术的双多晶硅有源像素传感器；
图2是根据本发明的有源列传感器；
图3是根据本发明的像素实现；
图4是为构成全运算放大器而连接的像素矩阵的示意图，每像素形成有源列传感器；
图5是驱动成像器上公共视频总线的传统方法的视图；
图6是提高多端口的视频带宽的传统CCD和CMOS传感器方法的视图；
图7A是根据本发明一个实施例具有高速、低噪声总线系统的成像器图；
图7B是图7A所示成像器中的解码器和预选电路的放大视图；
图7C是图7A所示成像器中的地址计数器和控制电路的放大视图；
图8A是根据本发明另一实施例的具有能够进行像素内插的总线系统以提高分辨率的成像器图；
图8B是图8A所示成像器中的地址计数器和控制电路的放大视图；以及
图9是根据本发明另一实施例具有另一总线输出多路复用器、控制电路和视频处理模块的总线系统的方框图。
详细描述
在讨论本发明的图2所示有源列传感器(ACS)和结合下述ACS的讨论进行描述之前，讨论如图1所示的先有技术的典型双多晶硅有源像素传感器的结构是有帮助的。
在图1中，各像素50具有光门60，它具有配置为源跟随器的输出FET 53。源跟随器53被用于驱动诸如相关二次取样电路(CDS)55的后续信号调节电路。源跟随器53的增益小于1。如果位于像素位置50的源跟随器具有给定增益，那么相同列中的其它像素及其各自的源跟随器具有的增益可能相同，也可能不同。此技术取决于对阵列中所有FET的晶片处理以具有相同阈值。线性有源像素阵列在操作中FET阈值出现100mV的变化并不少见。
先有技术的有源像素50包括光门60和传输门62，它们被用于将光子产生的电荷耦合到与源跟随器53的栅极56相连的浮扩散节点52上。输出FET 53的漏极直接与电源干线VDD相连。源跟随器输出FET又与行存取FET 58的源极57相连。当选择行存取FET 58进行读出时，FET 58被接通，允许输出FET 53与负载18相连并直接驱动CDS电路55。
图2是根据本发明的像素12的示意图，其中消除了先有技术像素间的阈值差异。一行或一列中的所有像素12相互平行，为简明起见图中只显示了其中之一。可以由任何光敏器件10组成的像素12被连接到FET 15，从而将像素与读出电路相隔离。FET 15是包含FET24的运算放大器30的差动输入对中的一个FET。为简明起见，在图2中放大器电路30被配置为正反馈单位增益放大器。反馈路径32将放大器30的输出端与输入端17相连，在此例中输入端17为FET 24的栅极。放大器30可被配置为具有增益、全差动输入或根据应用所需的任何运算放大器配置。放大器30的固定增益消除了先有技术的增益可变性。单位增益放大器的输出端与相关二次取样器(CDS)相连，其中相关二次取样器(CDS)被用于消除视频中的任何固定图像噪声。
包括FET 22的电流源20的源极与电源VDD相连，其漏极与差动输入FET 15和24的源极相连。
输入FET 15和24的漏极与由FET 26和28形成的电流反射镜相连。FET 26和28的栅极连接在一起，并与输入FET 15的源极18相连。FET 26和28的源极与负电源VCC相连。
FET 24的漏极30为差动对的输出端，并与CDS 34相连。
输入FET 15可根据应用需要为N沟道或P沟道FET。像素80可以是光门或光电二极管。
图3是图2所示有源列传感器的像素12的详细示意图。在此实现中采用了光门76。由FET 76控制感测节点72的选择和复位。此有源列传感器像素去除了先有技术中单独的选择/存取FET 58。所有偏压和控制信号由像素阵列的外围提供。
像素可以下述方式进行工作。采用N型衬底，在衬底上加偏压到最大正电位，如为5.0V。对光门70最好是对一层多晶硅加偏压到集成电平(integrate level)(如0.0V)。耗尽光门70下面的区域80，并随着光撞击这个区域，它将收集(集成)光子产生的载流子。
为光门72加偏压到5.0V，由于它被偏压到与衬底相同的电位，因此在集成期间收集不到光子产生的载流子。通过用复位/选择控制信号选择控制FET 76为光门72加偏压。在这种配置中，控制FET 76是由相对于衬底的负信号如0.0V来选择的P沟道FET。在集成期间，选择FET 76，用最好为5.0V的复位/选择偏压对光门加偏压。在预定的集成时段后读取像素。
最好以下述方式完成像素读取。复位/选择控制变化为2.5V，使光门72下面的区域被耗尽，并读取背景电平。通过将复位/选择控制设定为5.0V来断开复位/选择FET 76。取消光门70的电位，在此例为5.00V。读取信号将以所收集的光子产生的电荷从光门70下面的区域转移到光门72下面的区域的形式发生。所转移的光子产生的电荷根据所收集到的量来调整输入FET 15的栅极。
可以通过利用CDS电路34从视频信息中消除固定图像噪声(FPN)。应用于CDS电路的第一采样是背景电平。然后向CDS提供信号信息。两个信号的差异提供了无固定图像噪声的信号。
图4是根据本发明的像素阵列示意图。多个像素90a，90b，90c形成了阵列的第一列，加上相似的列92a-c和94a-c一起构成整个阵列。在各列中，像素的输出FET并联在一起，这种组合形成了运算放大器30的差动输入对中的第一个。放大器30a，30b和30c在各个其它方面都与图2的相同。各放大器30分别与CDS34a，34b和34c相连。CDS34a，34b，34c的输出端通过列选择开关96a，96b和96c相连，它们的公共端子与输出缓冲器98相连，其中缓冲器98可以为源跟随器，或者是特定应用所要求的更复杂信号调节器。
如上所述，与消费者成像产品通常所要求的相比，工业和科研成像应用要求高得多的性能和功能性。更具体地说，许多这样的应用需要视频速率的高读取速度，或甚至更快的成像，并没有丝毫牺牲图像质量。本发明的一个优点是它提供了板上、高速总线系统200或PVS总线，它们所提供的像素速率超过先有单口CCD或APS装置以及其它先有模拟总线的像素速率。此总线系统200结合CMOS传感器的每列放大器的高平行特性技术，提供科研和工业应用所需的功能性和高速性能。已经实现了在不增加能耗的情况下的这种速度增加，同时能够甚至在较高速度下保持全视频带宽。本发明还能够通过采用全差动处理来消除公共模式噪声检测。另外，高速、低噪声、低功率的模拟PVS总线利用标准序贯或随机存取解码器选择特定列。除选择列之外，总线系统200还增加了预选电路，以在读取顺序中平行地预选下面的多列。预选择的列数可以调整以满足应用要求。
具体地参考图7A，图中显示了根据本发明一个实施例的带有高速、低噪声总线系统200(1)的成像器202(1)，然而此总线系统200也可用于各种不同类型的装置如视频交叉点开关并用于各种不同类型的应用。在此特定实施例中，成像器202(1)包括诸如上文中参考图2-4所述的像素阵列204，它具有多列像素206(1)-206(n)和多行像素208(1)-208(n)以及图像处理电路。在此示例中，在各列206(1)-206(n)的端部耦合了可选的相关二次取样(“CDS”)电路210。尽管在此特定示例中，总线系统200(1)与阵列204的列206(1)-206(n)的端部耦合，但是总线系统200(1)也可以耦合到其它位置，例如阵列204的行208(1)-208(n)的端部。
尽管多路复用器212也可以耦合到其它位置和其它数据源上，多路复用器212被耦合到阵列204的列206(1)-206(n)的端部之一。尽管多路复用器212也可由其它部件组成，但在此特定示例中，多路复用器212包括多个多路复用总线214(1)-214(4)和216(1)-216(4)、多个开关218(1)-218(8)，以及预选或控制电路220。多路复用器212选择阵列204的多个列206(1)-206(n)或行208(1)-208(n)，然后从这些列206(1)-206(n)或行208(1)-208(n)中同时将信号多路复用到多路复用总线214(1)-214(4)和216(1)-216(4)上。
更具体地说，在此特定实施例中，阵列204的各列206(1)-206(n)通过CDS电路210耦合到多条多路复用总线214(1)-214(4)和216(1)-216(4)中的一条上。存在着四对多路复用总线：214(1)，216(1)；214(2)，216(2)；214(3)，216(3)；以及214(4)，216(4)，而且一对多路复用视频总线与阵列的各列206(1)-206(4)相耦合，然而总线的总数和类型以及与阵列204的各列或各行相耦合的总线的数量可以根据需要或希望而变化。在此特定实施例中，一对多路复用总线与阵列的各列相耦合，以进行差动处理。
开关218(1)-218(8)中的各个开关耦合在阵列204的列206(1)-206(4)之一和多路复用总线214(1)-214(4)和216(1)-216(4)之一之间。开关218(1)-218(8)中的每个开关具有断开位置和接通位置。在断开位置上，开关218(1)-218(8)断开阵列204的列206(1)-206(4)与多路复用总线214(1)-214(4)和216(1)-216(4)的连接，而在接通位置上，开关218(1)-218(8)将阵列204的列206(1)-206(4)与多路复用总线214(1)-214(4)和216(1)-216(4)相耦合。
预选电路220(在图7B中也有显示)被耦合到开关218(1)-218(8)中的各个开关，并控制各开关218(1)-218(8)处于断开位置还是接通位置。由于本领域的普通技术人员已熟知控制电路对开关断开和接通的控制，因此这里不详细描述预选电路220。在此特定实施例中，预选电路220包括多个“或”布尔逻辑功能门(“或门”)222(1)-222(n)，各“或”门具有四个输入和一个输出，然而预选电路220也可以采用带有其它数量的输入和输出以及其它类型逻辑功能的其它类型部件。
带有多个输入和多个输出的解码器224(在图7B中也有显示)与预选电路220相耦合。可以采用各种不同类型的解码器224，例如序贯解码器或随机解码器。解码器224将输入信号发送给各个“或”门222(1)-222(n)。各“或”门222(1)-222(n)的输出与开关218(1)-218(8)之一相耦合，并根据经到“或”门222(1)-222(n)的输入接收到的信号，与各开关218(1)-218(n)相耦合的“或”门222(1)-222(n)输出的信号将断开或接通开关218(1)-218(n)。在此特定实施例中，解码器224和预选电路被设计成可同时将像素阵列的多列与不同的多路复用总线214(1)-214(4)和216(1)-216(4)相耦合。
输出多路复用器226与各条多路复用总线214(1)-214(4)和216(1)-216(4)相耦合，并被设计成与多路复用器212的配置相匹配。在此特定实施例中，输出多路复用器226(1)包括多条多路复用总线214(1)-214(4)和216(1)-216(4)、多个开关228(1)-228(8)、以及控制电路230(1)，然而输出多路复用器226也可由其它部件构成。在此特定示例中，开关228(1)-228(n)保持接通，至少到来自列206(1)-206(n)的信号改变了总线214(1)-214(4)和216(1)-216(4)为止。输出多路复用器226的定时可通过诸如芯片上计数器、小型移位寄存器或控制器的外部控制(未示出)来产生。
在此特定实施例中，控制电路230(1)(在图7C中也有显示)包括多个“与”门232(1)-232(4)，每个“与”门均具有一对输入和一个输出，然而控制电路230也可采用带有其它数量的输入和输出以及其它类型的逻辑功能的其它类型的部件。地址计数器234将输入信号发送给各个“与”门232(1)-232(4)。各“与”门232(1)-232(4)的输出与开关228(1)-228(8)之一相耦合，并根据经到“与”门232(1)-232(4)的输入接收到的信号，来自“与”门232(1)-232(4)的输出的信号可以断开或接通和“与”门232(1)-232(4)相耦合的开关228(1)-228(8)。在此示例中，控制电路230(1)被用于在某时从像素阵列204的一列206(1)，206(2)，206(3)或206(4)中选择信号，然而控制电路230(1)也可被配置成其它部件和用其它输入信号控制来在某时从像素阵列204的一个或多个其它列206(1)-206(4)中选择一个或多个信号。
在此特定实施例中，视频处理电路236与输出多路复用器226的输出相耦合，然而也可以采用其它类型的处理电路。视频处理电路236从耦合到视频处理电路236的两条总线：214(1)，216(1)；214(2)，216(2)；214(3)，216(3)；以及214(4)，216(4)得到差动视频，并以本领域的普通技术人员已熟知的方式提供增益、偏移、滤波和/或任何其它所需的处理功能。
参考图8A，图中显示了根据本发明的另一实施例的具有高速、低噪声总线系统200(2)的成像器202(2)。图8A和8B显示了如何利用此特定实施例来改变成像器的本机分辨率(native resolution)。由于图8A所示的成像器202(2)和总线系统200(2)除控制电路230(2)外其它均与图7A所示的成像器202(1)和总线系统200(1)相同，因此这里将只描述图8A和8B的控制电路230(2)。在图8A和8B中，控制电路230(2)包括带有多个输入和多个输出的地址计数器234以及多个“与”门238(1)-238(4)和240(1)-240(4)以及“或”门242(1)-242(4)和244(1)-244(4)，它们中的每个均具有一对输入和一个输出。节点5与其本身相连。由于本领域的普通技术人员已熟知控制电路对开关断开和接通的控制，因此这里不详细描述控制电路230(2)。在此特定实施例中，带有地址计数器234的控制电路230(2)和内插控制信号243被配置为内插来自像素阵列204的列206(1)-206(n)的信号，这一点将在下文中详细介绍。在此示例中，地址计数器234将输入信号发送给控制电路230(2)。在此示例中，控制电路230(2)与开关228(1)-228(8)相耦合，并可以根据在控制电路230(2)的输入端收到的信号控制电路230(2)的信号断开或接通开关228(1)-228(8)，并提供列内插。
参考图7A-7C，通过提前预选三个列，列处理电路只需要以四分之一的实际像素读取速率(四分之一带宽)来驱动多路复用总线214(1)-214(4)和216(1)-216(4)。只有多路分用是在正常带宽下完成的。因此，与其它方法相比，诸如图2到4中所述的有源列传感技术的列处理电路可以做得更小并需要更小的功率。而且，由于在此示例中，像素阵列204的每四列206中只有一列与各多路复用总线相耦合，因此各多路复用总线214(1)-214(4)和216(1)-216(4)只具有四分之一的电容，这是因为只有四分之一的开关或传输门要驱动。另外，在本发明中列选择顺序仍与传统的相同，无须如图6所示的多端口成像器所要求的那样需要对原始图像进行后处理重构。
根据本发明的带有总线系统200(1)的成像器202(1)的列平行特性的另一有用方法是同时选择多列以对视频信号进行平均的能力。这是可能的，因为像素阵列204的处理电路的列放大器在各方面均相同，并且当同时选择多于一个列时，来自各放大器的输出试图相互驱动，结果是将两个或多个信号进行平均。这就允许更高的操作速度，而且为装仓或内插像素提供了新方法。装仓是用于将两个或多个像素信号组合在一起的术语。更高的操作速度归因于两个或多个放大器驱动同一视频总线，因此，具有高达两倍(或更多)的能力来驱动相同量的电容。装仓是在相同总线214或216上同时组合两个或多个信号的结果。输出多路复用器226(1)中的控制电路230(1)可被配置并用信号控制成将多路复用总线214(1)，216(1)；214(2)，216(2)；214(3)，216(3)；以及214(4)，216(4)中的二对同时地耦合到视频处理电路236进行装仓。
总线系统200(1)的这种多分辨率能力还可以用于通过内插来有效地提高分辨率，而不仅仅是通过如图8A和8B所示通过装仓降低分辨率。图8A和8B所示的带有总线系统200(2)的成像器202(2)以与图7A-7C所示的带有总线系统200(1)的成像器202(1)相同的方式操作，除了通过图8A和8B所示的控制电路230(2)可以进行列内插。在此实施例中，分辨率的提高是通过用控制电路230(2)选择性地装仓读取的单个信号之间的相邻信号而进行的。通过这种方式，时序将选择与列206(1)相耦合的多路复用总线214(1)和216(1)，从而通过接通开关228(1)和228(2)而与视频处理电路236相耦合并读取信号。在下一顺序中不管所选择的列206(1)，再选择通过接通开关228(3)和228(4)而与列206(2)相耦合的多路复用总线214(2)和216(2)，从而与视频处理电路236相耦合。读取组合(装仓或平均)的信号，通过断开开关228(1)和228(2)，将与列206(1)相耦合的多路复用总线214(1)和216(1)与视频处理电路236断开，从而撤消列206(1)的选定，只读取来自与列206(2)相耦合的多路复用总线214(2)和216(2)的信号。以这种方式，对于每二个相邻信号的读取，可以读取第三个内插信号，通过内插有效地提高分辨率。借助示例，具有640列像素阵列的成像器可通过内插得到1279像素的有效分辨率，而具有480行像素阵列的成像器可得到969行的内插分辨率。在任一情况下，对于装仓或内插来说，由输出多路复用器完成列或行平均。
参考图9，图中显示了根据本发明另一实施例具有另一输出多路复用器、控制电路和视频处理模块的总线系统329。图9所示的总线系统200(3)与图7A-7C所示的总线系统200(1)或图8A和8C所示的总线系统200(2)相同，除了此总线系统200(3)还具有一个重新排序多路复用器电路330。重新排序电路330与图9中的输出多路复用器电路226相耦合，其功能与图8A所示的输出多路复用器相同。图9中更详细地显示了重新排序电路330的一种可能实现。更具体地说，在此特定实施例中，重新排序电路330由利用所示传输门332(1-6)实现的开关组成。可以控制由节点226和227上的输出多路复用器所提供的信号，从而通过像素排序逻辑装置342切换到视频处理模块电路343(1-3)中的一个或多个。排序逻辑装置342的具体情况在此未示出，但对本领域的普通技术人员来说是简单的。排序逻辑装置342的具体实现取决于特定应用和所需重新排序的信号。由排序逻辑装置342加上重新排序多路复用器电路330所提供的控制逻辑功能将信号重定向到一个或多个位置。图9中节点227和229上的信号可以被重定向到视频处理模块340的视频放大器342(1-3)中的一个或多个上。
在图7A、7B、7C、8A、8B和9中显示了差动信号，差动信号可被描述成用于抗噪声的信号和参考信号。应用也可采用单端结构或多输入、输出和重新排序总线。
通过上述本发明的基本概念，本领域的技术人员可以非常清楚上述具体的公开只是示例性的而非限制性的。虽然这里没有明确陈述，但是本领域的技术人员将进行和有意进行各种变型、完善和修改。因此这些变型、完善和修改由本发明而提出，属于本发明的精神实质和范围内。因此，本发明只由所附权利要求及其等效物限定。

Claims (31)

1.一种用于将信号从多个信号流传送到输出端的总线系统，所述总线系统包括：
多条平行的信号总线；和
控制系统，用于将来自所述多个信号流中的两个或多个信号流的所述信号多路复用到所述多条信号总线中的两条或多条上，并在将所述信号多路分用到所述输出端之前，允许所述信号对所述多条信号总线中的两条或多条中的各条总线进行充分充电。
2.如权利要求1所述的总线系统，其特征在于，所述控制系统通过下述方式提供平滑(binning)：将来自所述多条信号总线中的两条或多条相邻信号总线的所述信号基本上同时地耦合到所述输出端来对这些信号总线上的所述信号一起进行平均。
3.如权利要求1所述的总线系统，其特征在于，所述控制系统通过下述方式提供内插：基本上同时将来自所述多条信号总线中的每条总线的所述各个信号分别耦合到所述输出端，并且将来自所述多个信号流中的相邻信号流对的所述各个信号耦合到所述输出端。
4.如权利要求1所述的总线系统，其特征在于，所述多条信号总线之一被耦合到所述多个信号流中的各个信号流。
5.如权利要求1所述的总线系统，其特征在于，所述多条信号总线中的一对总线被耦合到所述多个信号流中的各个信号流，以进行差动处理。
6.如权利要求1所述的总线系统，其特征在于，所述控制系统包括：
解码器；
连接到所述解码器的第一控制电路；以及
多个连接到所述第一控制电路的第一开关，所述多个第一开关中的每个开关还被耦合在所述多个信号流之一和所述多条信号总线之一之间。
7.如权利要求6所述的总线系统，其特征在于，所述解码器为序贯解码器。
8.如权利要求6所述的总线系统，其特征在于，所述解码器为随机解码器。
9.如权利要求6所述的总线系统，其特征在于，所述控制系统还包括：
连接到所述解码器的地址计数器；
连接到所述地址计数器的第二控制电路；以及
多个连接到所述第二控制电路的第二开关，所述多个第二开关中的每个开关还被耦合在所述多条信号总线之一和所述输出端之间。
10.一种成像器，包括：
来自某种源的多个信号流；
多条平行的信号总线；
输出端；以及
控制系统，用于将来自所述多个信号流中的两个或多个信号流的所述信号多路复用到所述多条信号总线中的两条或多条上，并在将所述信号多路分用到所述输出端之前，允许所述信号对所述多条信号总线中的两条或多条中的各条总线进行充分充电。
11.如权利要求10所述的成像器，其特征在于，所述控制系统通过下述方式提供装仓：将来自所述多条信号总线中的两条或多条相邻信号总线的所述信号基本上同时地耦合到所述输出端来对这些信号总线上的所述信号一起进行平均。
12.如权利要求10所述的成像器，其特征在于，所述控制系统通过下述方式提供内插：基本上同时将来自所述多条信号总线中的每条总线的所述各个信号分别耦合到所述输出端，并且将来自所述多个信号流中的相邻信号流对的所述各个信号耦合到所述输出端。
13.如权利要求10所述的成像器，其特征在于，所述多条信号总线之一被耦合到所述多个信号流中的各个信号流。
14.如权利要求10所述的成像器，其特征在于，所述多条信号总线中的一对总线被耦合到所述多个信号流中的每个信号流，以进行差动处理。
15.如权利要求10所述的成像器，其特征在于，所述控制系统包括：
解码器；
连接到所述解码器的第一控制电路；以及
多个连接到所述第一控制电路的第一开关，所述多个第一开关中的每个开关还被耦合在所述多个信号流之一和所述多条信号总线之一之间。
16.如权利要求15所述的成像器，其特征在于，所述解码器为序贯解码器。
17.如权利要求15所述的成像器，其特征在于，所述解码器为随机解码器。
18.如权利要求15所述的成像器，其特征在于，所述控制系统还包括：
连接到所述解码器的地址计数器；
连接到所述地址计数器的第二控制电路；以及
多个连接到所述第二控制电路的第二开关，所述多个第二开关中的每个开关还被耦合在所述多条信号总线之一和所述输出端之间。
19.如权利要求10所述的成像器，其特征在于，还包括连接到所述输出端的视频处理电路。
20.如权利要求19所述的成像器，其特征在于，所述视频处理电路提供差动处理。
21.一种用于将信号从多个信号流传送到输出端的总线系统，所述总线系统包括：
与所述多个信号流相耦合的多条信号总线；
多个第一开关，所述多个第一开关中的每个开关被耦合在所述多个信号流之一和所述多条信号总线之一之间；
多个第二开关，所述多个第二开关中的每个开关被耦合在所述多条信号总线之一和所述输出端之间；以及
连接到所述第一和第二开关的控制系统，所述控制系统接通所述多个第一开关中的两个或多个开关，从而将来自所述多个信号流中的两个或多个信号流的信号耦合到所述多条信号总线中的两条或多条上，并在接通所述多个第二开关中的一个或多个开关以将所述信号耦合到所述输出端之前，允许所述信号对所述多条信号总线中的两条或多条中的每条总线进行充分充电。
22.如权利要求21所述的总线系统，其特征在于，所述控制系统通过下述方式提供装仓：将来自所述多条信号总线中的两条或多条相邻信号总线的所述信号基本上同时地耦合到所述输出端来对这些信号总线上的所述信号一起进行平均。
23.如权利要求21所述的总线系统，其特征在于，所述控制系统通过下述方式提供内插：基本上同时将来自所述多条信号总线中的每条总线的所述各个信号分别耦合到所述输出端，并且将来自所述多个信号流中的相邻信号流对的所述各个信号耦合到所述输出端。
24.如权利要求21所述的总线系统，其特征在于，所述多条信号总线之一被耦合到所述多个信号流中的各个信号流。
25.如权利要求21所述的总线系统，其特征在于，所述多条信号总线中的一对总线被耦合到所述多个信号流中的每个信号流，以进行差动处理。
26.如权利要求21所述的总线系统，其特征在于，所述控制系统包括：
解码器；
连接到所述解码器和所述多个第一开关的第一控制电路；
连接到所述解码器的地址计数器；以及
连接到所述地址计数器和多个第二开关的第二控制电路。
27.如权利要求26所述的总线系统，其特征在于，所述解码器为序贯解码器。
28.如权利要求26所述的总线系统，其特征在于，所述解码器为随机存取解码器。
29.一种用于传送信号的方法，所述包括：
将所述信号多路复用到多条信号中的两条或多条上；以及
在将所述信号多路分用到输出端之前，允许所述信号对所述多条信号总线中的两条或多条中的各条总线进行充分充电。
30.如权利要求29所述的方法，其特征在于，还包括通过下述方式提供装仓：将来自所述多条信号总线中的两条或多条相邻信号总线的所述信号基本上同时地耦合到所述输出端来对这些信号总线上的所述信号一起进行平均。
31.如权利要求29所述的方法，其特征在于，还包括通过下述方式提供内插：基本上同时将来自所述多条信号总线中的每条总线的所述各个信号分别耦合到所述输出端，并且将来自所述多个信号流中的相邻信号流对的所述各个信号耦合到所述输出端。
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