CN1402907A - 具有至少两个时钟系统的集成电路 - Google Patents

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Abstract

集成电路具有至少两个时钟系统，其中相应的时钟从一个时钟输入端(TE1，TE2)通过时钟树形网络(CT1，CT2，CT3)可被传送到各个电路单元或电路块(FFi)。其中对于每个时钟树形网络(CT1，CT2，CT3)配置一个受控开关(MU1，MU2，MU3)，借助它们在选择的工作状态中使一个公共时钟可被传送给所有时钟树形网络，其中至少一个第一时钟树形网络(CT1，CT2)的前面连接有一个PLL单元及为了形成相位调节环(PLL)该时钟树形网络的一个输出端与PLL单元的一个输入端相连接，及在选择的工作状态中这些开关被这样地控制，即公共时钟仅被传送给最后的时钟树形网络(CT3)及该时钟树形网络的输出端与至少第一时钟树形网络(CT1，CT2)的PLL单元的另一输入端相连接。

Description

具有至少两个时钟系统的集成电路
本发明涉及一种集成电路，它具有：至少两个时钟系统，其中相应的时钟从一个时钟输入端通过时钟树形网络可被传送到各个电路单元或电路块；及至少一个受控开关，借助该开关对于所选择的工作状态可使一个公共的时钟置于所有时钟树形网络上；其中至少在一个第一时钟树形网络前连接一个PLL单元，及为了形成相位调节环该时钟树形网络的一个输出端与PLL单元的一个输入端相连接。
用于数字应用领域的集成电路包含所谓的时钟树形网络(“时钟树”)。这里它涉及用于将输入时钟继续传送给各个电路单元-通常是触发器-的树形结构。该时钟树形网络的构型与子系统-例如一个ASICs-的触发器数目及所使用的布局相关。视它的级数及结构而定，在一个ASICs中的时钟树形网络具有譬如2000，20 000，40 000等个触发器。
图1表示根据现有技术的一个ASIC结构，它具有用于两个时钟树形网络CT1，CT2的两个时钟输入端TE1，TE2。第一时钟CK1从时钟输入端TE1经过一个输入缓冲器EB1、一个延时单元DL1及一个PLL单元PL1输入到第一时钟树形网络CT1。必要时该时钟可通过各个级中的其它缓冲器输入到相应的寄存器级或触发器。对于时钟树形网络CT1在其终端代表性地表示出一个触发器FF1x，对于时钟树形网络CT2在其终端代表性地表示出一个触发器FF2x。第二时钟CK2从时钟输入端TE2经过一个输入缓冲器EB2及一个受控开关MU2输入到第二时钟树形网络CT2，其中在开关MU2的另一输入端上还输入第一时钟CK1。
对于一定的应用、尤其是所谓的“内设自检测”(＝BIST)，在一个ASIC中多于一个时钟系统的情况下，时钟系统被转换成仅一个时钟系统。但在此情况下出现了一个问题，即从ASIC的一个时钟输入端到子时钟系统的各触发器时钟输入端的传输时间是不同的，因为时钟树形网络本身具有差别。对此问题根据现有技术是通过使用延时单元来解决的，这里在图1中用单元DL1来表示该延时单元。通过这种延时定单元使较快的时钟树形网络路径-图1中时钟树形网络CT1-适配于最慢的路径。该解决方案的缺点是，内部延时单元一方面具有容差及工艺偏差，及另一方面，当电路在常规工作中需要相关时钟树形网络短传输时间时必需在旁路的意义上可被关断。
本发明的任务在于提供一种集成电路，其中对于一定的工作状态可将一个公共时钟这样地置于所有时钟树形网络上，以使得上述传输时间等问题不会出现。
该任务将通过开始部分所述类型的集成电路来解决，根据本发明，其中对于每个时钟树形网络配置一个受控开关，及在选择的工作状态中这些开关被这样地控制，即公共时钟仅被传送给最后的时钟树形网络及该时钟树形网络的输出端与至少第一时钟树形网络的PLL单元的另一输入端相连接。
因为对于一个ASIC的常规工作为了补偿时钟树形网络的传输时间在多数情况下设有一个PLL单元，由于通常总是存在该单元，我们仅需要对第一时钟树形网络或对另外的时钟树形网络设置一个或多个受控开关(多路器)。在此情况下可用简单方式达到传输时间的适配，及可消除制造工艺的偏差。
本发明另一有利的变型是，在至少第一时钟树形网络的输出端及PLL单元的一个输入端之间连接有一个延时单元，它的延时相应于一个受控开关的延时。由此在受控开关中出现的延时在相位调节环需要时被得到补偿。如果该延时单元是与一个受控开关相对应的不受控的开关时，相应的实施可特别简单的构成。
以下将参照附图来详细描述本发明及其另外的优点。附图为：
·图1是根据现有技术的一个集成电路，
·图2是根据本发明的第一实施形式的具有两个时钟树形网络的集成电路，及
·图3是具有三个时钟树形网络的另一实施形式。
图2被视为一个ASIC的概要框图，如图1中对于现有技术较详细但仍是概要表示的那样，而这里加入了根据本发明的特征。
ASIC具有两个时钟树形网络CT1，CT2，两个时钟输入端TE1，TE2，在常规工作中第一时钟CK1及第二时钟CK2通过这些时钟输入端及通过第一或第二受控开关MU1及MU2被传送到第一或第二时钟树形网络CT1，CT2。在常规工作中每个开关的第一输入端“A”被开通。此外一个导线从时钟输入端TE1连接到第二受控开关MU2的第二输入端“B”。
第一开关MU1的输出端不是直接连接到第一时钟树形网络CT1，而是经过一个PLL单元PL1与其连接。这里时钟被输入单元PL1的参考输入端REF，而它的第二输入端FBE通过一个延时单元DEL与时钟树形网络TE1的输出端相连接。并非绝对需要的该延时单元DEL的任务是补偿在受控开关MU1中出现的时钟延时。因此延时单元DEL的延迟时间应相应于开关MU1的延时，正是由于这个原因在实际中使用与开关MU1相同类型的一个“静止”开关作为延时单元DEL
如从图2中还可看到的，ASIC的最后一个时钟树形网络的输出端，即这里自然是第二时钟树形网络CT2的输出端被连接到第一受控开关MU1的第二输入端“B”，这在常规工作中不起任何作用。但对于譬如自测试(“BIST”)这两个开关MU1，MU2被转换到各个输入端“B”，于是仅将第一时钟CK1作为公共时钟有效地输入ASIC，并且通过第二开关MU2及第二时钟树形网络CT2输入到第一受控开关MU1的输入端“B”。时钟从那里到达PLL单元PL1的参考输入端REF。因此通过整个第二时钟树形网络CT2传送的时钟仅用作相位调节环PL1-CT1-DEL的参考时钟。
在根据图3的变型中设有三个时钟树形网络CT1，CT2，CT3，在常规工作中它们从时钟输入端TE1，TE2，TE3各得到三个时钟CK1，CK2，CK3中的一个。如根据图2那样，时钟通过受控开关MU1，MU2，MU3并-对于头两个时钟树形网络CT1，CT2-通过一个PLL单元PL1或PL2传送。在此情况下头两个时钟树形网络CT1，CT2的输出时钟各经过一个延时单元DEL输入到PLL单元PL1，PL2的反馈输入端FBE。
图2中所示的本发明构思被进一步扩展，在专门的工作状态、如“BIST”工作状态中通过三个开关MU1，MU2，MU3的转换仍仅使用第一时钟CK1。在此情况下它通过第三时钟树形网络CT3作为参考时钟输入到PLL单元PL1，PL2的参考输入端REF，以使得这时所有三个时钟树形网络CT1，CT2，CT3以所需方式被共同时钟控制。
显然，本发明可类似地使用在n个时钟系统中，其中仅需要(n-1)个PLL单元。在任何情况下可保证传输时间的动态适配及可补偿制造工艺的偏差。

Claims (3)

1.集成电路，具有：至少两个时钟系统，其中相应的时钟从一个时钟输入端(TE1，TE2)通过时钟树形网络(CT1，CT2，CT3)可被传送到各个电路单元或电路块(FFi)；及至少一个受控开关(MU1，MU2，MU3)，借助该开关对于所选择的工作状态可使一个公共的时钟置于所有时钟树形网络上；其中至少在一个第一时钟树形网络(CT1，CT2)前连接一个PLL单元，及为了形成相位调节环(PLL)该时钟树形网络的一个输出端与PLL单元(PL1)的一个输入端相连接，其特征在于：
对于每个时钟树形网络(CT1，CT2，CT3)配置一个受控开关(MU1，MU2，MU3)，及在选择的工作状态中这些开关被这样地控制，即公共时钟仅被传送给最后的时钟树形网络(CT3)及该时钟树形网络的输出端与至少第一时钟树形网络(CT1，CT2)的PLL单元的另一输入端相连接。
2.根据权利要求1的电路，其特征在于：在至少第一时钟树形网络(CT1，CT2)的输出端及PLL单元的一个输入端之间连接有一个延时单元(DEL)，它的延时相应于一个受控开关(MU1)的延时。
3.根据权利要求2的电路，其特征在于：该延时单元是与一个受控开关(MU1，MU2)相对应的不受控的开关(DEL)。
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