CN1402334A - 具有闸极堆叠介电层的半导体内存组件的制作方法 - Google Patents
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Abstract
一种具有闸极堆叠介电层的半导体内存组件的制作方法，它包括：一第一介电层形成于具有一第一导电性的一半导体基底上，一第一导电层形成于第一介电层上，一第二介电层形成于第一导电层上，其中第二介电层依序堆叠形成一第一二氧化硅层、一氮化硅层、一氮氧化硅层及一第二二氧化硅层于第一导电层上而形成；一第二导电层形成于第二介电层上；图案蚀刻第一介电层、第一导电层、第二介电层及第二导电层，以形成一第一闸极介电层、一浮动逻辑闸极、一第二闸极介电层及一控制闸极；最后，形成具有电性相反于第一导电性的一第二导电性的一漏极/源极于浮动逻辑闸极一侧的半导体基底中。
Description
技术领域
本发明有关一种半导体组件制作方法；特别是有关一种具有高可靠性介电层的半导体内存组件的制作方法。
背景技术
传统的堆叠构造的非挥发性半导体内存组件中，是使用一二氧化硅层作为隔离一浮动逻辑闸极(floating gate)与一控制闸极(control gate)的一绝缘层，其称做第二闸极介电层。半导体组件是朝向迷你化的趋势前进，在此情况下，需要厚度愈来愈薄的第二闸极介电层。
由于具有有二氧化硅/氮化硅/二氧化硅堆叠结构的ONO介电层在相当薄的厚度下，仍具有有良好的崩溃电压特性，并且具有ONO介电层的半导体内存组件的存储胞也具有较佳的保持特性(retention characteristic)。因此，ONO介电层已被使用取代二氧化硅层供做第二闸极介电层。目前ONO介电层的制作方法是将一热氧化二氧化硅层形成于一多晶硅层上。一氮化硅层沉积于此热氧化二氧化硅层上。之后，此氮化硅层的顶部表面是经氧化以于其上形成一二氧化硅层，或者一二氧化硅层沉积于此氮化硅层上。
然而，为保持市场竞争力，半导体组件的尺寸正在继续缩小中，以提高组件的积集度。在此情况下，ONO介电层厚度缩小到足以使其氮化硅层产生针孔效应(pinhole issue)，并使其电性特性变差，进而造成低崩溃电压及漏电流，而使得半导体内存组件的可靠性降低。
据此，亟待提供一种半导体内存组件的多晶硅闸极介电层(polygatedielectric layer)。当多晶硅闸极介电层的厚度缩小时，其可提供较高的崩溃电压及较佳的存储胞保持特性(retention characteristic)。
发明内容
本发明的主要目的是提供一种具有二氧化硅/氮化硅/氮氧化硅/二氧化硅闸极堆叠介电层的半导体内存组件的制作方法，以提供较高的崩溃电压、较低的漏电流及较佳的存储胞保持特性并降低结构应力(structural stress)。
为实现上述目的，本发明的具有闸极堆叠介电层的半导体内存组件的制作方法，其特点是，至少包括：形成一第一介电层于具有一第一导电性的一半导体基底上；形成一第一导电层于所述第一介电层上；形成一第二介电层于所述第一导电层上，所述第二介电层是通过依序堆叠形成一第一二氧化硅层、一氮化硅层、一氮氧化硅层及一第二二氧化硅层于所述第一导电层上而形成；形成一第二导电层于所述第二介电层上；图案蚀刻所述第一介电层、所述第一导电层、所述第二介电层及所述第二导电层，以形成一第一闸极介电层、一浮动逻辑闸极、一第二闸极介电层及一控制闸极；及形成具有电性相反于所述第一导电性的一第二导电性的一漏极/源极于所述浮动逻辑闸极一侧的所述半导体基底中。
为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳实施例进行详细说明。
附图说明
图1至图2是本发明半导体内存组件的制作方法的各种步骤的截面示意图；
图3是根据本发明一第一具体实施例的形成闸极堆叠介电层的各种步骤的截面示意图；及
图4是根据本发明一第二具体实施例的形成闸极堆叠介电层的各种步骤的截面示意图。
具体实施方式
本发明提供一种具有闸极堆叠介电层的半导体内存组件及其制造方法。本发明可提供一种N通道非挥发性半导体内存组件(N channel non-volatilesemiconductor memory device)及P通道非挥发性半导体内存组件。
参照图1，本发明提供一具有P型导电性的一半导体基底10，例如一P型硅底材。以传统微影及蚀刻技术定义主动区域(active region)于半导体基底10上。每一主动区域位于一对隔离区(未示出)之间，例如一对区域场氧化层之间。一第一介电层11形成于半导体基底10的一主动区域上。第一介电层11可以是以热氧化法形成的一隧穿氧化层(tunnel oxide layer)。第一导电层12形成于第一介电层11上。第一导电层12可以是以传统低压化学气相沉积法形成的一多晶硅层。一第二介电层形成于第一导电层12上。第二介电层是通过依序堆叠形成一第一二氧化硅层13、一氮化硅层(silicon nitride layer)14、一氮氧化硅层(silicon oxynitride layer)15及一第二二氧化硅层16于第一导电层12上而形成。借此，第二介电层具有二氧化硅/氮化硅/氮氧化硅/二氧化硅堆叠构造。一第二导电层17形成于第二介电层上。第二导电层17可以是以传统低压化学气相沉积法形成的一多晶硅层。
参照图2，以传统微影及蚀刻技术图案蚀刻第一介电层11、第一导电层12、第二介电层及第二导电层17，以形成一第一闸极介电层、一浮动逻辑闸极、一第二闸极介电层及一控制闸极于半导体基底10上。第二介电层是由堆叠的第一二氧化硅层13、氮化硅层14、氮氧化硅层15及第二二氧化硅层16形成。因此，由第二介电层形成的第二闸极介电层具有二氧化硅/氮化硅/氮氧化硅/二氧化硅堆叠构造。一绝缘间隙壁18形成于浮动逻辑闸极及控制闸极的一侧壁上，以提供保护作用。以传统的离子植入方法，形成一包含N型掺质的源极/漏极19于绝缘间隙壁18一侧的一半导体基底10中。据此，可获得具有一闸极堆叠介电层的一N通道非挥性半导体内存组件。
图3是根据本发明的第一具体实施例，形成二氧化硅/氮化硅/氮氧化硅/二氧化硅闸极堆叠介电层于多晶硅第一导电层12上的步骤流程图。在步骤31，整个半导体基底10是置放于一快速加热制程(rapid thermal process)反应室中。在温度约800℃至1200℃及压力约5托至20托下，利用H2/O2混合气体作为反应气体，以内部直接形成蒸气产生制程(in-situ steam generation process)形成第一二氧化硅层13于多晶硅第一导电层12上。H2/O2混合气体中的H2气体流量比率约0.1~40％。在步骤32，整个半导体基底10是置放于一低压化学气相沉积反应室中。利用NH3及SiH4混合气体作为反应气体，以低压化学气相沉积方法形成氮化硅层14于第一二氧化硅层13上。在步骤33，整个半导体基底10置放于快速加热制程反应室中。在温度约700℃至约1200℃及压力约10托至760托下，在一氧化氮气氛(NO ambient)中，进行内部直接形成蒸气产生制程(in-situ steam generation process)约3秒至约150秒，以形成氮氧化硅层15于氮化硅层14上。在步骤34，整个半导体基底10仍置放于快速加热制程反应室中。利用H2/O2混合气体作为反应气体，通过内部直接形成蒸气产生制程形成第二二氧化硅层16于氮氧化硅层15上。
图4是根据本发明第二具体实施例，形成二氧化硅/氮化硅/氮氧化硅/二氧化硅闸极堆叠介电层于多晶硅第一导电层12上的步骤流程图。步骤41、42及44是与第一具体实施例的步骤31、32及34相同。在步骤43，是以一快速加热制程(rapid thermalprocess)取代内部直接形成蒸气产生制程。整个半导体基底10置放于一快速加热制程反应室中。在温度约700℃至约1200℃及压力约10托至约500托下，在含有氧原子及氮原子的气体中，例如是一氧化二氮(N2O)气体中或一氧化氮(NO)气体中，施予回火步骤(annealing)于氮化硅层14约5秒至约180秒，以形成氮氧化硅层15于氮化硅层14上。此外，可在温度约700℃至约1200℃下，在包含NH3、SiH4、N2及O2的混合气体中，施予回火步骤于氮化硅层14，以形成氮氧化硅层15于其上。
本发明的第三具体实施例是形成二氧化硅/氮氧化硅/氮化硅/氮氧化硅/二氧化硅闸极堆叠介电层于多晶硅第一导电层12上。本发明第三具体实施例与第一具体实施例不同处在于第一二氧化硅层13与氮化硅层14的间形成一氮氧化硅层。此氮氧化硅层形成方法与第一具体实施例的氮氧化硅层15形成方法相同。即可将整个半导体基底10置放于快速加热制程反应室中，在温度约700℃至约1200℃及压力约10托至760托下，在一氧化氮气氛(NO ambient)中，进行内部直接形成蒸气产生制程(in-situ steam generation process)，以形成氮氧化硅层于第一二氧化硅层13上。另一种方法，是以一快速加热制程(rapid thermal process)取代内部直接形成蒸气产生制程。将整个半导体基底10置放于一快速加热制程反应室中，在温度约700℃至约1200℃及压力约10托至约500托下，在含有氧原子及氮原子的气体中，例如是一氧化二氮(N2O)气体中或一氧化氮(NO)气体中，施予回火步骤(annealing)于第一二氧化硅层13上，以形成一氮氧化硅层于第一二氧化硅层13上。此外，可在温度约700℃至约1200℃下，在包含NH3、SiH4、N2及O2的混合气体中，施予回火步骤于第一二氧化层13上，以形成氮氧化硅层于其上。本发明第三具体实施例的第一二氧化硅层13、氮化硅层14、氮氧化硅层15及第二二氧化硅层16的形成方法皆与第一具体实施例所采用的方法相同。
本发明的闸极堆叠介电层中，第一二氧化硅层13的最后厚度约15埃至约70埃。氮化硅层14的最后厚度约20埃至约90埃。氮氧化硅层15的最后厚度约5埃至约30埃。第二二氧化硅层16的最后厚度约15埃至约120埃。至于第一二氧化硅层13与氮化硅层14之间的氮氧化硅层最后厚度约5埃至约30埃。本发明所使用的快速加热制程反应室及低压化学气相沉积反应室皆可设计成单晶片反应室(single-waferchamber)。两者也可容易地整合于一设备单元中。因此，本发明的闸极堆叠介电层也可以单芯片加热制程(single-wafer thermal process)形成。
本发明提供的二氧化硅/氮化硅/氮氧化硅/二氧化硅闸极堆叠介电层及二氧化硅/氮氧化硅/氮化硅/氮氧化硅/二氧化硅闸极堆叠介电层可降低或消除传统ONO介电层中的氮化硅层针孔效应。同时，本发明提供一种具有改进的电性特性的闸极堆叠介电层的半导体内存组件，其较具有相同闸极介电层厚度的传统ONO闸极堆叠介电层半导体内存组件，具有较高的崩溃电压及较低的漏电流。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在本发明的专利申请保护范围内。
Claims (10)
1.一种具有闸极堆叠介电层的半导体内存组件的制作方法，其特征在于，至少包括：
形成一第一介电层于具有一第一导电性的一半导体基底上；
形成一第一导电层于所述第一介电层上；
形成一第二介电层于所述第一导电层上，所述第二介电层是通过依序堆叠形成一第一二氧化硅层、一氮化硅层、一氮氧化硅层及一第二二氧化硅层于所述第一导电层上而形成；
形成一第二导电层于所述第二介电层上；
图案蚀刻所述第一介电层、所述第一导电层、所述第二介电层及所述第二导电层，以形成一第一闸极介电层、一浮动逻辑闸极、一第二闸极介电层及一控制闸极；及
形成具有电性相反于所述第一导电性的一第二导电性的一漏极/源极于所述浮动逻辑闸极一侧的所述半导体基底中。
2.如权利要求1所述的方法，其特征在于，所述的第一导电性为N型导电性及P型导电性之一。
3.如权利要求1所述的方法，其特征在于，所述的第一导电层包含多晶硅。
4.如权利要求1所述的方法，其特征在于，所述的氮化硅层是利用NH3及SiH4作为反应气体，以低压化学气相沉积方法形成。
5.如权利要求1所述的方法，其特征在于，所述的氮氧化硅层是在温度约700℃至约1200℃及压力约10托至约760托下，在一氧化氮气氛中以内部直接形成蒸气产生制程进行约3秒至约150秒而形成。
6.如权利要求3所述的方法，其特征在于，所述的第一二氧化硅层是在温度约800℃至约1200℃及压力约5托至约20托下，利用H2/O2做反应气体，以内部直接形成蒸气产生制程形成。
7.如权利要求6所述的方法，其特征在于，所述的H2/O2反应气体中，H2的气体流量比率约0.1~40％。
8.如权利要求1所述的方法，其特征在于，所述的第二二氧化硅层是利用H2/O2作为反应气体，以内部直接形成蒸气产生制程形成。
9.如权利要求1所述的方法，其特征在于，还包含形成一氮氧化硅层于所述第一二氧化硅层与所述氮化硅层之间。
10.如权利要求9所述的方法，其特征在于，所述的第一二氧化硅层与所述氮化硅层之间的所述氮氧化硅层是在温度约700℃至约1200℃及压力约10托至约760托下，在一氧化氮气氛中以内部直接形成蒸气产生制程形成。
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| CN102446963A (zh) * | 2010-10-15 | 2012-05-09 | 中芯国际集成电路制造(上海)有限公司 | 复合隧穿介质层及其制作方法以及非易失性存储器 |
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2001
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