CN1392707A - 网络同步技术 - Google Patents

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Abstract

一种允许减小由于在网络中的同步控制引起的频率波动的网络同步方法。连接到网络的每个节点具有在周期T内分别变化的时间信息。时间主节点周期性地向各个时间从装置通知其自己的时间信息。每个时间从节点准备具有周期T/N(N是大于1的整数)可能更新时间点。当接收到主时间信息时，每个时间从节点在刚好接收到主时间信息以后的可能更新时间点上，利用主时间信息更新其自己的时间信息。

Description

网络同步技术
技术领域
本发明涉及允许运动图像之类的实时信息传送的通信网络，该运动图像符合诸如IEEE1394串行总线标准之类的高速串行总线的标准规范，更具体地，是涉及允许连接在一起的各个节点之间数据通信的网络同步技术。
背景技术
IEEE1394标准是为了实现成本有效和高速数字接口的国际标准。IEEE 1394接口提供每秒数千兆比的高速数据传输、对数字视频数据传输要求的实时传送的高吸引力、和各种有用的特点。因此，IEEE 1394数字接口作为计算机外设和包括数字摄象机、数字电视机的消费电子学两者的网络接口引起了广泛的关注。
作为典型的例子，图1表示用于传送符合IEEE 1394标准的网络。一般，IEEE1394规定了物理层、链接层、事务处理层、和串行总线管理。在这些层中，通常应用程序层是作为较高层实现的。在图1中，为了简化的缘故，忽略了不直接与本发明有关的这些层。
如图1所示，IEEE 1394网络由多个节点组成，每个节点具有物理层(PHY)装置，这些装置通过预定的缆线按级联方式进行连接。这里，PHY装置10的端口由缆线60连接到PHY装置11的端口，并且PHY装置11的另外端口由缆线61连接到PHY装置12的端口。
IEEE 1394的PHY装置具有在一个端口输入数据和在其所有其它端口数据的中继功能。因此，图1的网络在物理上是按树拓扑构成，而在逻辑上是按总线拓扑的。下面，因为PHY装置通常是使用LSI的，PHY装置被称为PHY LSI(大规模集成)。
PHY LSI根据由外部晶体振荡器产生的时钟信号进行操作。在图1中，相应的PHY LSI10-12具有附加的晶体振荡器30-31。
晶体振荡器的谐振频率f是具有±100ppm(每百万的部分)允许偏差的24.576MHz。IEEE 1394标准规定传输速率：S100、S200、和S400，这些速率分别对应于4×fr(98.304mbs)、8×fr(196.608mbs)、和16×fr(393.216mbs)。因为在每个节点的时钟信号是没有频率同步控制的自由运行状态，PHY LSI10-12可以根据在±100ppm的允许偏差内的不同时钟频率操作。
为了实现在这种IEEE 1394 PHY环境中实时数据传送，在IEEE 1394标准中已经引入了等时周期模式。在同步周期模式中，仅已获得现有的带宽并获得发送权的节点可以发送同步码流分组。因为同步周期出现在125μs的周期，所以保证数据流的实时传送。
在起到作为一个周期的主机作用的节点发送的一个周期开始分组传输以后，等时周期开始。在图1中，假设节点50是该周期的主机。周期开始分组中包含在该时间该分组本身进行发送的时间信息。在这个例子中，当该分组发送到IEEE1394总线时，该周期主机50在周期开始分组写其自身周期时间寄存器40的值。
如图2所示，周期时间寄存器具有32比特码长，该码被分为7比特第二计数字段、13比特周期计数字段、和12比特周期偏移字段。
周期偏移字段是根据24.576MHz的物理层时钟计数的计数器，使得计数值复位到0并重新开始之前从0到3071加1。因此，计数值在时间间隔125μs被复位到0。
周期计数字段是按125μs时间间隔进行计数的计数器。当周期偏移字段被复位为0时，其计数器值复位到0并重新开始之前从0到7999加1，并且因此在时间间隔1秒被复位为0。
第二计数字段是按1秒时间间隔进行计数的计数器。当周期计数字段被复位为0时，其计数器值复位到0并重新开始之前从0到127加1。
一般，周期时间寄存器(40、41、42)是在提供在串行总线管理器(未示出)的控制和状态寄存器(CSR)的空间中实现的。因此，在图1中，链接层LSI(20、21、22)是与对应的周期时间寄存器(40、41、42)分开的。但是，周期时间寄存器通常实现在链接层LSI中。链接层LSI(20、21、22)根据49.152MHz的时钟频率操作，该频率是24.576MHz的物理层时钟的两倍。在链接层LSI中，49.152MHz的时钟频率被2分频，产生使周期时间寄存器进行操作的24.576MHz的物理层时钟。
非该周期主机的任何其它节点接收包含来自周期主机的时间信息的周期开始分组，并利用接收的时间信息重写其自身时钟时间寄存器的时钟周期偏移值，同步到该周期主机。按这种方式，每次接收周期开始分组时在125μs时间间隔，调整每个节点的时钟周期寄存器的内容，以便建立所有节点的时间信息同步。
例如，如图3A-3C所示，在节点50-52中执行时间信息同步。在这个例子中，假设节点51中的晶体振荡器31的PHY时钟频率高于节点50(周期主机)中的晶体振荡器的频率，并且节点52中的晶体振荡器32的PHY时钟频率低于晶体振荡器30的频率。
为了简单起见，还假设当周期时间寄存器40的周期偏移值在PHY时钟的上升沿被从3071复位到0时，发送周期开始分组，并且写在周期开始分组中的时间信息是0的周期偏移值，其它节点51和52从周期主机50无延迟地接收周期开始分组，并且在PHY时钟的上升沿执行节点51和52的周期偏移的重写。
如图3B所示，在以较高时钟频率操作的节点51，周期偏移值被连续复位两次，这意味着一个时钟的延迟，导致利用一个时钟的最大调整量的时间调整。因为一个时钟约40ns，将出现相对于125μs时间间隔的高达约320ppm的频率波动(周期时间寄存器值中的变化)。
周期时间寄存器的内容被用于由IEC 61883标准定义的视听流(AV系统)的实时传送。为接收AV流，需要通过友好地再现曾在发送侧使用的视频帧频率和音频取样频率，以便在接收侧对其进行解码。但是，这些取决于媒体的频率并不与使用在IEEE 1394标准的频率同步。为再现这样的频率，发送侧发送附加作为时间标记的频率信息的数据分组，并在接收侧，当接收到该分组时，查看这个时间标记再现频率信息。IEC 61883标准定义了取决于发送侧的周期时间寄存器确定的这样的时间标记信息。
但是，如上所述由于周期时间寄存器的同步控制，当频率波动时，即，在接收侧出现周期时间值变化时，取决于诸如取样定时频率的AV流也是变化的，而这种变化不利地干扰了从接收的AV流再现的图像和声音的质量。因此，需要一种经改善的网络同步技术。
另外，在IEEE的P1394-1工作组的成果是前进到使IEEE 1394桥标准化，以便连接多个IEEE 1394总线形成大的网络。在这样的网络环境中，需要网络宽度的同步，通过多个IEEE 1394总线传输实时数据，这种情况将在下面参照图4进行描述。
如图4所示，假设两个桥70和71连接三个IEEE 1394总线90-92，在每个总线中的同步控制如上所述是由对应的周期主机执行的。因为每个周期主机是操作在自己的时钟频率的，所以在这些周期主机中需要一种同步方法以实现网络宽度的同步。
在图4中，桥具有多个入口，每个入口连接到一个对应的IEEE 1394总线。例如，桥70具有每个连接到IEEE 1394总线90和91的入口80a和80b。IEEE 1394总线90-92具有根据IEEE 1394标准预定的周期主机100-102。入口还起到周期主机的作用，因为它还起IEEE节点的作用。选择周期主机100-102之一作为网络周期主机，该网络周期主机是对于整个桥网络的周期主机。这里，指定周期主机102作为桥网络的网络周期主机。
其它周期主机100和101利用下列过程将其自己的时间信息同步到网络周期主机102的时间信息上。
首先，桥71的入口81B利用从网络周期主机102接收的周期开始分组将其自己的时间信息同步到网络周期主机102。另一方面，桥71的另一入口81A利用从周期主机101接收的周期开始分组将其自己的时间信息同步到周期主机101。因此，桥71通过比较周期主机101的时间信息与网络周期主机102的时间信息，可以检测周期主机101与网络周期主机102的时间偏差。当检测到这种时间偏差时，入口81A发送控制分组到周期主机101调整周期主机101的周期时间寄存器。
如图5所示，根据一种没有数据字段的具体等时流分组格式形成也称周期主机调整分组的控制分组。因为没有数据字段，数据程度字段的值为0。标签和信道字段的组合指定这个分组为周期时间调整的控制分组。这里，标签和信道字段分别存储“3”和“31”。事务处理码(tcode)字段存储“10”指示这个分组根据等时流分组格式。
同步码(sy)字段存储指定接收这个分组的周期主机的周期时间寄存器的待调整量的值。例如，当同步码(sy)字段存储1值时，已接收控制分组的周期主机加长接着的等时周期(125μs)约40ns的一个周期偏移。另一方面，当同步码(sy)字段存储3值时，已接收该控制分组的周期主机缩短接着的等时周期(125μs)约40ns的一个周期偏移。
按这种方式，周期主机101可以利用同步到连接网络周期主机102的总线92的等时周期操作总线91。因此，总线91与总线92同步。因为对于桥网络的同步控制被设计为同步等时周期期间，总线的第二计数字段和周期计数字段的值并不始终与其它总线的值相一致(见图2)。
桥70执行与桥71相同的同步控制。总线90同步到与总线92同步的总线91。因此，所有总线90-92都同步。在日本未经审查专利申请公开P2000-307557A和P-2000-32030A中公开了这种同步方法。
在桥网络中的同步控制是通过适当加长或缩短约40ns的一个周期偏移的等同周期(125μs)的周期执行的，但当调整时，导致约320ppm的瞬时频率波动。另外，在桥网络中同步控制是通过从一个总线到相邻总线顺序建立同步而同步所有总线来执行的。
如上所述，由于在IEEE 1394总线或由多个IEEE 1394总线构成的桥网络中上述等同周期的同步控制引起的频率波动不利地干扰了接收的实时流的传输质量。特别是，在桥网络的情况下，对一个桥每次执行同步控制时，频率波动可以累积，对于大量的频率偏差。这是与具有在规定间隔通知时间信息功能的其它通信网相同的。
发明内容
本发明的目的是提供一种网络同步方法和系统，该方法和系统通过降低由于同步控制产生的等同周期的频率波动允许可靠地传输。
按照本发明的一个方面，在同步连接到一个网络的多个装置的方法中，其中各个装置具有在预定时间周期T变化的个别时间信息，并且为各个装置之一的时间主机装置周期性通知作为主时间信息的其自己的时间信息到不同于时间主机装置的时间从装置，所述方法包括以下步骤：在每个时间从装置中，准备具有T/N(N是大于1的整数)周期的可能更新的时间点；从时间主机装置接收主机时间信息；并在刚好接收到主机时间信息以后的可能更新的时间点，利用主机时间信息更新其自己的时间信息。
按照本发明的另一方面，连接到网络的网络装置包括：用于产生时钟信号的时钟发生器；连接到时钟发生器的物理层电路；和连接到物理层电路的链接层电路，其中链接层电路包括：用于从物理层电路输入的系统时钟信号产生第一定时信号和第二定时信号的定时发生器，其中第一定时信号是在周期T产生的和第二定时信号是在对应于T/N(N是大于1的整数)周期的时间点产生的；用于存储根据第一定时信号变化的时间信息的时间信息存储器；和控制时间信息存储器的控制器，使得当从网络接收参考时间信息时，存储在时间信息存储器中的时间信息在根据刚好接收到参考时间信息以后的第二定时信号的时间点，利用参考时间信息进行更新。
定时发生器可以包括：频率除法器，用2除以系统时钟信号频率产生具有T周期的第一定时信号；和频率乘法器，用2乘以系统时钟频率产生具有T/2周期的第二定时信号。
定时发生器可以包括：频率乘法器，用2乘以系统时钟信号频率产生具有T/2周期的定时信号；和4基计数器，用于根据定时信号从0到3进行计数，每次4基计数器被复位为0产生第一定时信号，其中当接收到时间参考信息时，4基计数器被复位到0产生第二定时信号。
定时发生器可以包括：二进制计数器，用于根据系统时钟信号进行计数，每次二进制计数器被复位为0时产生第一定时信号，其中，当接收到参考时间信息时，二进制计数器被复位为0产生第二定时信号。
按照本发明的再另一方面，桥连接多个网络，每个网络分别具有在预定时间周期T内变化的时间信息，包括：连接到具有第一时间信息的第一网络的第一入口；连接到具有第二时间信息的第二网络的第二入口；检测第二时间信息与第一时间信息的时间差的时间差检测器；根据时间差产生时间调整值的调整值发生器，其中时间调整值T/M的整数倍(M是大于1的整数)；和通过时间调整值调整第二网络的第二时间信息的控制器。
调整值发生器可以包括：含有各个差与各个时间调整值之间预定关系的表，其中时间调整值具有预定调整步骤，并且时间调整值的绝对值被限制在预定范围内，其中调整值发生器产生对应于参照该表的时间差的时间调整值。
时间调整值的最大绝对值可以是足够调整网络的本地时钟的一个最大频率偏差的预定调整步骤的整数倍的最小值。
当时间差的绝对值超过预定阈值时，时间调整值可以设置为超出预定范围的预定值。
按照本发明的另一个方面，在同步至少一个具有多个每个连接到不同网络的入口的桥的桥网络的方法中，每个网络包括至少一个节点，其中每个入口和每个网络分别具有一个时钟发生器，通过该时钟发生器时间信息在T的预定时间周期内变化，其中各个入口的一个是主入口和其他的是从入口，所述方法包括以下步骤：a)检测相对于主入口的主机时间信息的每个从入口的从时间信息的时间差；b)根据该时间差产生时间调整值，其中时间调整值是T/M(M是大于1的整数)的整数倍；和c)通过该时间调整值调整从时间信息。
按照本发明的再另一个方面，在同步至少一个具有多个每个连接到不同网络的入口的桥的桥网络的方法中，每个网络包括至少一个节点，其中每个入口和每个网络分别具有一个时钟发生器，通过该时钟发生器时间信息在T的预定时间周期内变化，其中各个入口的一个是主入口和其他的是从入口，该调整包括以下步骤：a)每个入口检测在对应网络中的最低时钟精度；b)根据从由各个入口检测的各最低时钟精度中选择的全网络的最低时钟精度，动态确定最大调整值；c)检测相对于主机入口的主时间信息的每个从入口的从时间信息的时间差；d)在根据时间差动态确定的最大调整值范围内产生时间调整值，其中时间调整值是T/M(M是大于1的整数)的整数倍；和e)通过时间调整值调整从时间信息。
附图说明
图1是表示用于说明符合IEEE 1394标准的数据传送的IEEE 1394网络框图；
图2是表示通过IEEE 1394网络的节点中周期时间寄存器的格式的图；
图3A是表示IEEE 1394网络中的周期主机的周期开始分组传输操作定时图；
图3B是表示IEEE 1394网络中的节点的时间信息同步控制的例子的图；
图3C是表示IEEE 1394网络中的节点的时间信息同步控制的另一个例子的图；
图4是表示用于说明同步控制的IEEE 1394桥网络的框图；
图5是表示使用在IEEE 1394桥网络中的周期时间寄存器调整的控制分组格式的图；
图6是表示按照本发明第一实施例的IEEE 1394链接层LIS的相关集成电路框图；
图7是表示按照本发明第一实施例的IEEE 1394链接层LIS中周期时间寄存器控制的操作的定时图；
图8是表示按照第一实施例的IEEE 1394链接层LIS的主操作的流程图；
图9是表示按照本发明第一实施例的IEEE 1394链接层LIS的另一个例子的框图；
图10是表示图9的IEEE 1394链接层LIS的周期时间寄存器控制操作的定时图；
图11是表示使用按照本发明的第二实施例的IEEE 1394链接层LIS的数字视频播放器的集成电路的框图；
图12是表示按照第二实施例的IEEE 1394链接层LIS集成电路的框图；
图13是表示按照第二实施例的IEEE 1394链接层LIS中的周期时间寄存器控制操作的定时图；
图14是表示按照第二实施例的IEEE 1394链接层LIS中的主操作的流程图；
图15是表示使用按照本发明第三实施例的桥的IEEE 1394桥网络的框图；
图16是表示按照第三实施例的桥的总线间同步控制电路的框图；
图17A是表示如图16所示的桥的一个入口的总线间同步控制操作的定时图；
图17B是表示如图16所示的桥的另一个入口的总线间同步控制操作的定时图；
图18是表示按照本发明第四实施例的桥的内部电路的框图；
图19A是表示如图18所示的桥的一个入口的总线间同步控制操作的定时图；
图19B是表示如图18所示的桥的另一个入口的总线间同步控制操作的定时图；
图20是表示如图18所示的桥的另一个入口操作的示意性例子的流程图；
图21是表示使用按照本发明第五实施例的桥的IEEE 1394桥网络的框图；
图22是表示按照本发明第五实施例的桥的框图。
具体实施方式
下面将结合附图详细描述本发明的各个优选实施例。
第一实施例
将描述当从周期主机接收到周期开始分组时设置在网络装置中的周期时间寄存器的重写。
1.1)链接层LSI
参照图6，在节点中使用例如如图1所示的IEEE 1394网络的1394链接层LSI 20A。利用物理层/链接层(PHY/LINK)接口110提供1394链接层LSI 20A，通过该接口将多个信号(例如，邻近的9个信号)输入到PHY LSI和从其输出。但是，在图6中，仅表示出系统时钟信号SCLK和数据。从PHY LSI接收系统时钟信号SCLK。作为数据，PHY/LINK接口110是到PHY LSI的用于交换数据的双向接口。
1394链接层LSI20A按照系统时钟信号SCLK操作，该时钟具有49.152MHz的频率，即两倍在PHY LSI(见图1)提供的晶体振荡器的时钟频率。每个数据信号线的速率是49.152Mbps。S100、S200、和S400数据是分别利用两个信号、四个信号线和八个信号线传送的。周期开始分组是按S100传送的并因此利用两个信号线从PHYLSI接收。
系统时钟信号SCLK输出到分频器120、倍频器130、和分组接收机140。分频器120通过2分频系统时钟信号SCLK，产生24.576MHz的fs/2时钟，该时钟被馈送到周期时间寄存器控制器150。倍频器130利用2乘以系统时钟信号SCLK，产生98.304MHz的2fs时钟，该时钟被馈送到周期时间寄存器控制器150。
PHY/LINK接口110变换接收的数据分组为32-比特并行信号并输出到分组接收机140。分组接收机140根据系统时钟信号SCLK执行输入分组的比特纠错和分组类型检查并且取决于分组类型分配到各目的地。这里，仅表示出周期时间寄存器控制器作为一个目的地。当接收到周期开始分组时，分组接收机140输出包含在接收的周期开始分组的时间信息到周期时间寄存器控制器150。
周期时间寄存器控制器150是取决于从分组接收机140输入的时间信息和分别来自分频器120和倍频器130的1/2fs时钟和2fs时钟，控制周期时间寄存器的功能块。
1394链接层LSI 20A的内部电路被集成在一个电路块中。为了简单的缘故，图6中仅表示出与本发明有关的各个块。
1.2)周期时间寄存器控制
参照图7，周期时间寄存器控制器150在1/2fs时钟的上升沿递增周期时间寄存器的周期偏移值并在2fs时钟的上升沿利用输入时间信息重写周期时间偏移值。例如，当在由箭头指示的定时接收具有“34”的周期时间偏移值时，在紧接着周期开始分组接收以后的2fs时钟的上升沿执行周期偏移值“34”的重写，周期偏移值被递增为“35”。
按这种方式，周期时间寄存器可以利用约10ns的分辨率进行调整。与常规的一个周期的偏移调整(按约40ns步进)比较，本发明允许道周期主机更精确的时间调整。因此，可以更精确地调整约125μs的等同周期期间，导致在每个节点减小频率波动。
1.3)操作
参照图8，确定是否接收到周期开始分组(步骤S101)。当未接收到周期开始分组(步骤S101中的否)时，确定当前定时是否与1/2fs时钟的上升沿一致(步骤S102)。在1/2fs时钟的上升沿时，(步骤S101中的是)，还确定周期偏移值是否等于“3071”(步骤S103)。当不等于“3071”(步骤S103中的否)，周期偏移值加1(步骤S104)并且控制返回步骤S101。当等于“3071”(步骤S103中的是)时，周期时间寄存器的周期计数值加1并且复位周期偏移值为0(步骤S106)。而后，控制返回步骤S101。
当接收到周期开始分组时(步骤S101中的是)，确定当前定时是否与2fs时钟的上升沿一致(步骤S106)。在2fs时钟的上升沿时，(步骤S106中的是)，用包含在接收的周期开始分组中的时间信息重写现存周期偏移值(步骤S107)。而后，控制返回步骤S101。
1.4)修改例子
参照图9，按照第一实施例的修改的例子提供替代分频器120的具有4基计数器160的链路层LSI 20D。其它电路与图6的链路层LSI 20A相同。因此，这些块是由相同标号表示的并省略其细节。
4基计数器160在复位到0时从0到3加1并且重新开始，并且当分组接收机140输出包含在周期开始分组中的时间信息时，被强迫复位到0。当复位到0时，4基计数器160输出一个脉冲信号到周期时间寄存器控制器150。
如图10所示，4基计数器160根据从倍频器130接收的2fs时钟从0到3加1并且当复位到0时输出脉冲信号到周期时间寄存器控制器150。当接收到脉冲信号时，周期时间寄存器控制器150利用从分组接收机140接收的时间信息重写周期偏移值。
例如，当在由箭头指示的定时接收到作为时间信息具有周期偏移值“34”的周期开始分组时，4基计数器160被强迫复位到0，这使得脉冲信号将被输出到周期时间寄存器控制器150。因此，在紧接着周期开始分组接收以后的2fs时钟的上升沿执行周期偏移值“34”的重写，在紧接着重写以后的脉冲信号的上升沿，周期偏移值被递增为“35”。
按这种方式，与周期偏移值和接收定时信息的同时，4基计数器160被强迫复位到0。因此，重写周期偏移被安全地保持在重写以后经过一个周期偏移期间。
这种利用4基计数器160的修改例子仅使用一个时钟(2fs时钟)，结果稳定了在每个节点的操作。另外，如上所述，频率波动可以被有效地降低。周期时间寄存器可以以10ns的分辨率进行调整。与常规一个周期偏移调整比较(按约40ns步长)，这种方法允许对周期主机更精确的时间调整。因此，约125μs的等同周期期间可以进行更精确地调整，结果降低了每个节点的频率波动。
再有，代替频率2倍增加的倍频器130，可以利用n倍的倍频器(n＝4、8、或其它数)，获得更高的分辨率。
第二实施例
2.1)数字视频播放机
参照图11，数字视频播放机220使用按照本发明第二实施例的链路层LSI20C。数字视频播放机220还包括；PHY LSI10、处理器(CPU)170、ROM180、RAM190、解码器200、和数模变换器210。数字视频播放机220解码IEEE 1394总线接收的DV格式的数字视频信号并输出模拟视频信号。
DV格式的数字视频信号被映射为遵循IEC 61883标准的等同码流分组。更具体地，等同码流分组的数据字段的高8比特被定义为IEC 61883标准中的公共等同分组(CIP)的头部。在该CIP头部中存储视频格式的类型和时间标记。
链路层LSI 20C具有到连接到包括处理器(CPU)170的其它各个部件的主总线的主接口和到用于需要以高速处理的等同码流分组的输入和输出的解码器200的流接口。处理器170执行事务处理层等的IEEE 1394协议的软件处理。类似于链路层LSI 20C解码器200也具有主接口和流接口。
2.1)链路层LSI
参照图12，链路层LSI 20C设置有物理层/链接层(PHY/LINK)接口110，通过该接口多个信号(例如，邻近的9种信号)输入到PHY LSI10并从其输出。但是，在图12中，仅表示出流时钟信号SCLK和数据。流时钟信号SCLK是从PHY LSI10接收的。作为数据，PHY/LINK接口110是到PHY LSI10的交换各个分组的双向接口。
1394链路层LSI20C根据具有fs频率为49.152MHz的系统时钟信号SCLK进行操作，即，两倍PHY LSI10中提供的晶体振荡器时钟频率。从IEEE1394总线输入的分组通过PHY/LINK接口110输入到分组接收机140。当分组接收机140确定该输入分组是等同流分组时，将数据的分组输出到IEC 61883终端240。另外，当接收到周期开始分组时，分组接收机140输出包含在周期开始分组中的时间信息到指示剂寄存器控制器150。
IEC 61883终端240根据存储在CIP头部的信息重建DV数据，并由存储在CIP头部的时间标记和从其自己的周期时间寄存器输入的时间信息，产生约30Hz的通常视频帧脉冲并将其输出到流接口。
1394链路层LSI 20C利用根据系统时钟信号SCLK操作的二进制计数器230执行周期时间寄存器控制。二进制计数器230交替地指示“0”和“1”，并且当接收到周期开始分组时强迫复位为0。周期时间寄存器控制器150利用二进制计数器230的输出、系统时钟信号SCLK、和接收的周期开始分组执行周期时间寄存器控制，该控制将参照图13进行描述。
2.3)周期时间寄存器控制
参照图13，二进制计数器230当其部复位为0时，输出脉冲信号到周期时间寄存器控制器150(见图13(k))。当从二进制计数器230接收到脉冲信号时，周期时间寄存器控制器150递增周期时间寄存器的周期偏移值。
当接收到周期开始分组并其时间信息输出到周期时间寄存器控制器150，二进制计数器230将被强迫复位为0，使得脉冲信号将被输出到周期时间寄存器控制器150。当接收到脉冲信号时，周期时间寄存器控制器150利用从分组接收机140接收的时间信息重写周期偏移值。
例如，当在由箭头指示的定时接收到具有周期偏移值“35”作为时间信息的周期开始分组时，二进制计数器230被强迫复位为0，使得脉冲信号将被输出到周期时间寄存器控制器150。因此，在紧接着周期开始分组的接收以后的系统时钟信号SCLK的上升沿执行具有“35”的周期偏移值的重写。在紧接着周期开始分组的接收以后脉冲信号的上升沿，周期偏移值被递增到“36”。
按这种方式，与周期偏移值的重写和接收到时间信息的同时，二进制计数器230将被强迫复位为0。因此，重写的周期偏移值在其重写以后被保持经过一个周期偏移期间。
参照图14，确定系统时钟信号SCLK是否升高(步骤S201)，并且在系统时钟信号SCLK的上升沿(步骤S201中的是)时，还确定是否已接收到周期开始分组(步骤S202)。当未接收到周期开始分组时(步骤S202中的否)时，确定二进制计数器230等于0(步骤S203)。
当二进制计数器230不等于0，而等于1时(步骤S203中的否)，二进制计数器230被复位为0(步骤S204)并且控制返回到步骤S201。当二进制计数器230等于0(步骤S203中的是)时，还确定是否周期偏移值等于“3071”(步骤S205)。
当不等于“3071”(步骤S205中的否)时，周期偏移值被加1(步骤S206)。当等于“3071”(步骤5205中的是)时，周期时间寄存器的周期计数值被加1并且复位周期偏移值为0(步骤S208)。在步骤S206或S208以后，二进制计数器230被设置为1(步骤S207)并且控制返回步骤S201。
当接收到周期开始分组时(步骤S202中的是)，二进制计数器230被复位为0(步骤S208)并且利用包含在接收的周期开始分组中的时间信息重写现存的周期偏移值(步骤S210)。而后控制返回步骤S201。
按这种方式，可以实现对周期主机的更精确的时间调整。因此，可以更精确地调整约125μs等同周期期间，结果降低频率波动，进而实现降低帧脉冲信号的抖动。因此，数字视频播放机220可以编解码高质量视频信号。
如图12所示的第二实施例未使用倍频器，结果更加简化电路结构。
在这个实施例中，利用提供在链路层LSI 20C中的周期时间寄存器控制器150执行周期时间寄存器控制。可供选择的是，通过在处理器170中运行周期时间寄存器控制程序可能执行相同的控制。周期时间寄存器控制程序可以事先存储在ROM180中。
第三实施例
3.1)桥网络
参照图5，假设桥70A连接到两个IEEE 1394总线90和91，并且桥70A由入口80A和80B组成，这些入口分别连接到总线90和91。相应总线连接到节点50和51。
在这个实施例中，节点50起到总线90的周期主机和整个桥网络的网络周期主机的作用。另一方面，去70A的入口80B起到总线91的周期主机的作用。因此，桥70A执行入口80B同步到入口80A。入口80A是主入口和入口80B是从入口。作为总线91的周期主机的从入口80B通过由周期时间寄存器控制获得的时间信息的周期开始分组通知总线91，使得在整个桥网络建立起同步。
3.2)桥
参照图16，桥70A包括由主入口80A和从入口80B组成的总线间同步控制电路。主入口80A包括周期时间寄存器控制器150A。从入口80B包括倍频器130、周期时间寄存器控制器150B、误差检测器260、和调整值产生器270。
在主入口80A中，周期时间寄存器控制器150A根据如上所述的适当同步控制同步到网络周期主机50。每次包含在主入口80A中的周期时间寄存器的周期偏移值(cycle offset)与预定值一致时，周期时间寄存器控制器150A输出一个同步脉冲到从入口80B的误差检测器260。例如，该预定值可以设置为3070。在这种情况下，每次cycle_offset＝3070时，产生同步脉冲。
在从入口80B中，误差检测器260按照98.304MHz的2fs时钟信号进行操作，该信号是由倍频器130产生的。倍频器130利用2乘以系统时钟频率SCLK的频率fs，产生98.304MHz的2fs时钟，该时钟被馈送到误差检测器260和周期时间寄存器控制器150B。
3.2.1)误差检测器
误差检测器260具有包含在其中的4基计数器。利用4基计数器误差检测器260可以以10ns的分辨率从网络主机中检测出差错，该分辨率是约40ns的一个周期偏移的四分之一。
当有从周期时间寄存器控制器150A接收的同步脉冲时，误差检测器260输入分组含在周期时间寄存器控制器150B的周期时间寄存器中的周期偏移值。然后，从入口80B的周期偏移值减去预定值(这里，3070)，产生相对于主入口80A的从入口80B的周期偏移误差。通过相加周期偏移误差到在该时间点上的4基计数器的四分之一获得检测的误差周期。时间调整值的例子将参照图17A和17B进行描述。
3.2.2)时间调整
参照图17A，如上所述，点包含在主入口80A的周期时间寄存器的偏移值(cycle_offset)与“3070”一致时，周期时间寄存器控制器150A输出同步脉冲到从入口80B的误差检测器260。
参照图17B，假设，当误差检测器260的4基计数器指示“2”并且周期时间寄存器的其自己的周期偏移值是“3069”时，从周期时间寄存器控制器150A接收到同步脉冲。在这种情况下，周期偏移误差是从3069减去3070获得的-1。因为4基计数器指示“2”，检测的误差周期是通过加2/4到-1获得的-1/2。这意味着，从入口80B周期偏移滞后主入口80A1/2周期。
调整值发生器270根据从误差检测器260输入的检测的误差周期，产生入口80B的周期时间调整值，这将在下面描述。周期时间寄存器控制器150B从调整值发生器270输入周期时间调整值，并通过该周期时间调整值增加或减少125μs的周期时间。因为入口80B是总线91的周期主机，取决于调整定时，入口80B发送周期开始分组，使总线90与91同步。
3.2.3)调整值
在调整值发生器270中，输入周期误差与输出调整值之间的关系是按如下所述确定的。
调整值的最大绝对值是根据如下所述桥网络中最差时钟频率精度确定的。因为IEEE1394标准规定时钟频率精度是±100ppm，最差可想象到的情况的频率偏差是200ppm。当周期偏移为3072的等同周期被增加或减少1/4周期偏移作为调整值时，频率偏差约为81.4ppm(＝0.25/3072)。因此，当作为最差情况的200ppm的频率偏差时，1/4周期偏移值的调整值不能控制这样的频率偏差。为有效地控制200ppm的频率偏差，在1/4周期偏移分辨率的情况下，需要至少3/4周期偏移的调整值。调整值可以控制得达到约244.1ppm(＝0.75/3072)频率偏差。因此，3/4周期偏移被用作最大调整值，并且作为一个例子，在表I表示出误差与调整值之间的关系。
表1
误差的绝对值 调整值
3/4周期偏移或更大 3/4周期偏移
1/2周期偏移 1/2周期偏移
1/4周期偏移 1/4周期偏移
0周期偏移 0周期偏移
另一种关系也是可能的，例如，当误差的绝对值等于或低于1/2周期偏移，不考虑误差的绝对值，调整值可以设置为0。另外一种情况下，调整值可以根据调整值的历史或所谓整体控制进行设置。
另外，在桥接通电源以后，当周期时间寄存器处于极大误差的牵引状态的情况下，可以使用大于时钟频率精度的调整值，迅速地建立同步。例如，当误差的绝对值大于100周期偏移，调整值被设置为32周期偏移。
按这种方式，与常规的一个周期偏移(约40ns比较)，可以实现利用约10ns分辨率的从入口80B到主入口80A的高精度时间调整。因此，可以降低具有入口80B作为周期主机的IEEE 1394总线上的频率波动或周期时间寄存器的偏差。
在图15中，另一个基督可以是总线91的周期主机。例如，替代入口80B，基督51可以是周期主机。在这种情况下，在入口80B和节点51中需要如上所述的在P1394.1标准中定义的功能。但是，P1394.1标准的调整值被固定在±1周期偏移。因此，有定义同步码(sy)字段，以便允许更高的调整分辨率。
第四实施例
4.1)桥网络
使用按照本发明的第四实施例的桥的桥网络类似于如图15所示的第三实施例。在第四实施例中，还假设桥70A连接到两个IEEE 1394总线90和91，并且桥70A由分别连接到总线90和91的入口80A和80B组成。相应总线90和91连接到节点50和51。
在这个实施例中，节点50起到总线90的周期主机和对于整个桥网络的网络周期主机的作用。另一方面，桥70A的入口80B起到总线91的周期主机的作用。因此，桥70A执行入口80B到入口80A的同步。入口80A是主入口和入口80B是从入口。作为总线91的从入口80B利用通过周期时间寄存器控制获得时间信息的周期开始分组通知总线91，以便在整个桥网络中建立同步。
4.2)桥
参照图18，桥70A包括由主入口80A和从入口80B组成的总线间同步控制电路。主入口80A包括周期时间寄存器控制器150A和桥计数器230。从入口80B包括周期时间寄存器控制器150B、误差检测器260、和调整值产生器270。
在主入口80A中，周期时间寄存器控制器150A利用使用在第二实施例的从网络周期主机以系统时钟SLCK的分辨率接收周期开始分组同步到网络周期主机50(见图12和13)。更具体地，二进制计数器230根据系统时钟信号SLCK操作，并且每次它的计数等于0时，输出一个脉冲到周期时间寄存器控制器150A。另外，当已接收到周期开始分组时，二进制计数器230被复位为0。根据二进制计数器230的输出，包含在周期时间寄存器控制器150A中的周期时间寄存器的周期偏移值进行加1。每当周期时间寄存器的周期偏移值(cycle_offset)与一个预定值(这里，3070)一致时，周期时间寄存器控制器150A输出一个同步脉冲到从入口80B的误差检测器260。按这种方式，利用系统时钟信号SLCK的分辨率执行周期时间寄存器的同步控制，结果降低了周期时间寄存器的频率偏移。
在从入口80B中，系统时钟信号SLCK被馈送到误差检测器260和周期时间寄存器控制器150。误差检测器260根据系统时钟信号SLCK操作。当从周期时间寄存器控制器150A已接收到同步脉冲时，误差检测器260输入包含在周期时间寄存器控制器150B中的周期时间寄存器的周期偏移值。然后，从从入口80B的周期偏移值减去预定值(这里，3070)，产生相对于主入口80A的从入口80B的周期偏移误差。将参照图19A和19B描述时间调整的例子。
4.3)时间调整
参照图19A，如上所述，当包含在主入口80A的周期时间寄存器的周期偏移值(cycle_offset)与“3070”一致时，周期时间寄存器控制器150A输出同步脉冲到从入口80B的误差检测器260。
参照图19B，假设，当周期时间寄存器的其自己的周期偏移值是“3071”时，从周期时间寄存器控制器150A接收同步脉冲。在这种情况下，周期偏移误差是从3071减去3070获得的+1。这意味着从入口80B的周期偏移超前主入口80A一个周期。
调整值发生器270根据检测的误差周期和预定的对应表产生从入口80B中的周期时间调整值。这里，一个周期偏移被用作最大调整值，并且误差与调整值之间的关系作为例子表示在表II。
表II
误差绝对值 调整值
2周期偏移或更多 1周期偏移
1周期偏移 1/2周期偏移
0周期偏移 0周期偏移
因此，当周期偏移误差为+1时，调整值发生器270产生1/2周期偏移的周期偏移调整值。周期时间寄存器控制器150B输入+1/2周期偏移周期时间调整值并增加125μs的周期时间1/2周期偏移，如图19B所示。因为入口80B是总线91的周期主机，入口80B根据调整时间发送周期开始分组，使得总线90和91同步。
4.4)从入口的操作
参照图20，确定系统时钟信号SLCK是否升高(步骤S301)并且在系统时钟信号SLCK的上升沿(步骤S301为是)，进一步确定是否接收到同步脉冲(步骤S302)。当未接收到同步脉冲时(步骤S301为否)，执行正常周期偏移处理步骤(步骤S306)并且控制返回步骤S301。
当已接收到同步脉冲时(步骤S302为是)，误差检测器260从从入口80B的周期偏移值中减去预定值(这里是3070)，产生从入口80B相对于主入口80A的周期偏移差(步骤S303)。
调整值发生器270根据计算的差和对应的表(表II)，产生从入口80B的周期时间调整值，并且周期时间寄存器控制器150B利用该周期时间调整值改变周期时间(步骤S305)。
按这种方式，可以实现从入口80B的更精确时间调整。因此，可以降低具有作为周期主机的入口80B的IEEE 1394总线91的周期时间寄存器的频率波动或偏差。
第五实施例
参照图21，按照本发明第五实施例的桥70B具有3个或更多每个连接到对应的IEEE 1394总线的入口。在这个例子中，桥70B设置有4个入口80A-80D，每个具有连接着的总线90-93，并且假设，每个入口对于对应的总线是周期主机并且入口80A起到网络周期主机的作用。
参照图22，桥70B功能上被分为主入口80A和其它从入口80B-80D。每当包含在主入口80A的周期时间寄存器周期偏移值(cycle_offset)与“3070”一致时，周期时间寄存器控制器150A输出同步脉冲到从入口80B-80D。从入口80B-80D根据从主入口80A接收的同步脉冲分别执行同步控制。在每个从入口的同步控制与第四实施例(见图18)的基本相同，但与第四实施例的区别是动态确定最大调整值的功能。这个功能的细节将在下面描述。
如上所述，IEEE 1394标准定义时钟频率的允许偏差是±100ppm。但是，如果每个网络装置的时钟频率实际上更精密，则用于同步控制的调整值期望得更小些，结果改善了同步性能。因此，取决于实际连接到网络的各个装置的时钟频率精度，可以动态地确定最大调整值。按照本实施例的桥70B实现这样一种动态确定最大调整值的功能。
如图22所示，主入口80A设置有时钟频率精度调查器280A和最大调整值判断播放290。相应从入口80B-80D设置在时钟频率精度调查器280A-280D中。每个时钟频率精度调查器280A-280D调查连接到对应总线的节点的时钟频率精度。更具体地，时钟频率精度信息已写在配置ROM区的cyc_clk_acc字段，该ROM区中已经存储了节点性能信息。这对从对应的总线的入口和周期主机中读出时钟频率精度信息足够了。当存在取决于插入或去除一个节点而使其周期主机改变的可能性时，按照需要的场合，必须更新调查结果。
所有节点的cyc_clk_acc值都进行调查，而不考虑诸如入口或周期主机之类的节点类型。但是，cyc_clk_acc字段实施是不需要的。因此，即使读出结果被发送到所有节点，具有非cyc_clk_acc字段实施的节点不能响应该读出请求。实际上，几乎具有起周期主机作用的所有节点都希望具有cyc_clk_acc字段实施。从而，可以有效都利用这个cyc_clk_acc值的读出过程。
时钟频率信息已被从连接到总线上的节点读出以后，对应的从入口的时钟频率精度调查器检测读出时钟频率精度中的最低的一个并将其输出到主入口80A的最大调整值判断部分290。最大调整值判断部分290检测从入口80B-80D接收的各个最差时钟频率精度中的网络范围的最低精度，并且根据网络范围的最低精度确定最大调整值。
具体地，最大调整值是根据如下不等式作为k.p计算的：
k.p/3070＞＝2.acc_max
其中p是同步控制的时间分辨率(周期偏移)和acc_max是最低时钟频率精度。
例如，在同步控制是利用1/4周期偏移(p＝1/4)分辨率执行的情况下，当时钟频率精度为100ppm或小些并且k＝3时，因此最大调整值为k.p＝3/4(周期偏移)。在时钟频率精度为20ppm或小些的环境情况下，最大调整值可以被抑制为1/4周期偏移。
在以这种方法已经确定最大调整值以后，最大调整值判断部分290输出该值到从入口80B-80D的调整值发生器270B-270D。利用最大调整值，每个从入口80B-80D按如上所述的方法执行同步控制。
在上述例子中，每个入口调查连接到对应总线的节点的时钟频率精度。另外一种方式，一个或多个预定节点可以调查连接到另外总线的节点的时钟频率精度，该另外总线不连接到预定节点上。
再有，在上述例子中，对于每个总线的时钟频率精度的调查结果向主入口80A报告，并且将从调查结果获得的最大调整值通知所有从入口80B-80D。这种动态调整值确定操作是完全在桥70B内执行的。但是，通过附加诸如在各个IEEE 1394总线之间交换信息的新的消息格式之类的协议，可以在多个桥范围内执行。
本发明不限制在IEEE 1394标准的情况。只要时间信息是按有规律的时间间隔进行通知，同步多个网络装置，本发明就可以应用到这样的系统中。
如上所述，按照本发明可以降低网络中由时间信息同步引起的频率波动，结果改善了诸如视听流之类的实时数据通过网络传输的质量。

Claims (31)

1.一种同步连接到网络上的多个装置的方法，其中各个装置具有在预定时间周期T内个别变化的时间信息，其中为各个装置之一的时间主装置周期性地向非时间主装置的时间从装置通知其自己的时间信息作为主时间信息，所述方法的特征在于以下步骤：
在每个时间从装置，准备具有T/N(N是大于1的整数)周期的可能更新的时间点；
从时间主装置接收主时间信息；和
在刚好已接收到主时间信息以后的可能更新的时间点上，利用主时间信息更新其自己的时间信息。
2.按照权利要求1的方法，其中当在预定时间周期T中时间信息变化时，可能更新的时间点包括各个时间点。
3.按照权利要求1的方法，其中当在可能更新的时间点时间信息已经被更新时，从可能更新的时间点在预定时间周期T中更新时间信息变化。
4.按照权利要求1-3的方法，其中N等于2。
5.一种连接到网络的网络装置，包括：
时钟发生器，用于产生时钟信号；
连接到时钟发生器的物理层电路；
连接到物理层电路的链接层电路；
其特征在于链接层电路包括：
读时发生器，用于由从物理层电路输入的系统时钟信号产生第一定时信号和第二定时信号，其中第一时钟信号是在周期T中产生的和第二时钟信号是在对应于周期T/N(N是大于1的整数)的时间点产生的；
时间信息存储器，用于存储时间信息，该信息值根据第一定时信号变化；和
控制器，用于控制时间信息存储器，使得当从网络接收参考时间信息时，在根据刚好已接收参考时间信息以后的第二定时信号的时间点上，利用参考时间信息更新存储在时间信息存储器中的时间信息。
6.按照权利要求5的网络装置，其中定时发生器包括：
分频器，用于由2除以系统时钟信号的频率，产生具有周期T的第一定时信号；和
倍频器，用于由2乘以系统时钟信号的频率，产生具有周期T/2的第二定时信号。
7.按照权利要求5的网络装置，其中定时发生器包括：
倍频器，用于由2乘以系统时钟信号的频率，产生具有周期T/2的第二定时信号；和
4基计数器，用于根据定时信号从0到3进行计数，每次4基计数器复位到0时产生第一定时信号；
其中当已接收到参考时间信息时，4基计数器被复位为0，产生第二定时信号。
8.按照权利要求5的网络装置，其中定时发生器包括：
二进制计数器，用于根据系统时钟信号进行计数，每次二进制计数器被复位为0时产生第一定时信号；
其中，当已接收到参考时间信息时，二进制计数器被复位为0产生第二定时信号。
9.按照权利要求5-8任何一个的网络装置，其中当时间信息在预定时间周期T内变化时，第二定时信号与一个时间点一致。
10.按照权利要求5-8任何一个的网络装置，其中当时间信息在预定时间周期T内变化时，取决于一个时间点产生第二定时信号。
11.按照权利要求5-8任何一个的网络装置，其中N等于2。
12.一种同步连接到网络的多个装置的系统，其中这些装置具有在预定时间周期T中各自变化的时间信息，所述系统的特征在于：
各个装置之一的第一装置，用于周期性地向网络发送其自己的时间信息作为主时间信息；和
多个第二装置，每个具有从第一装置接收主时间信息的功能；
其中每个第二装置包括：
用于准备具有T/N(N是大于1的整数)的可能更新的时间点的装置；和
在刚好已接收到主时间信息以后的可能更新的时间点，利用主时间信息更新其自己时间信息的装置。
13.一种连接多个网络的桥，每个网络具有在预定时间周期T内变化的时间信息，每个桥包括：
连接到具有第一时间信息的第一网络的第一入口；
连接到具有第二时间信息的第二网络的第二入口；
其特征在于：
时间差检测器，用于检测第二时间信息相对于第一时间信息的时间差；
调整值发生器，用于根据时间差产生时间调整值，其中调整值是T/M(M是大于1的整数)的整数倍；和
控制器，利用时间调整值调整第二网络的第二时间信息。
14.按照权利要求13的桥，其中调整值发生器包括：
含有时间差与时间调整值之间预定对应关系的表，其中时间调整值具有调整的预定步长并且时间调整值的绝对值被限制在预定范围内；
其中调整值发生器产生对应于参照该表的时间差的时间调整值。
15.按照权利要求14的桥，其中时间调整值的最大绝对值是足以调整网络的本地时钟的最大频率偏差的调整预定步长的整数倍的最小值。
16.按照权利要求14的桥，其中当时间差的绝对值超过一个预定阈值时，时间调整值被设置为预定范围以外的预定值。
17.按照权利要求13-16任何一个的桥，其中M等于2。
18.一种同步桥网络的方法，该桥网络由至少一个具有多个入口并且每个入口连接到不同网络的桥组成，每个网络包括至少一个节点，其中各个入口和各个网络的每个分别具有时钟发生器，通过该时钟发生器时间信息在预定时间周期T内变化，其中各个入口中的一个是主入口和其它是从入口，所述方法的特征在于包括以下步骤：
a)检测每个从入口的从时间信息相对于主入口的主时间信息的时间差；
b)根据时间差产生时间调整值，其中时间调整值是T/M(M是大于1的整数)的整数倍；和
c)利用该时间调整值调整从时间信息。
19.按照权利要求18的方法，其中步骤c)包括以下步骤：
提供时间差与时间调整值之间的预定对应关系，其中时间调整值具有调整的预定步长并且时间调整值的绝对值被限制在预定范围内；
其中调整值发生器产生对应于参照该表的时间差的时间调整值。
20.按照权利要求19的方法，其中时间调整值的最大绝对值是足以调整网络的各个本地时钟的最大一个的频率偏差的预定步长的整数倍的最小值。
21.按照权利要求19的方法，其中当时间差的绝对值超过预定阈值时，时间调整值被设置为预定范围以外的预定值。
22.一种同步桥网络的方法，该桥网络由至少一个具有多个入口的桥组成，每个入口连接到不同网络，每个网络包括至少一个节点，其中各个入口和各个网络的每个分别具有时钟发生器，通过该时钟发生器时间信息在预定时间周期T内变化，其中各个入口中的一个是主入口和其它是从入口，所述方法的特征在于包括以下步骤：
a)每个入口检测对应网络中的最差时钟精度；
b)根据从由各个入口检测的各个最差时钟精度中选择的网络范围最差时钟精度，动态确定最大调整值；
c)检测每个从入口的从时间信息相对于主入口的主时间信息的时间差；
d)根据时间差的动态确定的最大值范围内产生时间调整值，其中时间调整值是T/M整数倍(M是大于1的整数)；和
e)利用该时间调整值调整从时间信息。
23.按照权利要求18或22的方法，其中通过以下步骤在对应的网络中主入口起到作为从节点的作用：
准备具有T/N(N是大于1的整数)周期的可能更新的时间点；
从对应网络内的时间主节点接收主节点时间信息；和
在刚好接收到主节点时间信息以后的可能更新的时间点，利用主节点时间信息更新其作为主时间信息的自己的时间信息。
24.按照权利要求18或22的方法，其中在对应的网络中通过周期性地向连接到对应网络的时间从节点通知其自己的时间信息，从入口起到时间主节点的作用。
25.按照权利要求18或22的方法，其中M等于2。
26.按照权利要求1、18、或22的方法，其中网络是符合IEEE1394标准的串行总线，其中时间信息是存储在周期时间寄存器中的值。
27.按照权利要求5的装置，其中网络是符合IEEE1394标准的串行总线，其中时间信息是存储在周期时间寄存器中的值。
28.按照权利要求12的装置，其中网络是符合IEEE1394标准的串行总线，其中时间信息是存储在周期时间寄存器中的值。
29.一种指令计算机同步多个连接到网络的装置的程序，其中该各个装置具有在预定时间周期T内变化的时间信息，其中为各个装置中的一个的时间主装置周期性地向各个并非时间主装置的时间从装置通知其自己的时间信息作为主时间信息，所述程序包括以下各个步骤：
在每个时间从装置，准备具有T/N(N是大于1的整数)周期的可能更新时间点；
从时间主装置接收主时间信息；和
利用主时间信息在刚好接收到主时间信息以后的可能更新时间点，更新其自己的时间信息。
30.一种指令计算机同步桥网络的程序，桥网络由至少一个具有多个入口的桥组成，每个入口连接到不同网络，每个网络包括至少一个节点，其中每个入口和网络分别具有时间信息在预定时间周期T内变化的时钟发生器，其中各个入口中的一个是主入口和其它是从入口，所述程序包括以下步骤：
a)检测每个从入口的时间信息相对于主入口的主时间信息的时间差；
b)根据该时间差产生时间调整值，其中时间调整值是T/M(M是大于1的整数)整数倍；和
c)利用该时间调整值调整从时间信息。
31.一种指令计算机同步桥网络的程序，桥网络由至少一个具有多个入口的桥组成，每个入口连接到不同网络，每个网络包括至少一个节点，其中每个入口和网络分别具有时间信息在预定时间周期T内变化的时钟发生器，其中各个入口中的一个是主入口和其它是从入口，所述程序包括以下步骤：
a)每个入口检测对应网络中的最差时钟精度；
b)根据从由各个入口检测到的各个最差时钟精度中选择的网络范围的最差时钟精度，动态确定最大调整值；
c)检测每个从入口的从时间信息相对于主入口的主时间信息的时间差；
d)根据时间差在动态确定的最大调整值范围内产生时间调整值，其中时间调整值是T/M(M是大于1的整数)的整数倍；和
e)利用该时间调整值调整从时间信息。
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