CN1391272A - 集成电路的多层基板及其介层孔排列方法 - Google Patents

集成电路的多层基板及其介层孔排列方法 Download PDF

Info

Publication number
CN1391272A
CN1391272A CN 01129364 CN01129364A CN1391272A CN 1391272 A CN1391272 A CN 1391272A CN 01129364 CN01129364 CN 01129364 CN 01129364 A CN01129364 A CN 01129364A CN 1391272 A CN1391272 A CN 1391272A
Authority
CN
China
Prior art keywords
interlayer
laminate
conductive plate
holes
interlayer hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN 01129364
Other languages
English (en)
Other versions
CN1170313C (zh
Inventor
吴忠儒
施嘉文
蔡进文
林蔚峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Integrated Systems Corp
Original Assignee
Silicon Integrated Systems Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Integrated Systems Corp filed Critical Silicon Integrated Systems Corp
Priority to CNB011293640A priority Critical patent/CN1170313C/zh
Publication of CN1391272A publication Critical patent/CN1391272A/zh
Application granted granted Critical
Publication of CN1170313C publication Critical patent/CN1170313C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Abstract

本发明公开了一种集成电路的多层基板及其介层孔排列方法，适用于一具有连接薄垫的晶片，该多层基板包括：一第一及第二层板；第一层板表面铺设有与该连接薄垫电性接触的导线，使该晶片在操作时于该些导线中产生电流；第二层板表面铺设有一导电薄板以及穿越该第二层板与该导电薄板的介层孔，该晶片作用时，该导电薄板与一接地点电性连接，第一层板上导线中的电流于导电薄板中感应产生相对的镜射电流，本发明将该介层孔排列成辐射状，使每一镜射电流的路径均与该接地点连通，从而避免杂讯的产生。

Description

集成电路的多层基板及其介层孔排列方法
本发明涉及集成电路的领域，尤其是一种集成电路的多层基板及其介层孔排列方法。
传统BGA(Ball Grid Array)多层基板的结构如图1所示，多层基板1包括第一、二、三、四层板11、12、13、14。其底面具有多个连接球17(solderball)，用以焊接至其他的印刷电路板而使晶片15与一外部装置(图未显示)连接。多层基板1的第一及第四层板11、14表面铺设有多条导线(conductingtrace，图1中仅显示第一层板11的导线114)而为布线(fan out)之用，第二、三层板12、13表面则铺设有整片的导电薄板(图1中未显示)而为连接电源及接地之用。另外，第一、二、三、四层板均具有位置不完全相对的介层孔(图1中仅显示第一层板的介层孔111a及111b)。因此，每一层板间的电性连接经由该些介层孔达成，而同一层板上的电性连接则靠导线(第一、第四层板11、14)与导电薄板(第二、第三层板12、13)来达成。
晶片15镶嵌于第一层板11上。晶片15具有多个连接薄垫(Die Pad)151，做为晶片15执行输出、入信号、连接电源或接地的连接端，并借由焊接金属线16(如金线)而与第一层板11上的连接薄垫115连接。第一层板11的表面上铺设有多条细长而向外侧延伸的导线114，将连接薄垫115连接至内、外侧介层孔111a及111b。图1中为了图示简洁，并未显示所有内、外侧介层孔111a及111b的导线114。在晶片15旁尚铺设有一接地环112(ground ring)及电源环(power ring)113，分别与第二、第三层板12、13的导电薄板电性连接。晶片15的接地端与电源端的连接薄垫151则分别经由金属线16连接至接地环112及电源环113。
请参阅图2，图中显示了传统中第二层板12上的介层孔121a、121b、121c的排列方式。如上述，第二层板12的表面铺设有一导电薄板122，使得整片第二层板12上任何两点间在没有介层孔121a、121b、121c的阻碍时均为电性连接。该介层孔121a、121b、121c大致上由外而内分为三层排列。处于中间位置的介层孔121a及靠近外侧的介层孔121b大部份做为将晶片15(图1)的信号端连接薄垫连接至连接球17(图1)之用，亦有少部份做为将晶片15的电源端连接薄垫连接至连接球17之用。此外，介层孔121a、121b均与导电薄板122绝缘。其中，介层孔121a、121b穿越导电薄板122而与第三层板13的导电薄板、第四层板14或连接球17连接。最靠近内侧的介层孔121c则是做为将导电薄板122连接至连接球17之用。介层孔121c与导电薄板122电性连接。
上述的传统多层基板存在杂讯过大的问题。请再参阅图2，此问题发生原因之一在于第二层板12中的介层孔121a的排列方式不佳。晶片15在操作时，由于会进行信号的输出、入动作，使得第一层板11上导线114会产生电流，由于第二层板12的导电薄板122与第一层板11的导线114间的距离很近，使得在第一层板11的导线114中的电流会在第二层板12的导电薄板122中感应出一方向相反、位置相对的镜射电流，图2中的箭头显示此一镜射电流的可能路径。当镜射电流未能循一连接至接地点的放电路径流出时，便会在晶片15的输出、入信号中产生很大的杂讯。而在传统的多层基板中，在第二层板12上接地用的导电薄板122原本能够提供如此的放电路径，但由于介层孔121a将介层孔121c包围在其中，切断了镜射电流与接地点间的连通，造成导电薄板122虽经介层孔121c与接地点连接，但其中的镜射电流却无法经接地点进行放电。
为解决上述现有技术中存在的问题，本发明提供了一种集成电路的多层基板及其介层孔排列方法，本发明适用于一晶片，通过改变介层孔(through hole或via hole)的排列方式达到提供镜射电流(image current)放电路径的目的，进而避免杂讯的产生。
本发明的一种集成电路的多层基板包括：一第一及第二层板。第一层板表面铺设有复数导线，该些导线与该些连接薄垫电性接触，使该晶片在操作时于该些导线中产生复数电流。第二层板表面铺设有一导电薄板以及复数穿越该第二层板与该导电薄板的介层孔，该晶片在作用时，该导电薄板与一接地点电性连接，该第一层板上该些导线中的电流于该导电薄板中感应产生相对的复数镜射电流，其中，该复数个介层孔以幅射状排列，该排列方式使每一镜射电流的路径均与该接地点连通。
本发明的一种集成电路多层基板的介层孔排列方法，适用于一晶片，该晶片具有复数连接薄垫，该方法包括以下步骤：提供一第一及第二层板，该第一层板表面铺设有复数导线且该些导线与该些连接薄垫电性接触，该第二层板表面铺设有一导电薄板以及复数穿越谈第二层板与该导电薄板的介层孔。当该晶片操作时，在该些导线中产生复数电流并将该导电薄板接地，使该导电薄板中感应产生相对的复数镜射电流。排列该些介层孔，使该些镜射电流的路径均与该接地点连通。
采用本发明的集成电路的多层基板及其介层孔排列方法，由于接地用的导电薄板上的介层孔以一特殊方式排列(如幅射状)，使得镜射电流的路径不会被切断而可经由接地点放电，因而减小了晶片输出、入信号中的杂讯。
以下为本发明的附图：
图1为一BGA多层基板的结构示意图；
图2为一传统BGA多层基板中接地用导电薄板的上视图；
图3为本发明BGA多层基板中一实施例的上视图；
图4为本发明BGA多层基板的介层孔排列方法的流程图。
图中元件参数说明：1多层基板      11第一层板111a、111b、121a、121b、121c、321a、321b、321c介层孔112接地环      113电源环         114导线115连接薄垫    12、32第二层板    122、322导电薄板13第三层板    14第四层板    15晶片16金属线      17连接球
下面结合附图对本发明做进一步详述：
本实施例的集成电路多层基板结构与图1相同，然其第二层板12的介层孔排列与图2所显示的排列方式不同，以下将配合图3进行说明。
请参阅图3，第二层板32的表面铺设有一导电薄板322，使得整片第二层板32上任何两点间在没有介层孔321a、321b、321c的阻碍时均为电性连接。该些介层孔321a、321b、321c大致上由外而内分为三层排列。处于中间位置的介层孔321a及靠近外侧的介层孔321b大部份做为将晶片15(图1)的信号端连接薄垫连接至连接球17(图1)之用，亦有少部份做为将晶片15的电源端连接薄垫连接至连接球17之用。此外，介层孔321a、321b均与导电薄板322绝缘。其中，介层孔321a、321b穿越导电薄板322而与第三层板13的导电薄板、第四层板14或连接球17连接。最靠近内侧的介层孔321c则是做为将导电薄板322连接至连接球17之用。介层孔321c与导电薄板322电性连接。
特别注意的是，介层孔321a以幅射状排列。晶片15在操作时，第一层板11上的导线114会产生电流，由于第二层板32的导电薄板322与第一层板11的导线114间的距离很近，使得在第一层板11的导线114中的电流会在第二层板32的导电薄板322中感应出一方向相反、位置相对的镜射电流，此一镜射电流的可能路径如图3中的箭头所示。由于介层孔321a以幅射状排列，此一镜射电流的路径不会被介层孔321a切断而可以与介层孔321c连通，进而连接至接地点。因此，镜射电流便可循一连接至接地点的放电路径流出，便不会在晶片15的输出、入信号中产生过大的杂讯。
图4显示依本发明一BGA多层基板的介层孔排列方法的流程图。
首先，在步骤41中，提供一晶片、一第一及第二层板。其中，晶片具有多个连接薄垫。第一层板的表面铺设有多条导线，每一导线均与其中一个连接薄垫电性接触。第二层板表面则铺设有一导电薄板以及多个同时穿越第二层板与导电薄板的介层孔。
接着，在步骤42中，当晶片操作时，在导线中产生电流并将导电薄板接地，使导电薄板因与第一层板接近而被感应出相对的镜射电流。
最后，在步骤43中，将介层孔区分为第一及第二介层孔，第一介层孔与导电薄板接触而电性连接，而第二介层孔则不与导电薄板接触而形成绝缘。同时使第一介层孔位于内侧而被第二介层孔包围，第二介层孔则以如图3的幅射状方式排列。
以上所述仅为本发明的较佳实施例而已，凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在本发明的权利要求范围内。

Claims (4)

1.一种集成电路的多层基板，该多层基板至少包含：
一可镶嵌一晶片的第一层板；
一第二层板，表面铺设有一导电薄板以及复数个穿越该第二层板和该导电薄板的介层孔；该导电薄板与一接地环电性接触；该复数个介层孔由内而外至少分为三层：即复数个第一介层孔、复数个第二介层孔、和复数个第三介层孔，该复数个第一介层孔与所述导电薄板电性连接，该复数个第二介层孔及复数个第三介层孔与所述导电薄板绝缘；
一第三层板；一第四层板；其特征是：其中上述的复数个第二介层孔呈幅射状排列。
2.一种集成电路多层基板的介层孔排列方法，其特征是：该排列方法适用于一具有复数个连接薄垫的晶片，该方法至少包含以下步骤：
提供一第一及第二层板，该第一层板表面铺设有复数条导线且该复数条导线与该复数个连接薄垫电性接触，该第二层板表面铺设有一导电薄板以及复数个穿越该第二层板与该导电薄板的介层孔；
当该晶片操作时，在该复数条导线中产生电流并将该导电薄板接地，使该导电薄板中感应产生相对的复数镜射电流；
排列该复数个介层孔，使每一镜射电流的路径均与该接地点连通。
3.如权利要求2所述的集成电路多层基板的介层孔排列方法，其特征是：其中上述的复数个介层孔的排列方法还包含：
将上述复数个介层孔区分为复数个第一及第二介层孔，该复数个第一介层孔与上述的导电薄板电性连接，该复数个第二介层孔与上述的导电薄板绝缘；
使该复数个第二介层孔包围该复数个第一介层孔；
将该复数个第二介层孔以幅射状排列。
4.如权利要求2所述的集成电路多层基板的介层孔排列方法，其特征是：其中上述的基板为BGA的多层基板。
CNB011293640A 2001-06-13 2001-06-13 集成电路的多层基板及其介层孔排列方法 Expired - Fee Related CN1170313C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB011293640A CN1170313C (zh) 2001-06-13 2001-06-13 集成电路的多层基板及其介层孔排列方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB011293640A CN1170313C (zh) 2001-06-13 2001-06-13 集成电路的多层基板及其介层孔排列方法

Publications (2)

Publication Number Publication Date
CN1391272A true CN1391272A (zh) 2003-01-15
CN1170313C CN1170313C (zh) 2004-10-06

Family

ID=4669117

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011293640A Expired - Fee Related CN1170313C (zh) 2001-06-13 2001-06-13 集成电路的多层基板及其介层孔排列方法

Country Status (1)

Country Link
CN (1) CN1170313C (zh)

Also Published As

Publication number Publication date
CN1170313C (zh) 2004-10-06

Similar Documents

Publication Publication Date Title
US6532143B2 (en) Multiple tier array capacitor
US6346743B1 (en) Embedded capacitor assembly in a package
US8786074B2 (en) Packaging device for matrix-arrayed semiconductor light-emitting elements of high power and high directivity
US7924131B2 (en) Electrical component having an inductor and a method of formation
CN1964077B (zh) 电容器及其制造方法、以及包含该电容器的半导体器件
CN101355067B (zh) 多芯片模块的改进的电连接
US8981579B2 (en) Impedance controlled packages with metal sheet or 2-layer rdl
EP0329133A2 (en) Flip substrate for chip mount
JPH073830B2 (ja) 集積回路の試験装置
US7986532B2 (en) Split thin film capacitor for multiple voltages
US20020070446A1 (en) Semiconductor device and method for the production thereof
EP0626727A2 (en) Thin-film wiring layout for a non-planar thin-film structure
CN1269212C (zh) 将电路和引线框的功率分布功能集成到芯片表面上的电路结构
US20040124545A1 (en) High density integrated circuits and the method of packaging the same
WO2010105152A2 (en) Microelectronic assembly with impedance controlled wirebond and reference wirebond
CN1353459A (zh) 用于集成电路的电感器
CN101472403B (zh) 印刷线路板及其制作方法
JP3899059B2 (ja) 低抵抗高密度信号線をする電子パッケージおよびその製造方法
US6888218B2 (en) Embedded capacitor multi-chip modules
CN1723558A (zh) 高密度封装的互连线焊带线及其方法
CN1170313C (zh) 集成电路的多层基板及其介层孔排列方法
CN100517691C (zh) 芯片互连结构及系统
CN1228827C (zh) 半导体芯片封装结构及工序
CN103390598A (zh) 半导体封装件及其制法
CN2518221Y (zh) 半导体构装基板

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20041006