CN1381883A - 电可擦可编程只读存储器单元及其制造方法 - Google Patents
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Abstract
本发明是揭露一种电可擦可编程只读存储器单元及其制造方法,形成于一半导体基板上,其主要利用硅的局部氧化法以及蚀刻制造过程以于该半导体基板中形成U型凹槽,且在该U型凹槽与该半导体基板之间产生尖点,以使电子注入更加便利,进而降低组件的操作电压。此外,其形成的方法为自对准(self－aligned)制造过程,与现今标准的半导体制造过程技术兼容性高。
Description
本发明是有关于一种半导体存储元件，特别是有关于一种利用硅的局部氧化制造过程(LOCOS)以形成尖点，使电子移除更为便捷的一种电可擦可编程只读存储器单元及其制造方法。
电可擦可编程只读存储器(Electrical Erasable ProgrammableRead Only Memory，其后以EEPROM简称之)为现今信息电子产品所广泛采用的存储元件，一般是以浮置栅极(floating gate)晶体管结构所构成；为清楚起见，在此，请参考第1图所示现有的EEPROM单元，是设置于一硅基板10上，且于其内形成有一源极11，一漏极15，以及沟道(channel)13。在漏极15上方的硅基板10表面上方则依序为一薄氧化层(thin oxide)12，一浮置栅极14，一介电层18，以及一控制栅极(control gate)16，在控制栅极16与硅基板10的表面则形成有一氧化硅层19与场氧化层FOX，以作绝缘之用。
如第1图所示，此现有的EEPROM单元是靠通过该薄氧化层12，其厚度约8~10nm的福勒-诺尔德哈姆(Fowler-Nordheim F-N)隧道效应(tunneling effect)而进行写入程序与擦除数据的动作。当进行程序化(program)以擦除数据时，是施加一高电压于此组件的控制栅极16与漏极15间；此时加至控制栅极16的高电压是因电容耦合至浮置栅极14，因而在薄氧化层12处产生高电场，使得电子因隧道效应而由漏极15穿过该薄氧化层12注入该浮置栅极14。反之，要写入数据时，则施加一高电压于漏极区15，且此控制栅极16与硅基板10接地，同样的，由于电容耦合作用，因此薄氧化层12处产生高电场，使得电子因隧道效应而由浮置栅极14穿过该薄氧化层12注入该漏极15。
然而，这种EEPROM单元在进行程序化而写入数据的操作时，往往必须要提供高的电压；并且，很显然的，其制造过程并非自对准制造过程(self-aligned)，因而降低组件的集成度。同时，将电子注入浮动栅所需的电压比将电子移出浮动栅所需的电压高，这主要是因为浮动栅与基板的平坦度不同所造成。故若希望降低组件的操作电压，首先必须改善(降低)电子注入浮动栅时所需电压。
有鉴于此，本发明的一个目的在于提供一种电可擦可编程只读存储器单元及其制造方法，其制造过程为自对准，且与现今半导体制造过程的兼容性高。
本发明的另一目的在于提供一种电可擦可编程只读存储器单元及其制造方法，其储存器单元能够具有低电压操作的特性。
本发明的目的可以通过以下措施来达到：
一种电可擦可编程只读存储器单元的制造方法，包括下列各项步骤：
提供一半导体基板，并于该半导体基板上形成一绝缘物，而该绝缘物具有鸟嘴状的一尖端；
蚀刻该半导体基板使之形成一U型凹槽，且该U型凹槽是紧邻该绝缘物的该尖端；
于该半导体基板中形成互为相隔的一对源/漏极区，且这些源/漏极区中之一者是包围该绝缘物的该尖端与该U型凹槽；以及
于这些源/漏极间的该半导体基板上方依序形成一栅极介电层、一浮置栅极、一栅间介电层、与一控制栅极。
一种电可擦可编程只读存储器单元，包括：
一半导体基板，其具有一U型凹槽；
一对源/漏极，互为相隔设置于该半导体基板中，且这些源/漏极中之一者是包围该U型凹槽；以及
一栅极介电层、一浮置栅极、一栅间介电层、与一控制栅极，是依序设置于这些源/漏极间的该半导体基板的上方。
本发明相比现有技术具有如下优点：
为了达到本发明的一个目的，是提供一种电可擦可编程只读存储器单元的制造方法，包括下列步骤：提供一半导体基板，并于该半导体基板上形成一绝缘物，且该绝缘物具有鸟嘴状的一尖端。接下来要进行的是蚀刻该半导体基板使之形成一U型凹槽，且该U型凹槽是紧邻该绝缘物的该尖端。然后于该半导体基板中形成互为相隔的一对源/漏极区，并且，这些源/漏极区中之一者是包围该绝缘物的该尖端与该U型凹槽。之后于这些源/漏极间的该半导体基板上方依序形成一栅极介电层、一浮置栅极、一栅极介电层、与一控制栅极。
在此需注意的是，本发明的尖点与U型凹槽的产生是利用形成一具有鸟嘴形状的绝缘物，并以其为掩膜，蚀刻该具有半导体基板而形成，整体组件的制造过程为自对准。
为了达到本发明的另一目的，是提供一种电可擦可编程只读存储器单元，包括：一半导体基板，其具有一U型凹槽；一对源/漏极，互为相隔设置于该半导体基板中，且这些源/漏极中之一者是包围该U型凹槽。并且包括一栅极介电层、一浮置栅极、一栅间介电层、与一控制栅极，是依序设置于这些源/漏极间的半导体基板的上方。此外，在该半导体基板与U型凹槽之间还包括尖点，是使用硅的局部氧化法，经蚀刻而形成于该浮置栅极与该半导体基板间的该半导体基板上。
其中，当欲进行程序化或是擦除资料时，由于上述构造中的尖点附近的电场强度高于平均电场强度许多，因此能够降低操作电压，并且使电子的注入或擦除更为便利。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：
第1图为现有的EEPROM的构造剖面图；以及
第2A~2H图显示依据本发明的EEPROM的制造流程剖面图。
符号说明
10硅基板 11源极
12薄氧化层 13沟道
14浮置栅极 15漏极
16控制栅极 18栅间介电层
19氧化硅层 FOX场氧化层
20硅基板 21氮化硅层
22凹陷部 23二氧化硅物
231、232尖端 24、25U型凹槽
241、251源/漏极 FOX场氧化层
P1、P2尖点 26栅极介电层
27浮置栅极 28栅间介电层
29控制栅极
接下来，请参考第2A至第2G图所示的流程剖面图，以更具体地了解依据本发明的电可擦可编程只读存储器单元制造方法的较佳实施例。
请参看第2A图，是提供一半导体基板，例如是P型硅基板20，且于其上形成有具有隔离物，如场氧化层FOX用以界定出组件区，其厚度约在4000~8000埃之间；以及绝缘物，其形成的方法请先参照第2B图，为在该硅基板20的表面先形成一层经蚀刻定义其图案的氮化硅层21，其具有一凹陷部22；接着，请参看第2C图，是以硅的局部氧化制造过程(LOCOS)，在该凹陷部22处形成二氧化硅物23，其厚度约在800~2000埃之间，且在该二氧化硅物23与该氮化硅层21的交界处形成有具鸟嘴形状(Bird’s Beak)的尖端231与232；在此需注意的是，该二氧化硅物23可作为后续要形成的蚀刻U型凹槽所需的蚀刻遮蔽层；且其所具有鸟嘴形状的尖端231与232为用以形成本发明的尖点的条件之一。
接下来，要进行的步骤为蚀刻该半导体基板使之形成一U型凹槽，且该U型凹槽是紧邻该绝缘物的该尖端；首先，如第2D图所示，先要移除该氮化硅层21，例如，以非等向性蚀刻法(anisotropicetching)，蚀刻位于该硅基板20表面的该氮化硅层21；接下来，请参看第2E图，是以该具有鸟嘴形状的二氧化硅物23及该场氧化层FOX为蚀刻掩膜，利用活性离子蚀刻法(Reactive Ion Etching，RIE)，向下蚀刻该硅基板20，以在该硅基板20中形成一U型凹槽24与25，其深度约为2000埃；若由剖面图观之是呈一U形的轮廓(profile)。
紧接着，要进行的步骤为于该半导体基板中形成互为相隔的一对源/漏极区，且这些源/漏极区中之一者是包围该绝缘物的该尖端与该U型凹槽；例如，依据第2F图所示的状况，以该场氧化层FOX与该二氧化硅物23为离子注入掩膜，利用离子注入法，由U型凹槽24与25注入N型的离子，例如是砷离子，至该硅基板20内，以形成源极241与漏极251。
最后，于这些源/漏极间的该半导体基板上方依序形成一栅极介电层、一浮置栅极、一栅间介电层、与一控制栅极，而完成一电可擦可编程只读存储器单元的制造；例如，仍请参考第2F图，由于所沉积的二氧化硅物23具有鸟嘴形状的尖端231与232，因此，在移除该二氧化硅物23之后，遂于该硅基板20的表面形成了两个尖点P1与P2，如第2G图所示；接着，请参考第2H图，以热氧化法(thermaloxidation)于该具有U型凹槽24、25的硅基板20表面依序形成一栅极介电层26，例如是二氧化硅层，且其厚度约在200~600埃之间；在此需注意一般用以形成栅极氧化层(亦即隧道氧化层，tunnelingoxide)的方法，基于其厚度要求薄，且品质高，因此必须以热氧化法所形成。之后并以化学气相沉积法(CVD)，依序于该栅极介电层26的表面形成一浮置栅极27，其材质为多晶硅，且其厚度约在800~2000埃之间；一栅间介电层28，例如是氧化层/氮化层/氧化层(O/N/O)的结构，且其厚度约为200埃；以及一控制栅极29，其材质为多晶硅，且其厚度约在800~2000埃之间；至此，而完成一电可擦可编程只读存储器单元的制造。
如第2H图所示，本发明的电可擦可编程只读存储器单元的构造，是设置于一硅基板20上，包括：一对源/漏极241与251，互为相隔设置于该硅基板20内；一由多晶硅所形成的浮置栅极27，是位于该对源/漏极241与251的上方，且在该浮置栅极27与该硅基板20间还包括一栅极介电层26，是由二氧化硅所形成；尖点P1、P2，是形成于该栅极介电层26与该硅基板20之间；以及一控制栅极29，是位于该浮置栅极27的上方，且该控制栅极29与该浮置栅极27之间还包括一栅间介电层28，是由氧化层/氮化层/氧化层所构成。
本发明的电可擦可编程只读存储器的构造特征主要是在于其制造过程间所制造的尖点，能让电子的注入更为便捷，因而降低其操作电压。然尖点形成的原因为：(1)在硅的局部氧化过程(LOCOS)中所形成的鸟嘴型氧化物，以及(2)其所选用的RIE蚀刻制造过程具有非等向性蚀刻(anisotropic etching)的特点，因此于该硅基板上形成尖点。此外，由于在尖端附近的电场强度为平均场强的数倍以上，因而能够达到降低操作电压的目的，而使电子的注入更为便利。
一般而言，要产生F-N tunneling其电场必须大于10MV/cm，假设栅极介电层200~600埃，而尖点的场强为平均场强的10倍，则浮置栅极与漏极的电压差仅需2V~6V即可。相较于传统组件的栅极介电层100~200埃所需的电压差10V~20V，本发明所需的操作电压显然大为降低。
因此，本发明所提出的电可擦可编程只读存储器的新结构，不但具有低电压操作的优点；很显然地，由其制造过程步骤中，亦可发现其整个结构的形成为自对准(self-aligned)过程，因而能够达到高积集化的目的，且与现今标准的半导体制造过程的兼容性高，适合于量产。且由于本发明的栅极介电层的厚度较传统组件的栅极介电层厚，亦可提高组件的可靠度(reliability)，并降低缺陷(defect)的产生。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求书并结合说明书和附图为准。
Claims (16)
1.一种电可擦可编程只读存储器单元的制造方法，其特征是：包括下列各项步骤：
提供一半导体基板，并于该半导体基板上形成一绝缘物，而该绝缘物具有鸟嘴状的一尖端；
蚀刻该半导体基板使之形成一U型凹槽，且该U型凹槽是紧邻该绝缘物的该尖端；
于该半导体基板中形成互为相隔的一对源/漏极区，且这些源/漏极区中之一者是包围该绝缘物的该尖端与该U型凹槽；以及
于这些源/漏极间的该半导体基板上方依序形成一栅极介电层、一浮置栅极、一栅间介电层、与一控制栅极。
2.如权利要求1所述的电可擦可编程只读存储器单元的制造方法，其特征是：还包括蚀刻该半导体基板使成另一U型凹槽，其紧邻该绝缘物的另一尖端，且这些源/漏极区中的另一者是包围该绝缘物的该另一尖端与该另一U型凹槽。
3.如权利要求1所述的电可擦可编程只读存储器单元的制造方法，其特征是：在形成这些源/漏极区之后，还包括移除该绝缘物。
4.如权利要求1所述的电可擦可编程只读存储器单元的制造方法，其特征是：该栅极介电层的材质为硅氧化物。
5.如权利要求1所述的电可擦可编程只读存储器单元的制造方法，其特征是：该栅间介电层的材质为氧化层/氮化层/氧化层。
6.如权利要求1所述的电可擦可编程只读存储器单元的制造方法，其特征是：该半导体基板为晶格排列方向为(100)的硅基板。
7.如权利要求1所述的电可擦可编程只读存储器单元的制造方法，其特征是：其中该绝缘物为以硅的局部氧化法所形成的鸟嘴型硅氧化物。
8.如权利要求1所述的电可擦可编程只读存储器单元的制造方法，其特征是：该浮置栅极与该控制栅极是由多晶硅所构成。
9.一种电可擦可编程只读存储器单元，其特征是：包括：
一半导体基板，其具有一U型凹槽；
一对源/漏极，互为相隔设置于该半导体基板中，且这些源/漏极中之一者是包围该U型凹槽；以及
一栅极介电层、一浮置栅极、一栅间介电层、与一控制栅极，是依序设置于这些源/漏极间的该半导体基板的上方。
10.如权利要求9所述的电可擦可编程只读存储器单元，其特征是：该半导体基板还包括另一U型凹槽，且这些源/漏极区中的另一者是包围该另一U型凹槽。
11.如权利要求9所述的电可擦可编程只读存储器单元，其特征是：在该半导体基板上还包括一鸟嘴状的尖端，分别紧邻这些U型凹槽。
12.如权利要求9所述的电可擦可编程只读存储器单元，其特征是：该栅间介电层的材质为氧化层/氮化层/氧化层。
13.如权利要求9所述的电可擦可编程只读存储器单元，其特征是：该半导体基板为晶格排列方向为(100)的硅基板。
14.如权利要求10所述的电可擦可编程只读存储器单元，其特征是：该半导体基板为晶格排列方向为(100)的硅基板。
15.如权利要求9所述的电可擦可编程只读存储器单元，其特征是：该浮置栅极与该控制栅极是由多晶硅所构成。
16.如权利要求9所述的电可擦可编程只读存储器单元，其特征是：该栅极介电层的材质为硅氧化物。
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