CN1366346A - 点接触平面栅型单电子晶体管及其制备方法(一) - Google Patents
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Abstract
本发明涉及微电子器件和微加工方法,特别是涉及一种点接触平面栅型高温单电子晶体管及其制备方法。用电子束光刻方法及常规光刻法来制备。在衬底上的导电材料层中有源极和漏极;在源极和漏极之间是一含有量子点的窄通道,在窄通道两边是点接触平面栅,在导电材料层上为一沉积的绝缘材料层,在绝缘材料层上覆盖有表面栅。本发明的单电子晶体管量子点的大小可达原子尺度,能在室温下工作,满足单电子晶体管正常动作的两个基本条件。
Description
本发明属于微电子器件和微加工方法，特别是涉及一种点接触平面栅型高温单电子晶体管及其利用纳米技术工艺制备该器件的方法。
纳米技术的重要性已被人们充分重视，开发纳米技术的研究经费与日俱增。其研究的核心就是纳米材料、纳米加工技术与纳米器件的研究。纳米材料的研究已取得突飞猛进的发展，但纳米器件的研究才兴起并进展缓慢。单电子晶体管是目前成功的并得到公认的纳米器件之一，是最有希望的纳米器件，如《今日物理》(Physics Today，January 1994)所报道的。传统电子晶体管通过控制千万以上的成群电子的集体运动来实现开关、振荡和放大等功能；单电子晶体管则只要通过一个电子的行为就可实现特定的功能。随着集成度的提高，功耗已成为微电子器件电路稳定性的制约因素。以单电子晶体管构成的元件可大大提高微电子的集成度并可使功耗减小到10-5。单电子晶体管如此极低的功耗可解决现集成化电路中因散热引起的不稳定因素问题。它的高度集成化程度可远远超越目前大规模集成化的极限，并能达到海森堡不确定原理设定的极限而成为将来不可被取代的新型器件。
单电子晶体管包括源极、漏极、与源漏极弱耦合的量子点或库仑岛、以及可用来调节量子点的电化学势即控制量子点中电子数的栅极。它的正常动作须两个基本条件：(1)源、漏极间的电阻大于量子电阻Rq＝h/e2≈26kΩ；(2)量子点的电容足够小使得e2/2C＞＞kBT。其中：C为量子点的电容，kB为玻尔兹曼常数，T为工作温度。当量子点的有效直径小于10纳米时，单电子晶体管就能在室温工作。因此为提高单电子晶体管的工作温度和它抗干扰的能力就必须减小量子点的几何尺寸。
目前高温单电子晶体管的主要制备技术有：(1)《应用物理快报》[Appl.Phys.Lett.，1996，68，34-36]报道的扫描探针显微镜SPM技术，(2)聚焦离子束注入FIB技术[Appl.Phys.Lett.，1993，63，51-53]，(3)自组装技术[Appl.Phys.Lett.，1997，71，2294-2296]，(4)电子束光刻技术[Appl.Phys.Lett.，1996，69，406-4086]。扫描探针显微镜SPM技术可制备原子尺度的室温单电子晶体管，但因它的加工时间太长、重复性和稳定性都不太好等原因，很少被用在实际的器件制备中。聚焦离子束注入FIB技术对器件有一定的损伤并且很难实现原子尺度的纳米结构，因而在真正的器件制备上也用得不多。用自组装技术制备纳米结构的方法相当普遍，无论是在物理、化学和生物领域都得到了广泛的应用，但它有很大的局限性：1)位置的不确定性，2)几何尺寸和空间分布的不均匀性，3)和器件工艺的不匹配性。因而，这种工艺制备出的高温单电子晶体管有复杂难控的缺点。目前单电子晶体管的制备主要使用电子束光刻技术。它是通过电子束曝光和显影光刻胶的方式来实现单电子晶体管的量子点的。由于电子束光刻的极限在30纳米，所制备的量子点的直径大于50纳米。因而目前制备的可集成的稳定单电子晶体管都只能工作在极低温区。
本发明的目的在于克服已有技术的不足，避免器件制备工艺的复杂性和器件只能工作在极低温区的特性，从而提供一种点接触平面栅型单电子晶体管及其制备方法。本发明的方法还可在制备其它纳米器件、生物分子器件和实现生物芯片微型化等方面进行应用。
本发明的目的是这样实现的：
本发明的单电子晶体管是这样构成的，如图1所示：在衬底8上的导电材料层7中有源极1和漏极2；在源极和漏极之间是一含有量子点的窄通道3，其宽度为3-800纳米；在窄通道3两边是点接触平面栅4，通过点接触平面栅上的负偏压挤压使窄通道进一步变窄，从而导致只受单一量子点控制的窄通道。在导电材料层7上为一沉积的绝缘材料层6，其厚度为10-800纳米；在绝缘材料层6上覆盖有表面栅5。窄通道中的量子点由材料制备中的自组装方法或工艺过程中腐蚀、氧化等原因形成。若导电材料层本身为一非导通层，通过加在表面栅上的正偏压，在导电材料层形成反型二维电子气，并调节、控制单一量子点中的电子数和源漏极间的电流。若导电材料层本身为一掺杂导通层，则点接触平面栅和窄通道之间还应沉积或氧化一绝缘层，这时表面栅主要用来调节、控制单一量子点中的电子数和源漏极间的电流。在衬底上可进一步覆盖下列材料制成的缓冲外延层：1)Si、Ge或GeSi半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、磷离子、氮离子、砷离子、氧离子或氟化硼离子等掺杂到Si、Ge、GeSi、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料，4)上述1)、2)和3)所述的晶格常数相近似且可任意组合的材料，5)氧化硅、氧化铝、氮化硅或氧化钛等绝缘材料。这些缓冲外延层可进一步提高导电材料层的质量。若缓冲外延层为非掺杂层，它可作为掺杂衬底与导电材料层的绝缘层，以阻止漏电电流的产生。缓冲外延层可和构成导电材料层的各种材料相同，但材料的组合不相同，结构也不相同。
所述的衬底可为1)半导体绝缘体上的硅(即SOI)；2)氧化物材料，如蓝宝石Al2O3、氧化硅SiO2、氧化镁MgO或钛酸锶SrTiO3等；3)玻璃、SiC、Ge、硅或在表面上有一层氧化物的单晶硅；4)掺杂的半导体材料或非掺杂的半导体材料，所述的非掺杂的半导体材料是GaAs、Cr-GaAs、Si或InP；掺杂的半导体材料是N+-GaAs、N+-InP或N+-GaN。
所述的导电材料包括1)Si、Ge或SiGe半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、镁、磷离子、氮离子、砷离子、氧离子或氟化硼离子等掺杂到Si、Ge、SiGe、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料。
所述的绝缘材料包括氧化硅、氧化铝、氮化硅或氧化钛。
所述的点接触平面栅包括Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta或Mo等金属层以及它们之间的任意复合层。
所述的表面栅是蒸镀金属膜，或经沉积、注入和退火的N+掺杂多晶硅膜。
所述的金属膜是Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta、Mo或In等金属层以及它们之间的任意复合层。
本发明的单电子晶体管的制备方法简单，既可结合先进的电子束光刻方法来制备，又可结合常规光刻法的纳米加工方法来制备。本发明的方法具有通用性，能用各种材料来制备本发明单电子晶体管，材料包括调制掺杂二维电子气结构材料、含纳米颗粒或量子点的材料、薄层的掺杂和非掺杂的薄膜材料、有机化合物材料、生物分子材料、以及它们的组合或复合材料等。利用生物分子材料可制备生物分子器件。
本发明的制备单电子晶体管方法包括以下步骤，以体积比计：
(1)衬底8的制备。采用超声和有机溶剂水浴对原始衬底反复清洗，去除原始衬底上的尘埃、油污及污染物等，清洗完后，用H2SO4∶H2O2∶H2O＝1-100∶1-60∶1-5000、NH4OH∶H2O2∶H2O＝1-100∶1-60∶1-5000、H3PO4∶H2O2∶H2O＝1-100∶1-60∶1-5000或H2SO4∶H3PO4∶H2O＝1-100∶1-60∶0-500等腐蚀液除去原始衬底表面上的伤痕，使原始衬底表面平整；清洗，去除衬底水份，然后将衬底放入处理室进行加热除气，得到精加工的衬底8；利用氧化或沉积方法，在精加工的衬底8上覆盖一层缓冲外延层；
所述的缓冲外延层是：1)Si、Ge或GeSi半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、磷离子、氮离子、砷离子、氧离子或氟化硼离子等掺杂到Si、Ge、GeSi、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料，4)上述1)、2)和3)所述的晶格常数相近似且可任意组合的材料，5)氧化硅、氧化铝、氮化硅或氧化钛等绝缘材料。
(2)利用氧化、腐蚀或沉积方法，直接在精加工的衬底8上或在衬底8上的缓冲外延层上覆盖导电材料层7，利用体掺杂、调制掺杂或外加偏压引起导电材料层中电子气，电子气到导电材料层上表面的距离为2-300纳米。
导电材料包括1)Si、Ge或SiGe半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、镁、磷离子、氮离子、砷离子、氧离子或氟化硼离子等掺杂到Si、Ge、SiGe、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料，4)上述1)、2)和3)所述的晶格常数相近似且可任意组合的材料。
在利用沉积方法制备导电材料层7的过程中，采用自组装方法使导电材料层含量子点，这些量子点可用来作为单电子晶体管的量子点。
(3)在导电材料层7上，利用常规光刻法、X射线光刻法、电子束光刻法、离子束光刻法或移相掩膜光刻法等制备套刻标记，可利用腐蚀形成的部分台面、腐蚀的槽或沉积的膜(包括金属膜)等来作为套刻标记；其金属膜是Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta、或Mo等金属层以及它们之间的任意复合层。
(4)利用套刻标记定位，采用常规光刻法制备用以制作台面的掩膜，腐蚀带有套刻标记的导电材料层7，其中，腐蚀掉导电材料层7掩膜图形中的部分，掩膜图形外的导电材料层7即为制作器件的台面，所述的腐蚀可为已知的干法刻蚀或湿法腐蚀，其中：所述的湿法腐蚀液是H2SO4∶H2O2∶H2O＝1-100∶1-60∶1-5000、NH4OH∶H2O2∶H2O＝1-100∶1-60∶1-5000、H2SO4∶H3PO4∶H2O＝1-100∶1-60∶0-500或H3PO4∶H2O2∶H2O＝1-100∶1-60∶1-5000的溶液。
(5)利用套刻标记定位，用常规光刻制备光刻胶掩膜，通过金属膜沉积、剥离和退火等步骤，在带有台面的导电材料层7中制备源极1和漏极2。金属薄膜沉积材料包括Pd、Zr、Ag、Gd、Al、Ge、Ni、Au、W、Cr、Ti、Ni、Pt、Ta、In或Mo等金属层以及它们之间的复合层。剥离在溶剂中进行，超声清洗。退火条件是在N2∶H2＝1-900∶0-500的混合气氛中合金退火，温度为300-1200℃。
(6)利用套刻标记定位，采用常规光刻法、X射线光刻法、电子束光刻法、离子束光刻法或移相掩膜光刻法等光刻方法直接在导电材料层7上制备用以制作窄通道3的图形掩膜，其掩膜材料包括1)PMMA、ZEP、AZ或SAL等光刻胶，2)Al、Ge、Ni、Au、W、Cr、Ti、Ni、Pt、Ge、Ta或Mo等金属层以及它们之间的任意复合层，3)氧化硅、氧化铝、氮化硅或氧化钛等绝缘材料。利用干腐蚀法或湿腐蚀法腐蚀导电材料层7，将导电材料层7上没有掩膜的部分腐蚀掉，在导电材料层7上制备连接源极1区和漏极2区的窄通道3，其宽度为2-800纳米，高度为1-150纳米。对未包含自组装量子点的导电材料层7，再采用过腐蚀、横向腐蚀或干氧氧化等工艺方法在窄通道3中形成量子点。
(7)利用套刻标记定位，采用常规光刻法、X射线光刻法、电子束光刻法、离子束光刻法、移相掩膜光刻法，在带有源极l、漏极2和窄通道3的导电材料层7上制备光刻胶图形掩膜，并在其上沉积金属膜，或用自洽沉积法直接在制备窄通道3的光刻胶图形掩膜上沉积金属膜，其金属膜厚度为10-150纳米。沉积的金属膜包括Al、Au、W、Cr、Ti、Ni、Pt、Ta或Mo以及它们之间的任意复合层。取出制作器件并放入溶剂中浸泡。经剥离等工艺去掉掩膜图形外的金属膜，留下的掩膜图形中的窄通道3两边的金属膜即为点接触平面栅4。
(8)在导电材料层7上覆盖绝缘材料层6。用气相沉积、电子束蒸发或溅射等方法沉积绝缘材料层，包括氧化硅、氧化铝、氮化硅或氧化钛等，其厚度为10纳米～800纳米。沉积时的衬底温度为10-400℃。
(9)利用套刻标记定位，在绝缘材料层6上制备表面栅5。首先采用常规光刻法在绝缘材料层6上制备掩膜，然后在掩膜上沉积金属膜。其金属膜包括Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta或Mo等及其它们之间的任意复合层，厚度为10-800纳米。其掩膜材料为光刻胶。经剥离等工艺去掉掩膜图形外的金属膜，掩膜图形中的金属膜即为金属表面栅5。
(10)经穿孔、引线制备出本发明的单电子晶体管。
所用溶剂是丙酮，
本发明的单电子晶体管是采用点接触平面栅挤压窄通道并使单一量子点控制窄通道输运特性的原理来制备的，因而量子点的大小可达原子尺度，其单电子晶体管能在室温下工作。它能满足单电子晶体管正常动作的两个基本条件：(1)源、漏极间的电阻大于量子电阻Rq＝h/e2≈26kΩ；(2)量子点的电容足够小使得e2/2C＞＞kBT。
本发明单电子晶体管的量子点由自组装方法、自恰热氧化(图形依赖的热氧化)或由无序势的涨落自然形成，因而很容易形成纳米尺度的量子点，也就是说，它的工作温度高。通过点接触平面栅上的负偏压挤压窄通道来保证窄通道中单一量子点控制晶体管的电特性，克服了传统高温单电子晶体管的复杂难控的缺点。因而本发明单电子晶体管是一种理想的、稳定的高温单电子晶体管。更重要的是，它可采用常规光刻法的纳米加工技术来制备。另外，它还对制作器件的材料的选择范围宽，具有普适性，并可用来制备生物分子器件。
本发明单电子晶体管较传统单电子晶体管具有下列优点：1)制备简单，2)性能稳定，3)工作温度高。
下面结合附图及实施例对本发明进行详细说明：
图1本发明单电子晶体管的结构示意图。
图2本发明单电子晶体管中的窄通道及其窄通道中的多量子点。
图3常规光刻法制备窄通道以及量子点的原理工艺过程。
图中标示：
1.源极 2.漏极 3.窄通道 4.点接触平面栅 5.表面栅
6.绝缘层7.导电材料层 8.衬底 9、10、11、12.量子点
13.控制单电子晶体管理想特性的单一量子点 14.图形光刻胶掩膜
实施例1：
将所选用的Si-GaAs衬底反复清洗：1)三氯乙烯超声清洗5次，每次10分钟；2)丙酮水浴清洗5次，每次10分钟；3)酒精超声清洗5次，每次10分钟；4)去离子水超声清洗6次，每次10分钟。清洗完再用H2SO4∶H2O2∶H2O＝5∶1∶1腐蚀液除去表面上的伤痕并使表面更平整。用去离子水冲洗5次，每次10分钟。冲洗后捞出，吹干水分，传入处理室进行热处理即除气：加热温度为450℃，时间为30分钟。温度降为50℃后将衬底传入分子束外延生长室，在As炉快门打开的富As环境下缓慢加热Si-GaAs衬底。在580℃烧掉Si-GaAs衬底上的氧化物(即衬底脱膜)并用高能电子衍射监视衬底脱膜过程。当高能电子衍射图样出现清晰条纹后，衬底温度再升到610℃并维持10分钟，然后温度降到580℃在衬底上生长8000纳米的GaAs缓冲外延层。在缓冲外延层上生长含有自组装InAs量子点的二维电子气的导电材料层。具体步骤为：关闭Si炉快门，打开Ga炉快门和Al炉快门，提高衬底温度到610℃，生长100纳米厚Al0.3Ga0.7As势垒层，再打开Si炉快门，生长60纳米的Si-Al0.3Ga0.7As；关闭Ga、As、Al、Si炉快门，降低衬底温度到580℃，然后Ga、As快门以2秒的的间隔交替开关，生长3纳米厚GaAs层，关闭Ga、As快门，进一步将衬底温度降为480℃，在1.5×10-7托的As分子分压下同时打开In炉和As炉快门生长InAs量子点，当InAs喷射量约为1.8单分子层时，关闭In炉和As炉快门。这时InAs量子点生长完成。利用MEE方法生长10纳米厚的GaAs层，之后关闭Ga炉快门，打开As炉快门，升高衬底温度到610℃，打开Ga炉和Al炉快门，生长65纳米厚Al0.3Ga0.7As层，生长完成后关闭Ga炉和Al炉快门，稳定衬底温度在580℃，打开Si炉和Ga炉快门，生长15纳米Si-GaAs，其Si的掺杂浓度为2×1018cm-3。关闭Si炉和Ga炉，降低衬底温度。当衬底温度达到350℃时，关闭As炉快门，这就完成了在衬底8上的带有量子点和二维电子气的导电材料层的生长。
利用电子束光刻法制备“+”字形的套刻标记：1)将已覆盖导电材料层的衬底分别在三氯乙烯、丙酮、无水乙醇中，超声清洗5分钟；2)在110℃烘烤30分钟，去掉导电材料层表面水汽；3)用匀胶机在导电材料层的表面上覆盖上160纳米厚的电子束光刻胶PMMA并在170℃烘烤60分钟；4)用电子束光刻法制备左右对称的两“+”字标记；5)用甲基异丁基甲酮显影30秒并用异丙酮定影50秒；6)用无水乙醇清洗60秒并放进电子束蒸发室；7)当蒸发室的真空度达7×10-4Pa时，蒸发50纳米钛/300纳米金；8)超声剥离；留下的掩膜图形中的Ti/Au为“+”字图形的套刻标记。组成“+”字图形的两条线条的宽度都为1微米，长度都为2000微米。
利用套刻标记定位，采用常规光刻法制备用以制作台面的掩膜，腐蚀带有套刻标记的导电材料层7，腐蚀掉导电材料层7掩膜图形中的部分，掩膜图形外的导电材料层7即为制作器件的台面，腐蚀液是H2SO4∶H2O2∶H2O＝5∶1∶50。其腐蚀深度为120纳米。
利用制备的套刻标记，通过光刻法制备用以制作源极1和漏极2的图形AZ1400掩膜，在掩膜上沉积(Au0.88Ge0.12)0.92Ni0.8，在丙酮中浸泡60分钟，经剥离等工艺去掉掩膜图形外的(Au0.88Ge0.12)0.92Ni0.8，留下的掩膜图形中的(Au0.88Ge0.12)0.92Ni0.8，去离子水超声清洗6次，每次10分钟。在N2∶H2＝3∶1的混合气氛中合金退火，温度为410℃，时间为50秒。这时留下的掩膜图形中的(Au0.88Ge0.2)0.92Ni0.8即为源极1和漏极2。
采用电子束光刻法在导电材料层7中制备连接源极1区和漏极2区的窄通道3：选用PMMA光刻胶曝光，曝光后窄通道上的PMMA作为湿法腐蚀的掩膜，腐蚀液为H2SO4∶H2O2∶H2O＝5∶1∶50。其腐蚀深度为95纳米，所形成的窄通道宽度为200纳米，长度为100纳米。
窄通道制备完后，立即放入真空室并抽上真空。抽真空60分钟后，用电子束蒸发法沉积30纳米Ti/65纳米Au，总共蒸发时间为120秒。20分钟冷却后，立即取出制作器件并放入丙酮中浸泡。经剥离等工艺去掉掩膜图形外的Ti/Au，留下的掩膜图形中的窄通道3两边的Ti/Au即为点接触平面栅4，平面栅的宽度为100纳米。
用电子束蒸发法在导电材料层7上沉积SiO2作为绝缘材料层6。其厚度为80纳米。沉积时的衬底温度为60℃。
利用套刻标记定位，采用常规光刻法在绝缘材料层6上制备用以制作表面栅5的图形AZ1400掩膜，用电子束蒸发法在带有图形的AZ1400掩膜上沉积80纳米Ti/300纳米Au，在丙酮中浸泡60分钟，经剥离等工艺去掉掩膜图形外的Ti/Au，留下的掩膜图形中的Ti/Au，去离子水超声清洗，用氮气吹干。这时留下的掩膜图形中的Ti/Au即为表面栅5。
引线连接后，就制备出了本发明的单电子晶体管。这种单电子晶体管可工作在77K以上。
实施例2：
按实施例1的方法，将所选用的Cr-GaAs衬底反复清洗。清洗完再用H2SO4∶H2O2∶H2O＝8∶1∶1腐蚀液除去表面上的氧化物并使表面平整。冲洗、吹干、除气后将衬底传入分子束外延生长室，在As炉快门打开的富As环境下缓慢加热Cr-GaAs衬底。在590℃烧掉Cr-GaAs衬底上的氧化物(即衬底脱膜)并用高能电子衍射监视衬底脱膜过程。当高能电子衍射图样出现清晰条纹后，衬底温度再升到620℃并维持10分钟，然后温度降到590℃在衬底上生长8000纳米的GaAs缓冲外延层。关Ga炉快门，开Si炉快门在缓冲外延层上沉积Si原子，其沉积的Si原子的面密度为1013cm-2。关闭Si炉快门，开Ga炉快门，在590℃生长30纳米的GaAs。关闭Ga炉快门，降低衬底温度。当衬底温度达到350℃时，关闭As炉快门，这就完成了在衬底上的导电材料层的生长。
利用电子束光刻法制备“「”字形的套刻标记：1)将制作器件分别在三氯乙烯、丙酮、无水乙醇中超声清洗5分钟；2)在110℃烘烤30分钟，去掉制作器件表面水汽；3)用匀胶机在导电材料层表面上覆盖上160纳米厚的电子束光刻胶PMMA并在170℃烘烤60分钟；4)用电子束光刻法制备左右对称的两“「”字标记，其线宽为1微米，边长为2000微米；5)用甲基异丁基甲酮显影30秒并用异丙酮定影50秒；6)用无水乙醇清洗制作器件60秒并放进电子束蒸发室；7)当蒸发室的真空度达3×10-4Pa时，蒸发50纳米Cr/300纳米金；8)超声剥离；9)长时间UV曝光60分以上，用甲基异丁基甲酮显影80秒，用异丙酮定影50秒以去掉残余的电子束光刻胶。
利用套刻标记定位，采用常规光刻法制备用以制作台面的掩膜，腐蚀带有套刻标记的导电材料层7，腐蚀掉导电材料层7掩膜图形中的部分，掩膜图形外的导电材料层7即为制作器件的台面，腐蚀液是H2SO4∶H2O2∶H2O＝7∶1∶50。其腐蚀深度为250纳米。
利用套刻标记定位，通过常规光刻法制备用于制作源极1和漏极2的AZ1400掩膜，在掩膜上沉积(Au0.88Ge0.12)0.92Ni0.8，在丙酮中浸泡60分钟，经剥离等工艺去掉掩膜图形外的(Au0.88Ge0.12)0.92Ni0.8，留下的掩膜图形中的(Au0.88Ge0.12)0.92Ni0.8，去离子水超声清洗6次，每次10分钟。在N2∶H2＝3∶1的混合气氛中合金退火，温度为410℃，时间为50秒。这时留下的掩膜图形中的(Au0.88Ge0.12)0.92Ni0.8即为源极1和漏极2。
采用电子束光刻法在导电材料层7中制备连接源极1区和漏极2区的窄通道3：选用PMMA光刻胶曝光，曝光后窄通道上的PMMA作为湿法腐蚀的掩膜，腐蚀液为H2SO4∶H2O2∶H2O＝5∶1∶50。其腐蚀深度为50纳米，所形成的窄通道宽度为200纳米，长度为100纳米。掺杂的空间非均匀性导致窄通道中无序势的涨落，从而在窄通道3中形成量子点。
窄通道制备完后，立即放入真空室并抽上真空。抽真空70分钟后，用电子束蒸发法沉积10纳米Ti/20纳米Au，总共蒸发时间为120秒。20分钟冷却后，立即取出制作器件并放入丙酮中浸泡。经剥离等工艺去掉掩膜图形外的Ti/Au，留下的掩膜图形中的窄通道3两边的Ti/Au即为点接触平面栅4，平面栅4的宽度为100纳米。
用电子束蒸发法在导电材料层7上沉积SiO2作为绝缘材料层6。其厚度为80纳米。沉积时的衬底温度为60℃。
利用套刻标记定位，采用常规光刻法在绝缘材料层6上制备用以制作表面栅5的AZ1400掩膜，用电子束蒸发法在带有用以制作表面栅5图形的AZ1400掩膜上沉积80纳米Ti/300纳米Au，在丙酮中浸泡60分钟，经剥离等工艺去掉掩膜图形外的Ti/Au，留下的掩膜图形中的Ti/Au，去离子水超声清洗，用氮气吹干。这时留下的掩膜图形中的Ti/Au即为表面栅5。
引线连接后，就制备出了本发明的单电子晶体管。
实施例3：
按实施例1的方法，将所选用的Si-GaAs衬底反复清洗。清洗完再用H2SO4∶H2O2∶H2O＝8∶1∶1腐蚀液除去表面上的伤痕并使表面平整。冲洗、吹干、除气后将衬底传入生长室，在As炉快门打开的富As环境下缓慢加热Si-GaAs衬底。在590℃烧掉Si-GaAs衬底上的氧化物(即衬底脱膜)并用高能电子衍射监视衬底脱膜过程。当高能电子衍射图样出现清晰条纹后，衬底温度再升到620℃并维持13分钟，然后温度降到590℃在衬底上生长5000纳米的GaAs缓冲外延层。关Ga炉快门，开Si炉快门在缓冲外延层上沉积Si原子，其沉积的Si原子的面密度为1013cm-2。关闭Si炉快门，开Ga炉快门，在590℃生长30纳米的GaAs。关闭Ga炉快门，降低衬底温度。当衬底温度达到350℃时，关闭As炉快门，这就完成了在衬底8上的导电材料层7的生长。
利用电子束光刻法在导电材料层7上制备“+”字形的套刻标记：1)将已覆盖导电材料层的衬底分别在三氯乙烯、丙酮、无水乙醇中，超声清洗5分钟；2)在110℃烘烤30分钟，去掉导电材料层表面水汽；3)用匀胶机在导电材料层表面上覆盖上160纳米厚的电子束光刻胶PMMA并在170℃烘烤60分钟；4)用电子束光刻法制备左右对称的两“+”字标记；5)用甲基异丁基甲酮显影30秒并用异丙酮定影50秒；6)用无水乙醇清洗60秒并放进电子束蒸发室；7)当蒸发室的真空度达7×10-4Pa时，蒸发钛50纳米和金300纳米；8)超声剥离；留下的掩膜图形中的Ti/Au为“+”字图形的套刻标记。组成“+”字图形的两条线条的宽度都为20微米，长度都为2000微米。
利用套刻标记定位，采用常规光刻法制备用以制作台面的掩膜，腐蚀带有套刻标记的导电材料层7，腐蚀掉导电材料层7掩膜图形中的部分，掩膜图形外的导电材料层7即为制作器件的台面，腐蚀液是H2SO4∶H2O2∶H2O＝7∶2∶50。其腐蚀深度为80纳米。
利用制备的套刻标记，通过常规光刻法制备用以制作源极1和漏极2的图形AZ1400掩膜，在掩膜上沉积(Au0.88Ge0.12)0.92Ni0.8，在丙酮中浸泡60分钟，经剥离等工艺去掉掩膜图形外的(Au0.88Ge0.12)0.92Ni0.8，留下的掩膜图形中的(Au0.88Ge0.12)0.92Ni0.8，去离子水超声清洗5次，每次8分钟。在N2∶H2＝5∶1的混合气氛中合金退火，温度为410℃，时间为50秒。这时留下的掩膜图形中的(Au0.88Ge0.12)0.92Ni0.8即为源极1和漏极2。
采用移相掩膜光刻法在导电材料层7上制备用以制作连接源极1区和漏极2区窄通道3的图形AZ1400掩膜，利用湿法腐蚀法制备窄通道3。其腐蚀液为H2SO4∶H2O2∶H2O＝5∶1∶50，腐蚀深度为55纳米，所形成的窄通道宽度为200纳米，长度为5000纳米。
窄通道制备完后，立即放入真空室并抽上真空。抽真空60分钟后，用电子束蒸发法沉积15纳米Ti/35纳米Au，总共蒸发时间为120秒。20分钟冷却后，立即取出制作器件并放入丙酮中浸泡。经剥离等工艺去掉掩膜图形外的Ti/Au，留下的掩膜图形中的窄通道3两边的Ti/Au即为点接触平面栅4。
用电子束蒸发法在导电材料层7上沉积SiO2作为绝缘材料层6。其厚度为80纳米。沉积时的衬底温度为60℃。
利用套刻标记定位，采用常规光刻法在绝缘材料层6上制备用以制作表面栅5的图形AZ1400掩膜，用电子束蒸发法在带有图形的AZ1400掩膜上沉积20纳米Ti/300纳米Au，在丙酮中浸泡60分钟，经剥离等工艺去掉掩膜图形外的Ti/Au，留下的掩膜图形中的Ti/Au，去离子水超声清洗，用氮气吹干。这时留下的掩膜图形中的Ti/Au即为表面栅5。
引线连接后，就制备出了本发明的单电子晶体管。
实施例4：
将所选的蓝宝石(Al2O3)衬底8反复清洗：1)三氯乙烯超声清洗5次，每次10分钟；2)丙酮水浴清洗5次，每次10分钟；3)酒精超声清洗5次，每次10分钟；4)去离子水超声清洗3次，每次4分钟。清洗完再用H2SO4∶H3PO4＝3∶1腐蚀液除去蓝宝石Al2O3衬底8表面上的伤痕并使表面平整，其腐蚀液的温度为160℃。用去离子水冲洗3次，每次8分钟。冲洗后捞出，吹干水分，传入处理室进行热处理即除气：加热温度为450℃，时间为30分钟。温度降为室温后将衬底传入分子束外延生长室。关闭所有炉子的快门，向清洗后传入生长室的蓝宝石衬底8表面喷氮气即衬底的氮化，其氮化温度为800℃。用高能电子衍射监视AlN的退火过程，提高并维持衬底温度在850℃，当高能电子衍射图样出现清晰条纹后，将温度降到820℃生长2微米厚的GaN，将温度升到850℃生长10纳米厚的Al0.22Ga0.78N和25纳米厚的Si-Al0.22Ga0.78N，其Si的掺杂浓度为1×1018cm-2。所生长的2微米GaN、10纳米Al0.22Ga0.78N和25纳米Si-Al0.22Ga0.78N为蓝宝石衬底8上生长的导电材料层7。
利用电子束光刻法在导电材料层7上制备“+”字形的套刻标记：1)将已覆盖导电材料层的衬底分别在三氯乙烯、丙酮、无水乙醇中，超声清洗5分钟；2)在110℃烘烤30分钟，去掉导电材料层表面水汽；3)用匀胶机在导电材料层表面上覆盖上160纳米厚的电子束光刻胶PMMA并在170℃烘烤60分钟；4)用电子束光刻法制备左右对称的两“+”字标记，组成“+”字标记的两条线的线宽都为1微米，长度都为2000微米；5)用甲基异丁基甲酮显影30秒并用异丙酮定影50秒；6)用无水乙醇清洗60秒。利用电子束光刻法在导电材料层(7)上制备用以制作“+”套刻标记和隔离台面的图形掩膜。利用反应离子刻蚀制备套刻标记台面和器件隔离台面，其刻蚀气体为Cl2。
利用制备的套刻标记，通过常规光刻法制备用以制作源极1和漏极2的图形AZ1400掩膜，在图形AZ1400掩膜上沉积20纳米Ti/10纳米Al，在丙酮中浸泡60分钟，经剥离等工艺去掉掩膜图形外的Ti/Al，留下的掩膜图形中的Ti/Al，去离子水超声清洗5次，每次8分钟。在N2中退火30秒，其温度为900℃。这时留下的掩膜图形中的Ti/Al即为源极1和漏极2。
采用电子束光刻法在导电材料层7中制备用以制作连接源极1区和漏极2区的PMMA图形掩膜，采用反应离子刻蚀法刻蚀带有制作窄通道3的图形掩膜的导电材料层7，其刻蚀气体为Cl2。刻蚀深度为25纳米，所形成的窄通道宽度为200纳米，长度为100纳米。
窄通道制备完后，立即放入真空室并抽上真空。抽真空60分钟后，用电子束蒸发的多角度蒸发法沉积25纳米厚的Au。20分钟冷却后，立即取出制作器件并放入丙酮中浸泡。经剥离等工艺去掉掩膜图形外的Au，留下的掩膜图形中的窄通道3两边的Au即为点接触平面栅4，平面栅的宽度为100纳米。
用电子束蒸发法在导电材料层7上沉积SiO2作为绝缘材料层6。其厚度为80纳米。沉积时的衬底温度为60℃。
利用套刻标记定位，采用常规光刻法在SiO2绝缘材料层6上制备用以制作表面栅5的图形AZ1400掩膜，用电子束蒸发法在带有图形的AZ1400掩膜上沉积80纳米Ti和300纳米Au，在丙酮中浸泡60分钟，经剥离等工艺去掉掩膜图形外的Ti/Au，留下的掩膜图形中的Ti/Au，去离子水超声清洗，用氮气吹干。这时留下的掩膜图形中的Ti/Au即为表面栅5。
引线连接后，就制备出了本发明的单电子晶体管。
Claims (28)
1.一种点接触平面栅型单电子晶体管，其特征在于：在衬底(8)上的导电材料层(7)中有源极(1)和漏极(2)；在源极和漏极之间是一含有量子点的窄通道(3)，在窄通道(3)两边是点接触平面栅(4)，在导电材料层(7)上为一沉积的绝缘材料层(6)，在绝缘材料层(6)上覆盖有表面栅(5)。
2.如权利要求1所述的单电子晶体管，其特征在于：所述的衬底(8)上进一步覆盖有缓冲外延层。
3.如权利要求2所述的单电子晶体管，其特征在于：所述的缓冲外延层是：1)Si、Ge或GeSi半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、磷离子、氮离子、砷离子、氧离子或氟化硼离子掺杂到Si、Ge、GeSi、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料，4)上述1)、2)和3)所述的晶格常数相近似且可任意组合的材料，5)氧化硅、氧化铝、氮化硅或氧化钛绝缘材料。
4.如权利要求1所述的单电子晶体管，其特征在于：所述的窄通道(3)的宽度为3纳米-800纳米。
5.如权利要求1所述的单电子晶体管，其特征在于：所述的绝缘材料层(6)的厚度为10纳米～800纳米。
6.如权利要求1所述的单电子晶体管，其特征在于：所述的衬底为1)半导体绝缘体上的硅；2)氧化物材料；3)玻璃、SiC、Ge、硅或在硅表面上有一层氧化物的单晶硅；4)掺杂的半导体材料或非掺杂的半导体材料。
7.如权利要求6所述的单电子晶体管，其特征在于：所述的氧化物材料是Al2O3、氧化硅、氧化镁或钛酸锶。
8.如权利要求6所述的单电子晶体管，其特征在于：所述的非掺杂的半导体材料是GaAs、Cr-GaAs、Si或InP；掺杂的半导体材料是N+-GaAs、N+-InP或N+-GaN。
9.如权利要求1所述的单电子晶体管，其特征在于：所述的导电材料是1)Si、Ge或SiGe半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、镁、磷离子、氮离子、砷离子、氧离子或氟化硼离子掺杂到Si、Ge、SiGe、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料。
10.如权利要求1所述的单电子晶体管，其特征在于：所述的绝缘材料是氧化硅、氧化铝、氮化硅或氧化钛。
11.如权利要求1所述的单电子晶体管，其特征在于：所述的点接触平面栅是Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta或Mo金属层以及它们之间的任意复合层。
12.如权利要求1所述的单电子晶体管，其特征在于：所述的表面栅是蒸镀金属膜，或经沉积、注入和退火的N+掺杂多晶硅膜。
13.如权利要求12所述的单电子晶体管，其特征在于：所述的金属膜是Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta、Mo或In金属层以及它们之间的任意复合层。
14.如权利要求1-13所述的点接触平面栅型单电子晶体管的制备方法，其特征在于：制备步骤包括：
1)衬底(8)的制备；采用超声和有机溶剂水浴对原始衬底反复清洗，清洗完后，用腐蚀液腐蚀，使原始衬底表面平整；清洗，去除衬底水份，然后将衬底放入处理室进行除气，得到精加工的衬底(8)；利用氧化或沉积方法，在精加工的衬底(8)上覆盖一层缓冲外延层；
2)直接在精加工的衬底(8)上或在衬底(8)上的缓冲外延层上覆盖导电材料层(7)，利用体掺杂、调制掺杂或外加偏压引起导电材料层中电子气；
在利用沉积方法制备导电材料层(7)的过程中，采用自组装方法使导电材料层含量子点；
3)在导电材料层(7)上制备套刻标记，利用腐蚀形成的部分台面、腐蚀的槽或沉积的膜来作为套刻标记；
4)利用套刻标记定位，制备用以制作台面的掩膜，腐蚀带有套刻标记的导电材料层(7)，其中，腐蚀掉导电材料层(7)掩膜图形中的部分，掩膜图形外的导电材料层(7)即为制作器件的台面；
5)利用套刻标记定位，制备光刻胶掩膜，通过沉积金属膜、剥离和退火工艺步骤，在带有台面的导电材料层(7)中制备源极(1)和漏极(2)；剥离在溶剂中进行，超声清洗；
6)利用套刻标记定位，直接在导电材料层(7)上制备用以制作窄通道(3)的图形掩膜；利用干腐蚀法或湿腐蚀法腐蚀导电材料层(7)，将导电材料层(7)上没有掩膜的部分腐蚀掉，在导电材料层(7)上制备连接源极(1)区和漏极(2)区的窄通道(3)，对未包含自组装量子点的导电材料层(7)，再采用过腐蚀、横向腐蚀或干氧氧化工艺方法在窄通道(3)中形成量子点；
7)利用套刻标记定位，在带有源极(1)、漏极(2)和窄通道(3)的导电材料层(7)上制备光刻胶图形掩膜，并在其上沉积金属膜，或用自洽沉积法直接在制备窄通道(3)的光刻胶图形掩膜上沉积金属膜；取出制作器件并放入溶剂中浸泡，经剥离工艺去掉掩膜图形外的金属膜，留下的掩膜图形中的窄通道(3)两边的金属膜即为点接触平面栅(4)；
8)在导电材料层(7)上覆盖绝缘材料层(6)；沉积时的衬底温度为10-400℃；
9)利用套刻标记定位，在绝缘材料层(6)上制备表面栅(5)；首先在绝缘材料层(6)上制备掩膜，然后在掩膜上沉积金属膜；经剥离工艺去掉掩膜图形外的金属膜，掩膜图形中的金属膜即为金属表面栅(5)；
10)经穿孔、引线制备出点接触平面栅型单电子晶体管。
15.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的缓冲外延层是：1)Si、Ge或GeSi半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、磷离子、氮离子、砷离子、氧离子或氟化硼离子掺杂到Si、Ge、GeSi、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料，4)上述1)、2)和3)所述的晶格常数相近似且可任意组合的材料，5)氧化硅、氧化铝、氮化硅或氧化钛绝缘材料。
16.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的窄通道(3)的宽度为3纳米-800纳米。
17.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的绝缘材料层(6)的厚度为10纳米～800纳米。
18.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的衬底为1)半导体绝缘体上的硅；2)氧化物材料；3)玻璃、SiC、Ge、硅或在硅表面上有一层氧化物的单晶硅；4)掺杂的半导体材料或非掺杂的半导体材料。
19.如权利要求18所述的单电子晶体管的制备方法，其特征在于：所述的氧化物材料是Al2O3、氧化硅、氧化镁或钛酸锶。
20.如权利要求18所述的单电子晶体管的制备方法，其特征在于：所述的非掺杂的半导体材料是GaAs、Cr-GaAs、Si或InP；掺杂的半导体材料是N+-GaAs、N+-InP或N+-GaN。
21.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的导电材料是1)Si、Ge或SiGe半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、镁、磷离子、氮离子、砷离子、氧离子或氟化硼离子掺杂到Si、Ge、SiGe、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料。
22.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的绝缘材料是氧化硅、氧化铝、氮化硅或氧化钛。
23.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的步骤6)掩膜材料包括1)PMMA、ZEP、AZ或SAL光刻胶，2)Al、Ge、Ni、Au、W、Cr、Ti、Ni、Pt、Ge、Ta或Mo金属层以及它们之间的任意复合层，3)氧化硅、氧化铝、氮化硅或氧化钛绝缘材料。
24.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的表面栅是蒸镀金属膜，或经沉积、注入和退火的N+掺杂多晶硅膜。
25.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的金属膜是Pd、Zr、Ag、Gd、Al、Ge、Ni、Au、W、Cr、Ti、Ni、Pt、Ge、Ta、In或Mo金属层以及它们之间的任意的复合层。
26.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的腐蚀液是(以体积计)H2SO4∶H2O2∶H2O＝1-100∶1-60∶1-5000、NH4OH∶H2O2∶H2O＝1-100∶1-60∶1-5000、H3PO4∶H2O2∶H2O＝1-100.1-60∶1-5000或H2SO4∶H3PO4∶H2O＝1-100∶1-60∶0-500的溶液。
27.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的电子气到导电材料层上表面的距离为2-300纳米。
28.如权利要求14所述的单电子晶体管的制备方法，其特征在于：所述的退火条件是在N2∶H2＝1-900∶0-500的混合气氛中合金退火，其退火温度为300-1200℃。
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