CN2496134Y

CN2496134Y - 单电子晶体管

Info

Publication number: CN2496134Y
Application number: CN 01200510
Authority: CN
Inventors: 王太宏
Original assignee: Institute of Physics of CAS
Current assignee: Institute of Physics of CAS
Priority date: 2001-01-15
Filing date: 2001-01-15
Publication date: 2002-06-19
Anticipated expiration: 2011-01-15

Abstract

本实用新型属于微电子器件和纳米器件,特别涉及单电子晶体管。在衬底上的导电材料层中有源极和漏极;在导电材料层的源极和漏极处有槽11和槽12,槽11和槽12之间的台面形成连接源极和漏极的一维波导,其宽度为3—800纳米;在一维波导上沉积有隧穿势垒线条栅,两隧穿势垒线条栅之间的一维波导为量子点,在一维波导的量子点处有边线条栅。本实用新型量子点的尺寸可达纳米量级,能大大提高器件的工作温度。

Description

单电子晶体管

本实用新型属于微电子器件和纳米器件，特别涉及单电子晶体管。

传统电子晶体管通过控制千万以上的成群电子的集体运动来实现开关、振荡和放大等功能；单电子晶体管则只要通过一个电子的行为就可实现特定的功能。随着集成度的提高，功耗已成为微电子器件电路稳定性的制约因素。以单电子晶体管构成的元件可大大提高微电子的集成度，并可使功耗减小到10-5。

如图1所示，已知的单电子晶体管由源极1、漏极2、量子点(或库仑岛)3、两隧穿节4和5，以及一调节库仑岛电子数的表面栅6组成。它的正常动作须两个基本条件：(1)源、漏极间的电阻大于量子电阻R_q＝h/e2≈26kΩ；(2)量子点的电容足够小使得e²/2C＞＞k_BT。其中：C为量子点的电容，k_B为玻尔兹曼常数，T为工作温度。当量子点的有效直径小于10纳米时，单电子晶体管就能在室温工作。

目前，单电子晶体管的量子点3的形成，都是通过大面积表面栅的负偏压耗尽来实现。如图2所示，它主要由导电材料层的表面层7、二维电子气层8、衬底9，以及表面栅6构成，在表面栅6上加足够大的负偏压形成量子点3。这种表面栅单电子晶体管有以下不足：(1)表面栅上的大负偏压导致大的耗尽区，使量子点的几何尺寸不能太小，否则晶体管将不导通。这种晶体管的量子点势能分布平坦，耗尽宽度大，其量子点的几何尺寸无法小到纳米量级，因而它只能在极低温下工作。(2)在量子点的势能廓不陡峭和大面积的表面栅引起的势垒下，总体杂质数目的增加，导致单电子晶体管的工作状态不稳定。(3)量子点完全由表面栅来实现，从而限制了其应用并使它的集成成为不可能。

本实用新型的目的在于克服单电子晶体管只能工作在极低温区、工作状态不稳定等缺陷，提供一种单电子晶体管中的量子点并不完全由光刻掩膜尺寸定义，且尺寸可远小于光刻所限制的极限，能在室温下工作的，由一维波导及线条栅等组成的单电子晶体管。其工作温度高、性能稳定、适于集成。

本实用新型的目的是这样实现的：

在衬底10上的导电材料层18中有源极1和漏极2；在导电材料层18的源极1和漏极2处有槽11和槽12，槽11和槽12之间的台面形成连接源极1和漏极2的一维波导17，其宽度为3-800纳米；在一维波导17上沉积有隧穿势垒线条栅13和14，隧穿势垒线条栅13和14之间的一维波导为量子点3，在一维波导的量子点3处有边线条栅15和16。

隧穿势垒线条栅13和14上分别施加负偏压，形成两隧穿势垒并将一维波导17分成3段，边线条栅15或16用以调节、控制量子点3的静电化学势和其中的电子数。

在衬底上可进一步覆盖下列材料制成的缓冲外延层：1)Si、Ge或GeSi半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、磷离子、氮离子、砷离子、氧离子或氟化硼离子等掺杂到Si、Ge、GeSi、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料，4)上述1)、2)和3)所述的晶格常数相近似且可任意组合的材料，5)氧化硅、氧化铝、氮化硅或氧化钛等绝缘材料。这些缓冲外延层可进一步提高导电材料层的质量。若缓冲外延层为非掺杂层，它可作为掺杂衬底与导电材料层的绝缘层，以阻止漏电电流的产生。缓冲外延层可和构成导电材料层的各种材料相同，但材料的组合不相同，结构也不相同。

所述的衬底可为1)半导体绝缘体上的硅(即SOI)；2)氧化物材料，如蓝宝石Al₂O₃、氧化硅SiO₂、氧化镁MgO或钛酸锶SrTiO₃等；3)玻璃、SiC、Ge、硅或在硅表面上有一层氧化物的单晶硅；4)掺杂的半导体材料或非掺杂的半导体材料，如非掺杂的半导体材料是GaAs、Cr-GaAs、Si或InP等；掺杂的半导体材料是N⁺-GaAs、N⁺-InP或N⁺-GaN等。

所述的导电材料包括1)Si、Ge或SiGe半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、镁、磷离子、氮离子、砷离子、氧离子或氟化硼离子等掺杂到Si、Ge、SiGe、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料。

所述的隧穿势垒线条栅和边线条栅包括Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta或Mo等金属层以及它们之间的任意复合层。

本实用新型的单电子晶体管中的电子被限制在一维波导中运动，这一电子波导相当于光学上的Fabry-Parot cavity，因而这种单电子晶体管更易显示位相相干等量子效应；由于这种单电子晶体管使用了线条栅，减小了表面栅面积，所以降低了隧穿势垒区杂子存在的几率，提高了器件工作的稳定性，同时利用线条栅代替大面积表面栅，也减弱了金属栅对电子的屏蔽作用，并减小了量子点的电容，其量子点的尺寸可小达纳米量级，从而大大提高了器件的工作温度，使器件能在室温下工作，满足了单电子晶体管正常动作的两个基本条件：(1)源、漏极间的电阻大于量子电阻R_q＝h/e2≈26kΩ；(2)量子点的电容足够小使得e²/2C＞＞k_BT。

下面结合附图及实施例对本实用新型进行详细说明：

图1已知单电子晶体管的原理示意图。

图2已知单电子晶体管结构及原理示意图。

图3本实用新型单电子晶体管的结构示意图。

图中标号：

1.源极 2.漏极 3.量子点 4、5.隧穿节 6.表面栅

7.导电材料层的表面 8.二维电子气层 9、10.衬底

11、12.槽 13、14.隧穿势垒线条栅 15、16.边线条

17.一维波导 18.导电材料层

实施例：

将所选用的Si-GaAs衬底反复清洗，清洗完再用H₂SO₄∶H₂O₂∶H₂O＝5∶1∶1腐蚀液除去表面上的伤痕并使表面更平整。用去离子水冲洗，冲洗后捞出，吹干水分，将衬底传入分子束外延生长室，烧掉Si-GaAs衬底上的氧化物，再在衬底上生长8000纳米的GaAs缓冲外延层，在缓冲外延层上生长含有二维电子气的导电材料层。

利用电子束光刻法制备“+”字形的套刻标记：将已覆盖导电材料层的衬底分别在三氯乙烯、丙酮、无水乙醇中，超声清洗5分钟，去掉导电材料层表面水汽，在导电材料层表面上覆盖上160纳米厚的电子束光刻胶PMMA，并在170℃烘烤60分钟，用电子束光刻法制备左右对称的两“+”字标记；显影、定影，用无水乙醇清洗并放进电子束蒸发室，当蒸发室的真空度达7×10^-4Pa时，蒸发50纳米钛/300纳米金，超声剥离，留下的掩膜图形中的Ti/Au为“+”字图形的套刻标记。

利用套刻标记定位，采用常规光刻法制备用以制作台面的掩膜，腐蚀带有套刻标记的导电材料层，腐蚀掉导电材料层掩膜图形中的部分，掩膜图形外的导电材料层即为制作器件的台面。

利用制备的套刻标记，通过光刻法制备用以制作源极1和漏极2的图形AZ1400掩膜，在掩膜上沉积(Au_0.88Ge_0.12)_0.92Ni_0.8，经剥离等工艺去掉掩膜图形外的(Au_0.88Ge_0.12)_0.92Ni_0.8，留下的掩膜图形中的(Au_0.88Ge_0.12)_0.92Ni_0.8，清洗、退火，这时留下的掩膜图形中的(Au_0.88Ge_0.12)_0.92Ni_0.8即为源极1和漏极2。

利用电子束光刻法直接在导电材料层18上制备用以制作一维波导17的PMMA图形掩膜，用湿法腐蚀法挖槽11和12，其腐蚀液为H₂SO₄∶H₂O₂∶H₂O＝6∶1∶30。挖去导电材料层18上没有掩膜的部分，构成槽11和12，槽11和12导致导电材料层18中的连接源极1和漏极2的一维波导17的形成，其宽度为280纳米，高度为60纳米。

利用套刻标记定位，采用电子束光刻法在带有源极1、漏极2和一维波导17的导电材料层18上制备用以制作线条栅的PMMA光刻胶图形掩膜，在制备的光刻胶图形掩膜上沉积13纳米Ti/34纳米Au膜，取出制作器件并放入溶剂中浸泡，经剥离等工艺去掉掩膜图形外的Ti/Au膜，留下掩膜图形中的线条栅13、14、15、16。

引线连接后，就制备出了本实用新型的单电子晶体管。

Claims

1.一种单电子晶体管，其特征在于：在衬底(10)上的导电材料层(18)中有源极(1)和漏极(2)；在导电材料层(18)的源极(1)和漏极(2)处有槽(11)和槽(12)，槽(11)和槽(12)之间的台面形成连接源极(1)和漏极(2)的一维波导(17)；在一维波导(17)上沉积有隧穿势垒线条栅(13)和(14)，隧穿势垒线条栅(13)和(14)之间的一维波导为量子点(3)，在一维波导的量子点(3)处有边线条栅(15)和(16)。

2.如权利要求1所述的单电子晶体管，其特征在于：所述的一维波导(17)的宽度为3-800纳米。

3.如权利要求1所述的单电子晶体管，其特征在于：所述的衬底(10)上进一步覆盖有缓冲外延层。

4.如权利要求3所述的单电子晶体管，其特征在于：所述的缓冲外延层是1)Si、Ge或GeSi半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、磷离子、氮离子、砷离子、氧离子或氟化硼离子掺杂到Si、Ge、GeSi、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料，4)上述1)、2)和3)所述的晶格常数相近似且可任意组合的材料，5)氧化硅、氧化铝、氮化硅或氧化钛绝缘材料。

5.如权利要求1所述的单电子晶体管，其特征在于：所述的衬底(10)是1)半导体绝缘体上的硅；2)氧化物材料；3)玻璃、SiC、Ge、硅或在硅表面上有一层氧化物的单晶硅；4)掺杂的半导体材料或非掺杂的半导体材料。

6.如权利要求5所述的单电子晶体管，其特征在于：所述的氧化物材料是Al₂O₃、氧化硅、氧化镁或钛酸锶。

7.如权利要求5所述的单电子晶体管，其特征在于：所述的非掺杂的半导体材料是GaAs、Cr-GaAs、Si或InP；掺杂的半导体材料是N⁺-GaAs、N⁺-InP或N⁺-GaN。

8.如权利要求1所述的单电子晶体管，其特征在于：所述的导电材料是1)Si、Ge或SiGe半导体元素材料，2)GaN、NAlGaAs、NInGaAs、NAlGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体化合物，3)由硅、镁、磷离子、氮离子、砷离子、氧离子或氟化硼离子掺杂到Si、Ge、SiGe、GaN、NAlGaAs、NInGaAs、NInAlGaAs、GaAs、AlGaAs、InGaAs或InAlGaAs半导体材料中的复合材料。

9.如权利要求l所述的单电子晶体管，其特征在于：所述的隧穿势垒线条栅和边线条栅是Al、Au、W、Cr、Ti、Ni、Pt、Ge、Ta或Mo金属层以及它们之间的任意复合层。