CN1347144A - 半导体器件的制造方法 - Google Patents

Abstract

提供一种借助于打算的高度集成和高速度的实现能够得到高度可靠的半导体器件的制造方法。在诸过程期间,在一个包括一个CMOS静态型电路的希望电路形成在半导体衬底上直到产品装运之后,进行:一种第一操作,把一个预定输入信号供给到电路,并且检索与它对应的一个第一输出信号;和一种第二操作,给出增大构成CMOS静态型电路的MOSFET的导通电阻值的一种操作条件,并且检索与该条件对应的一个第二输出信号;及一个测试步骤,通过从第二输出信号变化的第一输出信号确定失效。

Description

半导体器件的制造方法

本发明涉及一种半导体器件的制造方法。

在已经形成本发明之后进行的研究，向发明人报告了在TheInternational Technology Roadmap for Semiconductors(用于半导体的国际技术路线图)，pp.5至6(1999)(此后，它称作相关技术1)、IEEE，pp.118至123(1999)(此后，它称作相关技术2)、及日本专利公开No.104313/1998(此后，它称作相关技术3)中描述的诸发明的存在。

相关技术1抽象地描述了，需要提供一个电流传感器、划分一个电源或控制反偏压，因为预期由IDD静态试验确定良好项/缺陷由于与高集成的实现有关的漏电流的增大是困难的。相关技术2描述了IDD静态试验和低电压试验。相关技术3描述了一种半导体集成电路，其中随机图案发生器的输出从一个锁存器输入到组合电路，并且测试该输出的异或。然而，在CMOS静态型电路中的漏电流由电路操作检测或应用于半导体器件构造的想法，如类似于以后描述的本发明，在相关技术1至3中都没有看到。

因为半导体技术的进步，当形成一个MOSFET以具有用于原始规模或加速器件实现的低阈值电压，或者增大电路规模以形成多个元件时，称作在OFF状态下流经在MOSFET的源极至漏极的阈值漏电流或拖尾的漏电流的占用比，在一个电源终端与同其相联的半导体器件的一个接地终端之间的直流IDD静态流动中增大。因而，由IDD静态试验确定良好项/缺陷如上述那样变得困难。然后，本发明人认为通过利用电路操作求出在漏电流中与电路操作失效密切相关的那些，代替在过去测量电流本身。

本发明的目的在于，提供一种能够借助于打算的高集成和高速度的实现获得高可靠半导体器件的半导体器件制造方法、和一种半导体器件测试方法。本发明的上述和其他目的及新颖特征由说明书的描述和附图将是显然的。

按如下将简短地描述在申请中公开的诸发明中的代表性发明的总结。在诸过程期间，在一个包括一个CMOS静态型电路的希望电路形成在半导体衬底上直到产品装运之后，进行：一种第一操作，把一个预定输入信号供给到电路，并且检索与它对应的一个第一输出信号；和一种第二操作，给出增大构成CMOS静态型电路的MOSFET的导通电阻值(ON resistance value)的一种操作条件，并且检索与该条件对应的一个第二输出信号，并且提供一个由从第二输出信号变化的第一输出信号确定失效的测试步骤。

通过考虑结合附图的如下详细描述，能容易地理解本发明的讲授，在附图中：

图1描绘示意方块图，表明应用于本发明中的半导体器件制造方法的一种半导体器件的一个实施例；

图2A和2B描绘电路图，用来表明在本发明中的测试方法的原理；

图3描绘示意方块图，表明应用于本发明中的半导体器件制造方法的半导体器件的另一个实施例；

图4描绘电路图，表明在本发明中使用的触发电路的一个实施例；

图5描绘电路图，表明在本发明中使用的触发电路的另一个实施例；

图6描绘示意方块图，表明应用于本发明中的半导体器件制造方法的半导体器件的另一个实施例；

图7描绘示意方块图，表明应用于本发明中的半导体器件制造方法的半导体器件的又一个实施例；

图8描绘表示一个组合电路的一个实施例的电路图，用来表明应用于本发明中的半导体器件制造方法的半导体器件；

图9描绘表示组合电路的另一个实施例的电路图，用来表明应用于本发明中的半导体器件制造方法的半导体器件；及

图10描绘示意流程图，表明在本发明中半导体器件制造方法的一个

实施例。

图1描绘示意方块图，表明应用于本发明中的半导体器件制造方法的一种半导体器件的一个实施例。该实施例的半导体器件包括利用扫描路径或移动扫描方法的测试电路。省去供给到用来构成扫描路径的触发电路32的时钟脉冲。

在测试操作中，把一个选择器31的一个控制信号a设置在移动链34侧，并且从一个移动链输入终端33串行供给一个试验图案，以允许触发电路的每一个保持试验图案信号。此后，把控制信号a切换到组合电路1和2侧以把时钟脉冲施加到触发电路32上，并且在相应触发电路32中取得组合电路1和2的输出值。然后，把控制信号设置在移动链34侧以施加时钟脉冲，并且从一个移动链输出终端35检索试验结果以把他们与预期值相比较以便确定可接受性。

以上描述的测试电路专门用来证实组合电路1和2的逻辑运算。在本发明中，设想利用扫描路径或移动扫描方法的这种测试电路用在直流测试中，换句话说，等效和基本上用在泄漏测试中。

图2A和2B描绘电路图，用来表明在本发明中的半导体器件制造方法中使用的测试方法的原理。在图2A中由N沟道型MOSFET(下文，简单地称作NMOS)和P沟道型MOSFET(下文，简单地称作PMOS)构成的一个CMOS转换器电路制成的电路1和2中，当在电路1的输出终端与至电路2的输入终端的信号路径电路的地电位VSS之间产生高电阻短路失效时，即使进行利用以前扫描路径或移动链方法的测试操作，通常也操作组合电路。

就是说，当电路1的输入处于低电平(L)，并且一个把电路1的输出终端连接到电路2的输入终端上的布线路径与图2A中的VSS电源以高电阻短路时，失效信号路径的电位由电路1的PMOS的导通电阻与短路电阻的比率确定。当短路电阻值等于或小于PMOS的导通电阻值时，输出信号不会达到电路2的逻辑阈值电压以在高电平(H)下从电路2输出一个输出信号，即使供给到电路1的PMOS的栅极的输入信号处于低电平(L)也是如此。这样一种故障能通过逻辑测试由扫描路径方法检测。

另一方面，本发明要检测的漏电流失效是其中短路电阻值相对于PMOS的导通电阻值足够大的情形，其中电路1的输出信号处于高电平，而通常操作电路2以把输出转为低电平(L)。因为这点，上述的漏电流失效不能通过操作测试由上述的扫描路径方法检测。然后，当半导体器件仅有产生漏电流失效的一个或几个点时，甚至以前的IDD静态试验在多种情况下也不能检测他们；即使能检测他们，也不可能定位其中产生漏电流失效的点。

为了检测漏电流本身和其中产生漏电流失效的点，本发明人考虑到从外部控制PMOS的导通电阻，就是说，设备操作条件增大PMOS的导通电阻值，以具有等于或大于短路电阻值的值。给出这样一种操作条件，并由此PMOS的导通电阻值成为较大。按照PMOS导通电阻的电阻值与短路电阻的比值，使电路1的输出信号具有中间电位。当它转到比电路2的逻辑阈值电压低时，电路2的输出信号从低转换到高电平。检测至高电平的这种变化，并由此能确定漏电流失效。

作为一种用来控制PMOS导通电阻的方法，当一个用来控制PMOS的衬底偏置电压VDB的机构，即一个衬底反偏压电路存在时，在其中把衬底反偏压VDB控制成VDD＜VDB的情况下，能增大PMOS导通电阻。另外，在不带有用来控制衬底反偏压VDB的机构的半导体器件中，降低电源电压VDD能减小栅极对源极电压VGS(＝VDD)，并因而能增大导通电阻。然而，它降到高达电路正常操作的边缘电压。

在带有衬底反偏压电路的半导体器件中，有可能既控制衬底反偏压VDB又控制要测量的电源电压VDD。当能控制电压VDB和VDD时，能进一步增大PMOS的电阻值，即使它具有相同的漏电阻值，并因而能容易地检测失效。

在图2B中，当在电路3和4中在电路3的输出终端与至电路4的输入终端的信号路径电路的电源电压VDD之间产生高电阻短路失效时，即使进行利用以前扫描路径或移动链方法的测试操作，组合电路也偶然正常地操作。就是说，本发明要检测的漏电流失效是其中短路电阻值相对于NMOS的导通电阻值足够大的情形，其中当在高电平(H)下的输入信号供给到电路3时输出信号转到低电平，并且电路2正常地操作以把输出转为高电平(H)。因为这点，上述的漏电流失效不能通过操作试验由上述的扫描路径方法检测。

在这种情况下，为了检测上述的漏电流失效，也从外部控制NMOS的导通电阻，就是说，设备操作条件增大NMOS的导通电阻值，以具有等于或大于短路电阻值的值。给出这样一种操作条件，并因而NMOS的导通电阻值成为较大。按照NMOS导通电阻的电阻值与短路电阻的比值，使电路3的输出信号具有中间电位。当它转到比电路4的逻辑阈值电压低时，电路4的输出信号从高转换到低电平。检测至高电平的这种变化，并由此能确定漏电流失效。

作为一种用来控制NMOS导通电阻的方法，当一个用来控制NMOS的衬底偏置电压VSB的机构，即一个衬底反偏压电路存在时，在其中把衬底反偏压VSB控制成VSB＜VSS的情况下，能增大NMOS导通电阻。另外，在不带有用来控制衬底反偏压VSB的机构的半导体器件中，降低电源电压VDD能减小栅极对源极电压VGS(＝VDD)，并因而能增大导通电阻。有可能既控制衬底反偏压VDB又控制要测量的电源电压VDD。当能控制电压VDB和VDD时，能进一步增大PMOS的电阻值，即使它具有相同的漏电阻值，并因而能容易地检测失效。

在图1中，如类似于上述正常测试操作，输入一个试验图案，并且扫描输出和检索与此对应的输出信号。当试验图案保持原样时，电源电压VDD降到组合电路的下限操作电压，或者控制衬底反偏压以便除此之外增大其绝对值。在这种状态下，在触发电路中取得在组合电路1和2中的逻辑信号的变化，并且串行输出和检索结果。然后，把输出图案与在正常操作条件下由操作检索的输出图案相比较。当在输出图案中改变信号时，把漏电流失效和其中产生它的位置确定为其中布置触发电路的位置。

图3描绘示意图，表明应用于本发明中半导体器件制造方法的半导体器件的另一个实施例。实施例的半导体器件包括利用上述的扫描路径方法的测试电路。触发电路43在输入部分和输出部分中分别装有选择器41和42。然后，布置一个诸如异或电路(EOR)之类的重合/非重合电路44，该电路接收从组合电路1输出的信号，并且输出来自串联连接以构成一个移动链46(扫描链)的前级电路的信号。在相同的图中，省去供给到触发电路43的时钟脉冲。

配置该实施例，其中在触发电路中不取得由于由上述组合电路1和2引起的漏电阻造成的信息。该信息传输到移动链46。就是说，与图1中所示实施例的差别在于，添加由用来检测在组合电路1和2的失效信息与移动链的前级输出之间的重合/非重合的EOR构成的电路44、和一个用来选择重合/非重合结果和触发电路的扫描输出数据的选择器42。

当测试组合电路1和2的功能时，通过重复其中把选择器42的控制信号b设置在触发电路的扫描输出侧的操作，进行测试操作，控制在触发电路的前级处的选择器41的一个控制信号a以施加扫描图案，在正常测试操作中，串行取入试验图案及串行输出和检索试验结果。

在该实施例中，如类似于上述的正常测试操作，输入一个试验图案，并且扫描输出和检索对应输出信号。对于输入的该试验图案，把电源电压降到电路的下限操作电压，或控制衬底反偏压以便除此之外增大其绝对值。在这种状态下，在触发电路中取得组合电路1和2的逻辑信号的变化，并且串行输出和检索结果。当在输出中与以前的输出相比改变信号时，把漏电流失效和其中产生它的位置确定为其中布置触发电路的位置。

在该实施例中，其中在触发电路中取得组合电路1和2的失效信息以便以这种方式检索用于确定的结果的方法是可能的。然而，当选择器42的控制信号b设置在EOR44侧时，从一个扫描链输出终端45能等效地输出组合电路1的整个输出的异或输出。就是说，结果输出到扫描链输出终端45，而不用把时钟脉冲施加到用于移动操作的触发电路上。

在这种操作中，试验图案从扫描输入终端48施加试验图案，并且把控制信号b设置在EOR44侧。改变扫描输出终端45的信号。由此，能检测从组合电路1输出的多个输出信号的任何一个已经由上述漏电阻改变。就是说，控制电源电压VDD和衬底电压VSB和VDB以允许容易地检测短路电阻。然后，当在电压降到电路操作的极限电压之前转换扫描链输出终端45时，检测失效。

使用EOR的链接电路传输有与前级输出与以后稳定在逻辑状态的组合电路的输出信号的重合/非重合相对应的信号。在使用多个EOR的这种链接电路中，当改变从组合电路输出的多个信号之一时，转换对应EOR44的输出信号。这种转换传输到构成以后链接电路的EOR，转换一个一个地发生，并且如以上描述的那样转换扫描链输出终端45。在一种操作条件下，当同时改变信号的偶数次时，转换的转换发生，并因而扫描链输出终端45按原样保持。

然而，在形成在组合电路的多个逻辑电路中，通过全电压条件转换信号的概率较低。因而，以上描述的问题认为很少。就是说，因为漏电阻的电阻值由构造失效产生，所以产生具有相同漏电阻值的泄漏失效的偶次数的概率较低。因此，认为由此不可能检测到失效。

如上所述，即使如上所述有偶数次泄漏失效，具有相同泄漏电阻值的概率也极低。因而，进行增大MOSFET的导通电阻值的操作条件，从而电源电压或衬底偏置电压从正常操作状态逐渐变化，以便一点一点地增大PMOS和NMOS的导通电阻值，不把正常操作状态切换到上述的下限电压。在当改变扫描链输出终端45时的时刻记录电源电压、衬底偏置电压或两者的组合，并且从记录的结果能估计粗略的泄漏电阻值。

图4描绘电路图，表明用于本发明的触发电路的一个实施例。相同的图描绘触发电路的两个例子，一个触发电路具有EOR功能，而一个触发电路具有SID旁通功能。在本实施例中具有EOR功能的触发电路对应于用于图3中所示实施例的触发电路，该触发电路包括图3中所示的EOR44和选择器42。

一个控制信号SEN控制在输入侧的选择器，并且一个控制信号SFCNTL控制在输出侧的选择器。来自组合电路的一个输出信号D直接供给到异或EOR的一个输入。当测试时，把在输入侧的选择器设置到控制信号SEN＝1，来自前级电路的一个输入信号(在数据中的扫描)SID通过输入侧锁存器电路，以把它供给到异或EOR的其他输入。异或EOR的输出信号作为输出信号(扫描输出数据)SOD输出，设置控制信号SFCNTL＝1。

在该实施例中，省去上述的异或EOR，并且也布置用来旁通输入信号(在数据中的扫描)SID的触发电路。就是说，在组合电路中，对于具有极少量包含在信号传输路径中的逻辑门电路的那些省去漏电阻失效检测，并且认为具有极低的漏电阻产生概率。由此，能实现测试电路的简单性。就是说，当装有上述异或电路的触发电路为从组合电路输出的整个信号而提供时，增大电路规模该量。然后，输出侧选择器由控制信号SFCNTL＝1控制，输入侧锁存器通过，并且作为输出信号SOD按原样输出输入信号SID。具有上述SID旁通配置的触发电路适当地相结合，并由此能实现电路的简单性。

对于通过触发电路而不使用图1中所示的异或电路EOR进行扫描输入和扫描输出的那些，可以使用在具有图4中所示SID旁通配置的触发电路中省去输出侧选择器的那些。就是说，省去由信号SFCNTL控制的选择器，并且把输出侧锁存器电路的输出终端直接传输到一个扫描终端SOD。就是说，控制信号SEN(扫描启动)信号控制选择器，并且当SEN＝1时时钟脉冲CK至高电平的变化取在触发电路的输入侧锁存器中的SID(扫描输入数据)。当SEN＝0时时钟脉冲CK从低至高电平的变化取来自在输入侧锁存器中的组合电路的输出信号D(逻辑数据)。

图5描绘电路图，表明用于本发明的触发电路的另一个实施例。相同的图描绘触发电路的两个例子，具有EOR功能的触发电路和具有SID旁通功能的触发电路，类似于图4。在该实施例中具有EOR功能的触发电路与图3中所示实施例中使用的触发电路相对应，该触发电路包括图3中所示的EOR 44和选择器42。

在该实施例中，与图4中所示的实施例相反，在来自前级电路的数据SID中的扫描直接供给到异或电路EOR的一个输入。当测试时，把输入侧选择器设置到控制信号SEN＝0，来自组合电路的逻辑数据D通过输入侧锁存器电路，并且供给到异或电路EOR的其他输入。异或电路EOR的输出信号作为扫描输出数据SOD输出，设置控制信号SFCNTL＝1。

在该实施例中，也布置用来旁通输入信号(在数据中的扫描)SID的触发电路，省去上述的异或电路。就是说，控制信号SFCNTL＝1允许输出侧选择器选择输入信号和把它作为输出信号SOD输出。具有这样一种SID旁通配置的触发电路与具有异或功能的触发电路相结合，并由此能实现电路的简单性。

图6描绘示意方块图，表明应用于本发明中的半导体器件制造方法的半导体器件的另一个实施例。该实施例配置成基本上与图3中所示的实施例相同。就是说，整个触发电路配置成扫描链，触发电路具有如图4中所示的EOR功能。具有EOR功能的触发电路可以用图5中所示的代替。图3中所示实施例中的选择器的控制信号a等效于相同图中的SEN，并且控制信号b等效于在相同图中的SFCNTL。

图7描绘示意方块图，表明应用于本发明中的半导体器件制造方法的半导体器件的又一个实施例。相同的图描绘使用两个触发电路的一个例子，具有EOR功能的触发电路和具有SID旁通功能的触发电路。在实施例中具有EOR功能的触发电路对应于用于图4和5中所示实施例的触发电路，该触发电路包括图3中所示的EOR44和选择器42。

在该实施例中，适当地使用用来减小在EOR电路中面积增大开销的SID旁通触发电路。在这时，与SID旁通触发电路相对应的组合电路的失效信息不传输到以后的级扫描，并因而减小检测速率。因为这点，当使用SID旁通触发电路时，把SID旁通触发电路的整个输入数据D连接到带有EOR的触发电路的输入数据上，取得EOR。由此，能传输SID触发电路的失效信息。

图8描绘表示一个组合电路的一个实施例的电路图，用来表明应用于本发明中的半导体器件制造方法的半导体器件。该实施例的组合电路举例是最基本电路的转换器电路。该实施例的转换器电路由PMOS和NMOS制成，这些的衬底栅极(一个衬底或井区域)给出电源电压VDD和地电位VSS。就是说，PMOS和NMOS都是不能控制衬底电压的电路。

当相对于不能控制衬底电压的这种逻辑电路进行其中增大PMOS和NMOS的导通电阻的漏电阻测试操作时，为了测试降低电源电压VDD。在测试操作中，对于装有具有形成在上述链接配置中的异或电路的测试电路的半导体器件，把电源电压VDD逐渐降低到逻辑电路的下限操作电压，不是突然把它从正常操作中的功率切换到预定试验电压。当具有不同漏电阻值的多个存在时，按照以这种方式的电源电压VDD的变化，能按具有较小漏电阻值的那些的顺序一个一个地输出失效信息。

图9描绘表示组合电路的另一个实施例的电路图，用来表明应用于本发明中的半导体器件制造方法的半导体器件。在该实施例中，一个开关MOSFET布置在电源电压与衬底电压之间，用来减小在正常操作中的MOSFET的漏电流。当正常操作时，把开关MOSFET设置在ON状态下，如VSB＝VSS和VDB＝VDD，这类似于图8中所示实施例的电路操作。

用来控制该实施例的衬底电压的开关MOSFET为了试验可以添加，以减小诸如IDD静态试验和老化试验之类的漏电流。然而，原始添加他们的一些以便减小半导体器件的功率消耗，并因而能利用他们。当控制衬底电压时，把用来控制衬底电压的开关MOSFET设置在ON状态，并且为了试验分别控制电源电压和衬底电压。而且，在这种情况下，一步一步地改变电压。当具有不同漏电阻值的多个存在时，按照以这种方式的电源电压VDD的变化，能按具有较小漏电阻值的那些的顺序一个一个地输出失效信息。

在早先描述的实施例中，其中诸如异或电路之类的重合/非重合电路形成为链接配置并且由漏电阻造成的失效信息能输出到外部而不具有通过触发电路的组合电路的输出的半导体器件，能确定漏电阻的存在而不供给时钟脉冲。当供给时钟时，逻辑电路的输出信号对应于他们变化，在电源线或接地导线中产生噪声。因此，通过以后逻辑电路的逻辑阈值检测与MOSFET的漏电阻和导通电阻对应的电压值的那些，经受上述噪声的影响。

因而，使用上述重合/非重合电路的配置能高度准确地检测漏电阻的存在而不用时钟脉冲供给。在信号传输路径与电源线之间不产生漏电阻，如由图2A和2B中的电路图所示的那样。然而，在多种情况下，在MOSFET的栅极与源极之间的绝缘失效认为引起它。在栅极与源极之间的这种绝缘失效在整个时间上加速。即使它在装运时不会产生问题，由于MOSFET的ON和OFF状态的重复操作，引起失效的概率也极高。

IDD静态试验是一种简单测量在电源电压与电路的地电位之间流动的电流的试验，这检测作为IDD失效的失效，只要上述的多个漏电阻存在。因此，当看作在半导体器件中的漏电流时，不能检测与流经在OFF状态下的MOSFET的阈下漏电流或拖尾电流的没区分开的那些。另一方面，本发明中的试验方法能检测它，即使一个泄漏点存在也是如此，这能实现半导体器件的高可靠性。

半导体器件的元件的尺寸缩小带来电路的高度集成，或者阈下漏电流或拖尾电流由于高速的实现往往增大得越来越大。在本发明中，能准确地检测漏电阻，独立于分立的阈下漏电流或拖尾电流。因此，它不仅是一种用于不能进行IDD静态试验的半导体器件的唯一可选择测试技术，而且也是一种对于目标在于在半导体器件中实现高度集成或高速度的技术发展不可缺少的新颖测试方法，这相当有意义，因为如上述那样它能消除未来元件失效。

就是说，整个逻辑电路基本上由EOR连接；能观察到内部条件而没有扫描操作。当信号路径与电源以高电阻短路时，有可能变窄电源或控制MOSFET的衬底电压增大MOSFET的导通电阻，以改变是与电源短路的信号路径的电位，并且转换以后电路的输出值以强迫使它离开直流失效。观察移动链的输出端，并由此有可能不仅准确地检测由IDD静态试验检测的失效，而且也检测由IDD静态试验不能检测的失效。另外，不测量电流，并因而减小测试时间也是可能的。

图10描绘示意流程图，表明在本发明中半导体器件制造方法的一个实施例。对于在开发和制造原型的步骤1处形成的半导体器件，在步骤2进行开发的原形测试。就是说，在步骤1，设置模型以通过使用计算机进行功能设计、逻辑设计、电路设计及掩模设计。

对于多个原型样本，证实在步骤2在开发和制造原型的阶段处的开发原型测试、各种参数的分布及环境安全性。在开发原型测试中，原型半导体器件通过作为实施例的扫描路径方法带有测试电路。因而，进行上述的漏电阻测试能找到不能由IDD静态试验确定的漏电阻。当他们由布局引起时，在开发和制造原型的阶段能改进他们。

通过步骤1和2，在步骤3，为了对准批量生产进行晶片生产。对于通过批量生产在晶片上完成的半导体器件，在步骤4在晶片测试中，进行使用扫描路径方法的测试电路的交流测试或直流测试。在测试中，通过作为上述实施例的扫描路径方法通过利用测试电路进行上述漏电阻测试，并由此能检测即使能进行IDD静态试验也不能由IDD静态试验检测的漏电阻，而不是作为IDD静态试验检的可选择例的直流测试。

在晶片测试之后，在步骤5进行封装的组装。对于如此完成其组装的半导体器件，在步骤6进行最终测试。最终测试包括老化试验(高温运行试验)以便抽取半导体器件的初始失效。通过作为实施例的扫描路径方法通过利用测试电路进行上述漏电阻测试，并由此能检测即使能进行IDD静态试验也不能由IDD静态试验检测的漏电阻，而不是作为IDD静态试验检的可选择例的直流测试。

步骤7是QC(质量控制)试验，其中从诸批抽取样本，并且把试验结果保持较长时间。对于试验项目，严格检查特性的每一个，而不是在步骤4在晶片试验中确定好或坏的结果。在QC试验中，当进行漏电阻测试时，通过漏电阻测试确定是好还是坏的标准能通过未来失效的比较提高。在步骤4和6的试验结果送到一个批量监视器，通过用于反馈的类别分类由形成的数据估计在过程每一个中的缺陷，并由此实现生产率的改进。

从实施例得到的工作效果如下。(1)在过程期间，在包括一个CMOS静态型电路的希望电路形成在半导体衬底上直到产品装运之后，进行：一种第一操作，把一个预定输入信号供给到电路，并且检索与它对应的一个第一输出信号；和一种第二操作，给出增大构成CMOS静态型电路的MOSFET的导通电阻值的一种操作条件，并且检索与该条件对应的一个第二输出信号，并且提供一个由从第二输出信号变化的第一输出信号确定失效的测试步骤。由此，能得到其中借助于打算的高度集成或高速度的实现能构造高度可靠的半导体器件的效果。(2)除此之外，作为包括CMOS静态型电路的希望电路，用来接收从外部终端供给的一个输入信号或来自其他触发电路的输入信号以形成多个输出信号的一个第一组合电路、和用来接收第一组合电路的多个输出信号的多个第一触发电路，形成一种链接配置，并且进行串行检索与要供给到一个第二组合电路的多个输入信号相对应的输入信号、检索第一组合电路的输出信号以串行输出他们的一种操作；和给出增大MOSFET的导通电阻值的操作条件并且检索要串行输出他们的输出信号的一种操作。由此，能得到这样的效果，其中能构造高度可靠的半导体器件，如通过扫描路径方法利用测试电路。(3)除此之外，作为CMOS静态型电路，提供一个用来把反偏压施加到一个其中形成MOSFET的衬底上或施加在一个井区域与一个源极之间的偏置电路，并且把一种增大反偏压使其绝对值大于在正常操作中的值的操作条件添加增大MOSFET的导通电阻值的操作条件上。由此，能得到这样的效果，其中能高度准确地检测漏电阻失效，并且能构造高度可靠的半导体器件。(4)除此之外，作为包括CMOS静态型电路的希望电路，用来接收从外部终端供给的一个输入信号或来自其他触发电路的输入信号以形成多个输出信号的一个第一组合电路、和用来接收第一组合电路的多个输出信号的多个第一触发电路，形成一种链接配置，多个第一触发电路的每一个装有一个重合/非重合电路，多个第一触发电路的每一个进行这样一种操作：在第一操作时，串行检索与供给到第二组合电路的多个输入信号相对应的输入信号；和在第二听操作时，使用重合/非重合电路以把输出信号输出到一个后级电阻，输出信号与重合/非重合相对应，重合/非重合电路的输出信号与串联连接到第一组合电路的第二输出信号上的第一触发电路的一个前级电路相对应。由此，能得到这样的效果，其中能构造高度可靠的半导体器件，如通过扫描路径方法利用测试电路。(5)除此之外，对于在第二操作时增大MOSFET的导通电阻值的操作条件，包括一种减小比在正常操作中的低的电源电压的操作条件。由此，能得到这样的效果，其中能以高可靠性构造不包括没有衬底反偏压供给单元的组合电路的各种半导体器件。(6)除此之外，作为CMOS静态型电路，提供一个用来把反偏压施加到一个其中形成MOSFET的衬底上或施加在一个井区域与一个源极之间的偏置电路，在第二操作时增大MOSFET的导通电阻值的操作条件是增大反偏压使其绝对值大于正常操作状态中的值的条件。由此，能得到这样的效果，其中能高度准确地检测漏电阻失效，并且能构造高度可靠的半导体器件。(7)除此之外，在第二操作时停止供给到第一触发电路的时钟信号。由此，通过噪声不会转换逻辑输出。因此，能得到这样的效果，其中能高度准确地检测漏电阻失效，并且能构造高度可靠的半导体器件。(8)除此之外，作为多个第一触发电路，它由包括第一和第二锁存器电路及重合/非重合电路的那些、和包括重合/非重合电路的那些构成。由此，能得到这样的效果，其中按照组合电路能构造高度集成和高可靠性相结合的半导体器件。

如上所述，按照实施例已经具体描述了发明人实现的本发明，但本发明不限于诸实施例。不用说，不偏离本发明的范围，各种修改是可能的。例如，检索在第一和第二操作中的内部信号的电路除扫描路径方法之外，能采用诸如门电路之类的各种实施例。然而，扫描路径方法能用于试验图案的串行输入和与试验图案相对应的内部信号的串行输出。因此，电路的利用率较高，并因此高度集成形成电路。

配置利用扫描路径方法的测试电路，其中把组合电路划分成多个，并且对应于组合电路的每一个，布置串行输入终端和串行输出终端。然而，触发电路可以连接到链接配置中的多个组合电路上。就是说，可以把形成在链接配置中触发电路划分成多组，对应于对半导体器件接收的输入/输出终端。本发明能应用于用来构造半导体器件的各种方法，作为能够检测在CMOS电路中的漏电阻失效的半导体器件的制造方法和测试方法。

下面将简短地解释通过在申请中公开的发明中的代表性发明得到的效果。在过程期间，在包括一个CMOS静态型电路的希望电路形成在半导体衬底上直到产品装运之后，进行：一种第一操作，把一个预定输入信号供给到电路，并且检索与它对应的一个第一输出信号；和一种第二操作，给出增大构成CMOS静态型电路的MOSFET的导通电阻值的一种操作条件，并且检索与该条件对应的一个第二输出信号，并且提供一个由从第二输出信号变化的第一输出信号确定失效的测试步骤。由此，借助于打算的高度集成或高速度的实现能构造高度可靠的半导体器件。

Claims (10)

1.一种半导体器件制造方法，包括：

在诸过程期间，在一个包括一个CMOS静态型电路的希望电路形成在半导体衬底上直到产品装运之后，

一种第一操作，供给一个预定输入信号，并且检索与它对应的一个第一输出信号；

一种第二操作，给出增大构成CMOS静态型电路的MOSFET的导通电阻值的一种操作条件，并且检索与该条件对应的一个第二输出信号；及

一个测试步骤，通过从第二操作中的第二输出信号变化的第一操作中由第一输出信号确定失效。

2.根据权利要求1所述的半导体器件制造方法，

其中包括CMOS静态型电路的希望电路包括：

一个第一组合电路，用来接收从一个外部终端供给的一个输入信号或来自其他触发电路的输入信号，以形成多个输出信号；

多个第一触发电路，用来接收第一组合电路的多个输出信号；及

一个第二组合电路，用来接收多个第一触发电路的输出信号，

其中多个第一触发电路的每一个包括第一和第二锁存器电路，它进行：一种操作，串联连接在第一操作时的第一和第二锁存器电路，以串行检索与供给到第二组合电路的多个输入信号相对应的输入信号而把他们保持在第二锁存器电路中、和允许第一锁存器检索第一组合电路的一个第一输出信号以串行输出它；和一种操作，检索在第二操作时第一组合电路的一个第二输出信号以串行输出它。

3.根据权利要求2所述的半导体器件制造方法，

其中CMOS静态型电路包括一个用来把反偏压施加到一个其中形成MOSFET的衬底上或施加在一个井区域与一个源极之间的的偏置电路，并且

包括一种增大反偏压使其绝对值大于在正常操作中的值的操作条件，作为一种在第二操作时增大MOSFET的导通电阻值的操作条件。

4.根据权利要求1所述的半导体器件制造方法，

其中包括CMOS静态型电路的希望电路包括：

一个第一组合电路，用来接收从一个外部终端供给的一个输入信号或来自其他触发电路的输入信号，以形成多个输出信号；

多个第一触发电路，用来接收第一组合电路的多个输出信号；及

一个第二组合电路，用来接收多个第一触发电路的输出信号，

其中多个第一触发电路的每一个包括第一和第二锁存器电路及一个重合/非重合电路，它进行：一种操作，串联连接在第一操作时的第一和第二锁存器电路，以串行检索与供给到第二组合电路的多个输入信号相对应的输入信号而把他们保持在第二锁存器电路中、和使用在第二操作时的重合和/非重合电路以把一个输出信号输出到一个后级电路，输出信号与重合/非重合相对应，重合/非重合电路的输出信号与串联连接到第一组合电路的一个第二输出信号上的第一触发电路的一个前级电路相对应。

5.根据权利要求4所述的半导体器件制造方法，其中在第二操作时增大MOSFET的导通电阻值的一种操作条件包括一种减小电源电压比正常操作低的条件。

6.根据权利要求4或5所述的半导体器件制造方法，其中CMOS静态型电路包括一个用来把反偏压施加到其中形成MOSFET的一个衬底上或施加在井区域与栅极之间的偏置电路，和

在第二操作时增大MOSFET的导通电阻值的一种操作条件包括一种增大反偏压使其绝对值大于在正常操作中的值的条件。

7.根据权利要求4或5所述的半导体器件制造方法，其中在第二操作时停止要供给到第一触发电路的时钟信号。

8.根据权利要求4或5所述的半导体器件制造方法，其中多个第一触发电路由包括第一和第二锁存器电路及一个重合/非重合电路的那些、和不包括重合/非重合电路的那些组成，它进行：一种操作，串联连接在第一操作时的第一和第二锁存器电路，以串行检索与供给到第二组合电路的多个输入信号相对应的输入信号而把他们保持在第二锁存器电路中、在第二操作时使用包括重合和/非重合电路的那些以把一个输出信号输出到一个后级电路，输出信号与重合/非重合相对应，重合/非重合电路的输出信号与串联连接到第一组合电路的一个第二输出信号上的第一触发电路的一个前级电路相对应，及允许不包括重合/非重合电路的那些按原样传输串联连接的第一触发电路的前级电路的一个输出信号。

9.一种包括一个电源终端、一个P沟道型MOSFET和一个N沟道型MOSFET的半导体器件的制造方法，该半导体器件制造方法包括步骤：

把电源终端连接到P沟道型MOSFET的一个源极上以形成一个电路，该电路在一个半导体衬底上把P沟道型MOSFET的一个漏极连接到N沟道型MOSFET的一个漏极上而把P沟道型MOSFET的一个栅极连接到N沟道型MOSFET的一个栅极上；

当电源终端的一个电源电压处于一个第一电压电平时，得到与从漏极供给到栅极的一个输入信号相对应的一个第一输出信号；

当电源终端的一个电源电压处于一个比第一电压电平低的第二电压电平时，得到与从漏极供给到栅极的一个输入信号相对应的一个第二输出信号；及

通过把第一输出信号与第二输出信号相比较确定半导体器件的可接受性。

10.一种包括一个P沟道型MOSFET和一个N沟道型MOSFET的半导体器件的制造方法，该半导体器件制造方法包括步骤：

形成一个电路，在一个半导体衬底上把P沟道型MOSFET的一个漏极连接到N沟道型MOSFET的一个漏极上而把P沟道型MOSFET的一个栅极连接到N沟道型MOSFET的一个栅极上；

得到与从漏极供给到栅极的一个输入信号相对应的一个第一输出信号；

给出一种操作条件，用来改变P沟道型MOSFET或N沟道型MOSFET的导通电阻值；

在该操作条件下得到与供给到栅极的一个输入信号相对应的一个第二输出信号；及

通过把第一输出信号与第二输出信号相比较确定半导体器件的可接受性。

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