521364 A7 B7 五、發明説明（1 ) 【發明所屬之技術領域】 本發明係關於半導體裝置的製造方法。 (請光閱讀背面之注意事項再填寫本頁) 【習知技術】 依據完成本發明後之調查，與之後說明之本發明相關 之遺漏電流不良之測試方法有記載於：丨9 9 9年「半導 體之國際技術路標（THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS )頁 5 〜頁 6 (以下， 稱爲習知技術1) 、1 998年「IEEE」第1 18苜* 〜第1 2 3頁（以下，稱爲習知技術2 )、特開平 1 0 — 1 0 4 3 1 3號公報（以下，稱爲習知技術3 )之 發明的存在報告給本發明者等。 經濟部智慧財產局員工消費合作社印製 上述習知技術1中，由於伴隨高集成化之遺漏電流增 加之故，可以預料I D D Q試驗之良品/不良品之判定變 得困難之故，抽象敘述需要設置電流傳感器、進行電源分 割、或進行反偏壓控制，於習知技術2中，就I D D試驗 與低電壓試驗進行敘述，於習知技術3中，關於將隨機圖 案產生器之輸出由栓鎖輸入組合電路，進行測試其之輸出 的“互斥或“邏輯（exclusive OR)之半導體積體電路進行 敘述。但是，於上述習知技術1至3之任何一種中，都見 不到藉由電路動作檢測如在之後說明之本發明之C VI〇S 靜態型電路之遺漏電流、將其適用於半導體裝置之製造之 構想。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ^4 Α7 Β7 及、發明説明（2) 【發明欲解決之課題】 隨著半導體技術之進展，元件的微細化或高速化之故 ，低臨界値電壓化Μ〇S F E T，或一使電路規模變大而 形成多數之元件，伴隨其，在流經半導體裝置的電源端子 與接地端子之間的直流電流I D D Q中，流經關閉狀態之 Μ〇S F Ε Τ之源極-汲極路徑之臨界値電流或被稱爲拖 笔（tailing)之遺漏電流所佔有之比例增加，在如前述之 1 D D Q試驗之良品/不良品之判定變得困難。因此，本 申請案發明者等考慮代替如習知般地測定電流本身，在遺 漏電流之中，利用電路動作找出與電路動作不良有密切關 連者。 本發明之目的在於提供：一面謀求高集成化或高速化 ，一面可以獲得高信賴性之半導體裝置之半導體裝置的製 造方法以及半導體裝置的試驗方法。本發明之前述以及其 它目的與新的特徵由本詳細說明書之記載以及所附圖面理 應可以變得明白。 【解決課題用之手段】 於本申請案所揭示之發明之中，如簡單說明代表性者 之槪要，則如下述。在由於半導體基板上形成包含 C Μ〇S靜態型電路之所期望的電路至產品出貨爲止之製 程中，設置進行··對上述電路供給指定之輸入訊號.，取出 對應其之第1輸出訊號之第1動作，以及給予使構成上述 C Μ〇S靜態型電路之Μ〇S F Ε Τ之導通電阻値變大之 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 521364 A7 B7 五、發明説明（3 ) 動作條件，取出對應該狀態之第2輸出訊號之第2動作， 依據第1輸出訊號與上述第2輸出訊號不同以判定不良之 測試製程。 【發明之實施形態】 圖1係顯示適用本發明之半導體裝置的製造方法之半 導體裝置的一實施例的槪略方塊圖。此實施例之半導體裝 置係內藏依據掃描傳達（sacn pass)或移位掃描方式之測試 電路。被供給於構成上述掃描傳達用之正反器電路3 2等 之時脈被省略。 於測試動作中，將選擇器3 1之控制訊號a置於移位 鏈3 4側，由移位鏈輸入端子3 3串列地供給測試圖案， 於各正反器電路使之保持測試圖案訊號。之後，將控制訊 號a切換於組合電路1、2等側，於正反器電路3 2等施 加時脈，將組合電路1、2之輸出値取入個別對應之正反 器電路3 2等。接著，將上述控制訊號a切換爲移位鏈 3 4側，施加時脈，由移位鏈輸出端子3 5回收測試結果 ，與期待値比較，判定是否相符。 上述之測試電路在習知上係專被使用於檢驗組合電路 1 、2等之邏輯動作用者。於本發明中，係下工夫於使此 種掃描傳達或移位掃描方式之測試電路也可以等效地或實 質地使用於直流電流測試，換言之，遺漏電流測試者。圖 2 A、圖2 B係顯示說明被使用於本發明之半導體裝置的 製造方法之測試方法的原理用之電路圖。在圖2 A中，在 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------«扯衣-- (請先閲讀背面之注意事項再填寫本頁) 訂 -1¾ 經濟部智慧財產局員工消費合作社印製 -6 - 521364 Α7 Β7 五、發明説明（4) 由以N通道型MOSFET (以下，單稱爲NMOS)與 P通道型MOSFET(以下，單稱爲PMOS)所構成 之C Μ〇S反相器電路所形成之電路1與電路2中，於電 路1之輸出端子與到達電路2之輸入端子之訊號路徑電路 的接地電位V S S之間發生高電阻短路故障之情形，即使 進行習知之掃描傳達或移位鏈方式之測試動作，組合電路 也正常地動作。 即，於圖2 Α中，電路1之輸入爲低準位（L )，接 續電路1之輸出端子與電路2之輸入端子之配線路徑與 V S S電源爲高電阻短路之情形，故障之訊號路徑的電位 以與電路1之P Μ ◦ S之導通電阻短路之電阻的比所決定 。上述短路之電阻値在與Ρ Μ〇S之導通電阻値相等或比 其小時，被供給於電路1之Ρ Μ〇S之閘極的輸入訊號即 使成爲低準位（L ),其輸出訊號不到達電路2之邏輯臨 界値電壓，高準位（Η )之輸出訊號由電路2被輸出。此 種誤動作係藉由如前述之掃描傳達方式之邏輯測試而被檢 測出。 相對於此，在本發明想要檢測之遺漏電流不良係上：述 短路之電阻値對於上述Ρ Μ〇S之導通電阻値爲相當大之 情形，電路1之輸出電路成爲高準位，電路2正常動丨乍， 使輸出成爲低準位（L )。因此，上述之遺漏電流不良在 如上述之掃描傳達方式之動作測試中無法檢測。而且，此 種遺漏電流不良之發生地方在半導體裝置只有一至數{固地 方之情形，在習知之I D D Q測試中，在很多之情形爲無 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇><297公釐） (請先閲讀背面之注意事項再填寫本頁) •裝- 、1Τ 經濟部智慧財產局員工消費合作社印製 521364 A7 一__ B7 五、發明説明（5 ) 法檢測，即使假定可以檢測，不可能確定其之發生地方。 本申請案發明者爲了檢測如上述之遺漏電流不良本身 與其之發生地方，考慮藉由由外部控制P Μ〇S之導通電 阻，即動作條件之設定，使Ρ Μ〇S之導通電阻値變大， 使與上述短路之電阻値相同或比其大。藉由給予此種動作 條件，Ρ Μ〇S之導通電阻値變大，電路1之輸出訊號成 爲依循上述Ρ Μ〇S之導通電阻與與短路電阻之電阻値比 之中間電位，一比電路2之邏輯臨界値電壓低，電路2之 輸出訊號由低準位反轉爲高準位，藉由檢測此種往高準位 之變化，可以判定遺漏電流不良。 作爲控制上述Ρ Μ〇S之導通電阻的方法，如控制 Ρ Μ〇S之基板偏壓電壓V D Β之機構，即基板反偏壓電 路存在，如控制基板偏壓電壓V D Β以使V D D < V D Β ,可以使Ρ Μ〇S之導通電阻變高。又，在沒有控制基板 偏壓電壓VDB之機構的半導體裝置中，藉由降低電源電 壓V D D ,可以降低Ρ Μ〇S之閘極、源極間電壓V G S (=V D D )之故，能夠提高導通電阻。但是，只能降低 置電路正常動作之界限電壓爲止。 關於上述基板反偏壓電路存在之半導體裝置，也可以 控制上述基板偏壓電壓VD Β與電源電壓VD D之兩方而 加以檢測，即使相同之遺漏電阻値，如控制上述電壓 VDB與VDD之兩方，可以使PMOS之導通電阻値變 得更大之故，能夠容易檢測故障。 在圖2 Β中，關於於電路3與電路4，在電路2之輸 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 ΙΛ. 經濟部智慧財產局員工消費合作社印製 -8 - 521364 A7 ____ B7_ 五、發明説明（6 ) 出端子至到達電路4之輸入端子之訊號路徑電路的電源電 壓V D D之間發生高電阻短路之情形，即使陣型習知之掃 描傳達或移位鏈方式之測試動作，組合電路也正常地動作 。即，在本發明想要檢測之遺漏電流在上述短路之電阻値 對於上述N Μ 0 S之導通電阻値爲相當大之情形，高準位 (Η )之輸入訊號被供給於電路3時，輸出訊號成爲低準 位，電路2正常動作，使輸出成爲高準位（Η )。因此， 如上述之遺漏電流不良在如前述之掃描傳達方式之動作測 試中無法檢測。 在此情形，爲了檢測如上述之遺漏電流不良，藉由由 外部控制Ν Μ〇S之導通電阻，即動作條件之設定，使 Ν Μ 0 S之導通電阻値變大，使與上述短路之電阻値相同 或比其大。藉由給予此種動作條件，Ν Μ〇S之導通電阻 値變大，電路3之輸出訊號成爲依循上述NMOS之導通 電阻與與短路電阻之電阻値比之中間電位，一比電路4之 進輯臨界値電壓局，電路4之輸出訊號由高準位反轉爲低 準位，藉由檢測此種往高準位之變化，可以判定遺漏電流 不良。
作爲控制上述Ν Μ〇S之導通電阻的方法，如控制 NM〇S之基板偏壓電壓V S Β之機構，即基板反偏壓電 路存在，如控制基板偏壓電壓V S Β以使ν s D < V S S ，可以使Ν Μ〇S之導通電阻變高。又，在沒有控制基板 偏壓電壓V S Β之機構的半導體裝置中，藉由降低電源電 壓V D D，可以降低Ν Μ〇S之聞極、源極間電壓ν G S 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） 請 先 閲 讀 背 面 之 注 意 項 再 填， 馬 本 頁 訂 經濟部智慧財產局員工消費合作社印製 9- 521364 A7 ___B7_ 五、發明説明（7 ) (=V D D )之故，能夠提高導通電阻。也可以控制上述 基板偏壓電壓V D B與電源電壓V D D之兩方而加以檢測 ，即使相同之遺漏電阻値，如控制上述電壓V D B與 VDD之兩方，可以使PMOS之導通電阻値變得更大之 故，能夠容易檢測故障。 圖1中，與前述通常之測試動作相同地，輸入某測試 圖案，掃描輸出對應其之輸出訊號加以取入。在此測試圖 案之原樣下，使電源電壓V D D降低至組合電路之下限動 作電壓爲止，或在此之外，使基板反偏壓電壓絕對値變大 地加以控制。在此狀態中，將在上述組合電路1、2之邏 輯訊號的變化取入正反器電路，將其結果串列輸出加以回 收。而且，將此種輸出圖案與在上述通常動作條件之動作 而被回收之輸出圖案比較，如有訊號變化者，被判別爲如 前述之遺漏電流不良與其發生之地方係設置有正反器電路 之地方。 圖3係顯示適用本發明之半導體裝置的製造方法之半 導體裝置的其它的一實施例之槪略方塊圖。此實施例之半 導體裝置係內藏依據前述同樣之掃描傳達方式之測試電路 。於構成上述掃描傳達用之正反器電路4 3等在其輸入部 與輸出璋設置有選擇器4 1以及4 2。而且，設置有接受 由組合電路1被輸出之訊號與由構成移位鏈4 6 (掃描傳 達）而被串聯接續之前段電路來之輸出訊號之“互斥或“ 邏輯電路（E〇R )之類的一致/不一致電路4 4。於同 圖中，被供給於正反器電路4 3之時脈被省略。 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇>< 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 -1¾ 經濟部智慧財產局員工消費合作社印製 -10- 521364 A 7 B7 五、發明説明（8 ) (請先閲讀背面之注意事項再填寫本頁) 在此實施例中，不將基於組合電路1、2等之如前述 之遺漏電阻的故障資訊取入正反器電路而被傳輸於移位鏈 4 6而構成。即，與圖1之實施例的不同係追加：以檢測 組合電路1、2等之故障資訊與移位鏈之前段輸出之一致 /不一致用之EOR等所構成之電路44,以及選擇該一 致/不一致結果與正反器電路的掃描輸出資料之選擇器 4 2° 在進行組合電路1、2等之機能測試的情形，使選擇 器4 2之控制訊號b爲正反器電路的掃描輸出側，控制正 反器電路的前段之選擇器4 1之控制訊號a，施加掃描圖 案，串列取入測試圖案，在通常的測試動作中，重複使此 種測試結果串列輸出而回收之動作以實施測試動作。 經濟部智慧財產局B(工消費合作社印製 於本實施例也與前述同樣地，與通常的測試動作時相 同，輸入某測試圖案，掃描輸出對應其之輸出訊號而加以 取入。在輸入此測試圖案之狀態原樣下，將電源電壓降低 至電路的下限動作電壓爲止，或在此之外，使基板反偏壓 電壓絕對値變大地加以控制。在此狀態下，將在上述組合 電路1、2之邏輯訊號的變化取入正反器電路，將結果串 列輸出而回收，與之前輸出比較，如有訊號變化者，被判 別爲如前述之遺漏電流不良與其發生之地方係設置有正反 器電路之地方。 在此實施例中，也可以爲將組合電路1、2等之故障 資訊取入正反器電路，回收測試結果而判定之方法，如使 選擇器4 2之控制訊號b爲E〇R ( zi 4 )側，可以等效 本紙張尺度適用中國國家標準（CNS ) A4規格（2Κ)Χ297公釐） -11 - 521364 Μ Β7 五、發明説明（9 ) (請先閱讀背面之注意事項再填寫本頁) 地將組合電路1之全輸出的“互斥或“邏輯輸出由掃描鏈 輸出端子4 5輸出。即，不於正反器電路施加時脈，進行 移位動作，結果被輸出於掃描鏈輸出端子4 5。 此動作可以由掃描輸入端子4 8施加測試圖案，使控 制訊號b爲Ε 0 R ( 4 4 )側，掃描輸出端子4 5之訊號 變化，由組合電路1被輸出之複數的輸出訊號之中的其中 一個藉由前述遺漏電阻，可以檢測變化。即，控制電源電 壓V D D、基板電壓V S B、V D B，容易檢測短路電阻 。因此，在降低至電路動作之界限的電壓爲止前，如掃描 鏈輸出端子4 5反轉，即檢測出故障。 經濟部智慧財產局員工消費合作社印製 利用上述E ◦ R之鏈電路係對應前段輸出與組合電路 之輸出訊號之一致/不一致之訊號逐次被傳達，在某邏輯 狀態安定。於利用此種複數個E 0 R之鏈電路中，由組合 電路輸出之複數的訊號之中，如一個有變化，對應其之 E〇R ( 4 4 )之輸出訊號反轉。此反轉被傳達於構成其 以後之鏈電路的E 0 R，逐漸反轉，如上述般地，使掃描 鏈輸出端子4 5反轉。在某動作條件時，因偶數個訊號同 時變化的話會產生反轉的反轉，故掃描鏈輸出端子4 5維 持原樣。 但是，被形成於組合電路之複數的邏輯電路之中，在 全部條件中，訊號反轉之機率低之故，上述之問題少。即 ，遺漏電阻之電阻値係由於製造不良等而發生之故，具有 相同遺漏電阻値者偶數個發生之機率低之故，因此，弄錯 不良檢測被認爲很少。 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） -12- 521364 A7 B7 五、發明説明（1〇) / 如上述般地，即使有偶數個遺漏不良，因具有相同遺 漏電阻値之機率極低，故提高上述M〇S F E T之導通電 阻値之動作條件不用由通常動作狀態切換爲如上述之下限 動作電壓，可以由通常的動作狀態使電源電壓、或基板偏 壓電壓逐漸變化，使上述PMOS與NMOS之導通電阻 値逐漸變高即可。記錄掃描鏈輸出端子4 5變化之時間點 之上述電源電壓、基板偏壓或其之組合，由該記錄結果可 以推測大槪之遺漏電阻値。 圖4係顯示本發明所使用之正反器電路之一實施例的 電路圖。同圖中，顯示含E OR機能之正反器電路與含 S I D旁路機能之2個的正f器電路之例。此實施例之含 E〇R機能正反器電路係對應於被使用在前述圖3之實施 例之正反器電路，內藏有圖3之E〇R4 4與選·擇器4 2 〇 輸入側之選擇器藉由控制訊號S E N而被控制，輸出 側選擇器藉由控制訊號S F C N T L而被控制。將由組合 電路來之輸出訊號D直接供給於“互斥或“邏輯電路 E〇R之一方的輸入，在測試時，使輸入側之選擇器爲控 制訊號S E N = 1，由前段電路來之輸入訊號（掃描輸入 資料）S I D通過輸入側之栓鎖電路而供給於“互斥或“ 邏輯電路E ◦ R之另一方之輸入。此“互斥或“邏輯電路 E〇R之輸出訊號以控制訊號S F C N T L = 1，作爲輸 出訊號（掃描輸出資料）S〇D而輸出。 在此實施例中，省略如上述之“互斥或“邏輯電路 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） (請先閲讀背面之注意事項再填寫本頁) ί裝· 訂 經濟部智慧財產局員工消費合作社印製 -13- 521364 A7 __B7 五、發明説明（11 ) E〇R ,也設置使輸入訊號（掃描輸入資料）S I D旁通 之正反器電路。即於組合電路中，對於被認爲包含在訊號 傳達路徑之邏輯閘電路的數目極端少，遺漏電阻之發生機 率極低者，省略遺漏電阻不良之檢測。藉由此，可以謀求 測試電路的簡單化。即，對於由組合電路被輸出之全訊號 ,如設置具備如上述之“互斥或“邏輯電路之正反器電路 ，因而電路規模變大。因此，藉由控制訊號SFCNTL= 1控 制輸出側之選擇器，使通過上述輸入側栓鎖，將輸入訊號 S I D原樣當成輸出訊號S 0 D輸出。藉由適當組合如上 述之S I D旁路構成之正反器電路，可以謀求電路之簡單 化。 如前述圖1之實施例般地，在不利用“互斥或“邏輯 電路EOR,藉由正反器電路進行掃描輸入與掃描輸出者 中，於前述圖4之SID旁路構成之正反器電路中，使用 輸出側之選擇器被省略者即可。即，藉由訊號SFCNTL被^ 控制之選擇器被省略，輸出側栓鎖電路之輸出端子直接被 傳達於掃描端子S ◦ D。即，以控制訊號S E N (掃描啓 動）訊號控制選擇器，在S E N = 1時，藉由時脈C K之 往高準位的變化，將S I D (掃描輸入資料）於正反器電 路取入輸入側检鎖，在S E N二0時，藉由時脈C K之由 低準位往高準位之變化，將由組合電路來之輸出訊號D ( 邏輯資料）取入上述輸入側栓鎖。 圖5係顯示被使用此發明之正反器電路之其它的一實 施例之電路圖。同圖中，與前述圖4之實施例同樣地，顯 本紙張尺度適用中國國家標準（CNS ) Α4規格（2!0Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝·
、1T 經濟部智慧財產局員工消費合作社印製 -14- 521364 A7 B7 五、發明説明（12) (請先閲讀背面之注意事項再填寫本頁) 示含EOR機能之正反器電路與含SID旁路機能之2個 的正反器電路之例。此實施例之含E〇R機能正反器電路 係對應於被使用在前述圖3之實施例的正反器電路，內藏 有圖3之EOR44與選擇器42。 在此實施例中，與前述圖4之實施例相反，由前述電 路來之掃描輸入資料S I D直接被供給於“互斥或“邏輯 電路E〇R之一方的輸入，在測試時，使輸入側之選擇器 爲控制訊號S E N = 〇，由組合電路來之邏輯資料D通過 輸入側之栓鎖電路，被供給於“互斥或“邏輯電路E〇R 之另一方之輸入。此“互斥或“邏輯電路E〇R之輸出訊 號以控制訊號SFCNTL: 1，當成掃描輸出資料S〇D輸出 〇 在此實施例中也設置使省略如上述之“互斥或“邏輯 電路E〇R之輸入訊號（掃描輸入資料）S I D旁通之正 反器電路。即前述輸出側之選擇器藉由控制訊號SFCNTL = 1，選擇輸入訊號S I D ,當成輸出訊號S〇D輸出。藉 由適當組合此種SID旁路構成之正反器電路與含EOR 機能正反器電路，可以謀求電路的簡單化。 經濟部智慧財產局員工消費合作社印製 圖6係顯示適用本發明之半導體裝置的製造方法之半 導體裝置的其它的一實施例之槪略方塊圖。此實施例與前 述圖3之實施例係實質相同之構成。即，將全部之正反器 電路以如前述圖4所示之含E〇R機能正反器電路構成掃 描鏈者。上述含E 0 R機能正反器電路也可以置換爲圖5 之實施例所示者。前述圖3之實施例之選擇器的控制訊號 -15- 本紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） 521364 A7 __ B7 五、發明説明（13) a係相當於同圖之S E N，控制訊號b係相當於同圖之 SFCNTL。 (請先閱讀背面之注意事項再填寫本頁) 圖7係顯示適用本發明之半導體裝置的製造方法之半 導體裝置的進而其它的一實施例之槪略方塊圖。同圖中顯 示利用含EOR機能正反器電路與含sID旁路機能之2 個正反器電路之例。此實施例之含E 0 R機能正反器但路 係對應於被使用在前述圖4或圖5所示之實施例之正反器 但路，內藏有圖3之EOR44與選擇器42。 在此實施例中，係適當使用降低E〇R電路之面積增 加份之總開銷（overhead )之S I D旁路正反器者。此時， 對應S I D旁路正反器電路之組合電路的故障資訊不被傳 輸於下一段掃描之故，檢測率降低。因此，在使用S I D 旁路之正反器電路之情形，將S I D旁路正反器之輸入資 料（D )全部採取E〇R，接續含E 0 R機能正反器之輸 入資料，可以傳輸S I D旁路正反器電路的故障資訊。 經濟部智慧財產局員工消費合作社印製 圖8係顯示說明適用本發明之半導體裝置的製造方法 之半導體裝置用之組合電路的一實施例之電路圖。此實施 例之組合電路係以最基本之電路之反相器電路爲例而顯示 。此實施例之反相器電路係由P Μ〇S與N Μ〇S形成， 個別之基板閘極（基板或井區域）係被賦予電源電壓 V D D以及電路的接地電位V S S。即，Ρ Μ〇S、 Ν Μ ◦ S都是無法控制基板電壓之電路。 對於此種無法控制基板電壓之邏輯電路，在提高 Ρ Μ〇S以及Ν Μ〇S之導通電阻之遺漏電阻測試動作時 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X29*7公釐） -16- 521364 A 7 B7 五、發明説明（14) (請先閲讀背面之注意事項再填寫本頁) ，係降低電源電壓V D D以進行測試。於此測試動作中， 在如前述之設置使“互斥或“邏輯電路爲鏈構成之測試電 路之半導體裝置中，不使電源電壓VDD由通常動作時之 電源急遽切換爲預先被決定之測試用電壓，而是朝向邏輯 電路的下限動作電壓逐漸降低。如此，因應電源電壓 V D D之變化，在具有不同遺漏電阻値者複數存在之情形 ，由遺漏電阻値小者依序可以輸出故障資訊。 圖9係顯示說明適用本發明之半導體裝置的製造方法 之半導體裝置用之組合電路的其它的一實施例之電路圖。 在此實施例中，爲了通常動作之Μ〇S F E T之遺漏電流 降低，在電源電壓與基板電壓之間設置開關Μ〇S F Ε Τ ，通常動作時，使V S B = V S S、V D B = V D D ,使 開關Μ〇S F Ε Τ成爲導通狀態，使與前述圖8之實施例 電路相同而使之動作。 經濟部智慧財產局員工消費合作社印製 此實施例之基板電壓控制用之開關Μ〇S F Ε Τ也有 爲了降低I D D Q測試、高溫壽命（Burn-in)等之遺漏電流用 之測試用而附加之情形，也有原本係爲了半導體裝置的消 費電力降低而被附加者之故，可以加以利用。在控制基板 電壓之情形，使基板控制用開關Μ〇S F Ε T成爲導通狀 態，獨立控制電源電壓、基板電壓進行測試。在此情形， 也使其電壓逐漸變化。如此，因應電源電壓V D D之變化 ，在具有不同遺漏電阻値者複數個存在之情形，由遺漏電 阻値小者依序可以輸出故障資訊。 於以上之貫施例中，使組合電路之輸出不透過正反器 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 521364 kl B7 五、發明説明（15) (請先閱讀背面之注意事項再填寫本頁) 電路，使“互斥或“邏輯電路等之一致/不一致電路爲鏈 構成，可以將基於遺漏電阻之故障資訊輸出於外部之半導 體裝置中，不供給時脈可以判別遺漏電阻之有無。一供給 時脈，對應其，邏輯電路之輸出訊號變化，於電源線或接 地線發生雜訊。因此，在以下一段之邏輯電路的邏輯臨界 値檢測對應上述遺漏電阻與Μ 0 S F E T之導通電阻之電 壓準位者中，容易受到上述之雜訊的影響。 因此，在使用如前述之一致/不一致電路之構成中， 不需要上述時脈之供給，可以高精度地檢測遺漏電阻之存 在。遺漏電阻如於前述圖2以電路圖所示般地，不是發生 於訊號傳達路徑與電源線之間者，在很多之情形，被認爲 原因係Μ〇S F Ε Τ之閘極與源極間之絕緣不良。此種閘 極、源極間之絕緣不良伴隨時間之經過而被加速，即使在 半導體裝置出貨時不成爲問題，由於MOSFET之導通 狀態/關閉狀態之重覆動作，成爲不良之機率極高。 經濟部智慧財產局員工消費合作社印製 I D D Q測試係單單測試流經電源電壓與電路之接地 電位間之電流者，限於如上述之遺漏電阻多數存在之情形 ，當成不良被發現爲IDDQ不良。因此，於半導體裝置 中，在視爲遺漏電流時，無法區別爲流經關閉狀態之 Μ〇S F Ε Τ之副臨界値電流或拖尾電流者係無法發現。 對於此，在本申請案之發明的測試方法中，即使存在1個 地方，也可以發現其，能夠實現半導體裝置的高信賴性。 半導體裝置的元件的微細化帶來電路的高集成化，或 由於高速化之故，副臨界値遺漏電流或拖尾電流有益形增 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）— -18- 521364 A7 _ B7 五、發明説明（16) (請先閱讀背面之注意事項再填寫本頁) 加之傾向。於本申請案之發明中，與各各之副臨界値遺漏 電流或拖尾電流無關地，可以確實檢測上述遺漏電阻之故 ,不單爲無法做I D D Q測試之半導體裝置的代替測試技 術，如前述般地，也可以排除將來之元件不良之故，在朝 向半導體裝置的高集成化或高速化之技術進展中，當成不 可欠缺之新的測試方法，係極爲有意義者。 即全部邏輯實質上以E 0 R所接續，無須掃描動作可 以觀測內部狀態。訊號路徑在高電阻與電源短路之情形等 ,使電源低或藉由控制Μ〇S F E T之基板電壓，提高 Μ〇S F Ε Τ導通電阻，使與電源短路之訊號路徑的電位 變化，使下一段電路之輸出値反轉，可以強制地裝成直流 不良。藉由觀測移位鏈之輸出目的地，不用說在I D D Q 測試被檢測者，也可以確實檢測藉由其而無法檢測之故障 。又，不檢測電流之故，測試時間也可以縮短。 經濟部智慧財產局員工消費合作社印製 圖1 0係顯示本發明之半導體裝置的製造方法之一實 施例的槪略流程圖。在步驟（1 )之開發、試做中被形成 之半導體裝置於步驟（2 )中，進行開發試做測試。即在 步驟（1 )中，利用電腦設定模型，進行機能設計、邏輯 設計、電路設計以及光罩設計。
在依據此開發、試做階段之步驟（2 )之開發試做測 試中，就多數之試做樣本進行各種參數之分布、環境安全 性等之確認。在此開發試做測試中，於被試做之半導體裝 置中形成依據如前述實施例之掃描傳達方式之測試電路之 故，藉由實施前述之遺漏電阻測試，可以發現在I D D Q 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇χ297公釐） -19- 521364 A7 _ B7_ 五、發明説明（17) 測試中無法確定之遺漏電阻地方，其如係原因在於佈置（ layout)，於此開發試做階段可以加以改善。 經過如上述之步驟（1 )與（2 ),在步驟（3 )中 ，進行朝向量產之晶圓生產。藉由此晶圓生產，被完成於 晶圓上之半導體裝置於步驟（4 )之晶圓測試中，進行利 用前述掃描傳達方式之測試電路之交流測試或直流測試。 於此測試中，藉由利用如前述實施例之掃描傳達方式之測 試電路以實施前述之遺漏電阻測試，在作爲I D D Q測試 之代替之直流測試之外，可以檢測假定即使可以做 I D D Q測試者而無法在此測試中發現之遺漏電阻。 在上述晶圓測試之後，藉由步驟（5 )，實施封裝等 之組裝。如此組裝完成之半導體裝置於步驟（6 )中實施 最終測試。於此最終測試中，也包含摘出半導體之初期不 良之高溫壽命測試（高溫運轉測試）等，藉由利用如前述 實施例之掃描傳達方式之測試電路以實施前述之遺漏電阻 測試，在作爲I D D Q測試之代替之直流測試之外，可以 檢測假定即使可以做I D D Q測試者而無法在此測試中發 現之遺漏電阻。 步驟（7 )係Q C (品質管理）測試，進行由批次之 樣本的取樣，長期間保存測試結果。此測試項目並非如前 述步驟（4 )之晶圓測試之良否判定結果，係嚴密調查各 特性。於此Q C測試中，如實施前述遺漏電阻測試，藉由 與將來之不良對照，可以提高藉由遺漏電阻測試之良否判 定基準。在上述步驟（4 )與步驟（6 )之測試結果被送 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -20- 521364 A7 ___ —_____ B7 五、發明説明（18) 往批次監視器（8 )，藉由由基於範疇分離之資料推測製 程各製程之不良情形而使之回饋，以謀求產品率之提升。 由上述之實施例所獲得之作用效果如下： 〔請先閱讀背面之注意事項再填寫本頁} (1 )在由於半導體基板上形成包含C Μ ◦ S靜態型 電路之所期望的電路至產品出貨爲止之製程中，藉由設置 進行：對上述電路供給指定之輸入訊號，取出對應其之第 1輸出訊號之第1動作，以及給予使構成上述C Μ〇S靜 態型電路之Μ〇S F Ε Τ之導通電阻値變大之動作條件， 取出對應該狀態之第2輸出訊號之第2動作，依據第1輸 出訊號與上述第2輸出訊號不同以判定不良之測試製程， 可以獲得一面謀求高集成化或高速化，一面可以製造高信 賴性之半導體裝置之效果。 經濟部智慧財產局Μ工消費合作社印製 (2 )在上述之外，作爲包含C Μ〇S靜態型電路之 所期望電路，將接受由外部端子所供給之輸入訊號或由其 它之正反器電路來之輸入訊號，形成複數的輸出訊號之第 1組合電路，以及由接受上述第1組合電路之複數的輸出 訊號之複數個所形成之第1正反器電路當成鏈構成，藉由 使之進行：串列取入對應被供給於上述第2組合電路之複 數的輸入訊號之輸入訊號，取入上述第1組合電路的輸出 訊號，使之串列輸出之動作，以及給予使Μ〇S F Ε Τ之 導通電阻値變大之動作條件，取入輸出訊號，使之串列輸 出之動作，可以獲得一面利用掃描傳達方式之測試電路， 一面可以製造高信賴性之半導體裝置之效果。 (3 )在上述之外，作爲C Μ〇S靜態型電路，設爲 -21 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） 521364 A7 ____B7 五、發明説明（19) 具備：於形成有M〇S F E T之基板或經井區域與源極之
間給予反偏壓之偏壓電路者，藉由於使上述Μ 〇 S F E T 之導通電阻値變大之動作條件加上與通常動作時相比使上 述反偏壓電壓絕對値變大，可以獲得能夠以更高精度檢測 遺漏電阻不良，可以製造更高信賴性之半導體裝置之效果 〇 (4 )在上述之外，作爲包含CM〇S靜態型電路之 所期望的電路，將接受由外部端子所供給之輸入訊號或由 其它之正反器電路來之輸入訊號，形成複數的輸出訊號之 第1組合電路，以及由接受上述第1組合電路之複數的輸 出訊號之複數個所形成之第1正反器電路當成鏈構成，於 由此種複數個所形成之第1正反器電路的各個設置一致/ 不一致電路，在上述第1動作時，串列取入對廬被供給於 第2組合電路之複數的輸入訊號之輸入訊號，在上述第2 動作時，利用上述一致/不一致電路，使之進行將對應第 1組合電路的第2輸出與對應被串聯接續之上述第1正反 器電路的前段電路之一致/不一致電路的輸出訊號之一致 /不一致之輸出訊號輸出於下一段電路之動作，可以獲得 一面利用掃描傳達方式之測試電路，一面可以製造高信賴 性之半導體裝置之效果。 (5 )在上述之外，於第2動作時，藉由於使 Μ〇S F E T之導通電阻値變大的動作條件包含與通常動 作時相比，使電源電壓降低者，可以獲得具有高信賴性地 製造不包含沒有基板反偏壓供給手段之組合電路之各種半 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 -1¾ 經濟部智慧財產局員工消費合作社印製 -22- 521364 A7 B7 五、發明説明（20) 導體裝置之效果。 (請先閲讀背面之注意事項再填寫本頁) (6 )在上述之外，作爲上述CM〇S靜態型電路， 具備在形成有Μ〇S F E T之基板或井區域與源極之間給 予反偏壓之偏壓電路，於上述第2動作時，使 Μ〇S F Ε Τ之導通電阻値變大之動作條件藉由與通常動 作時相比，使上述反偏壓電壓絕對値變大，可以更高精度 地檢測遺漏電阻不良，可以獲得能夠製造更高信賴性之半 導體裝置的效果。 (7 )在上述之外，在上述第2動作時，藉由停止被 供給於上述第1正反器電路之時脈訊號，不會有由於雜訊 而使邏輯輸出反轉，可以更高精度地,檢測遺漏電阻不良， 可以獲得能夠製造具有更高信賴性之半導體裝置之效果。 (8 )在上述之外，作爲由上述複數所形成之第1正 反器電路，藉由由包含第1與第2栓鎖電路以及一致/不 一致電路，以及不包含上述一致/不一致電路者所構成， 可以獲得對應上述組合電路，能夠獲得兼顧高集成化與高 信賴性之半導體裝置的製造之效果。 經濟部智慧財產局員工消費合作社印製 以上雖依據實施例具體說明由本發明者所完成之發明 ，但是本發明並不限定於前述實施例，在不脫離其要旨之 範圍內，不用說可以有種種變更之可能。例如，取出第丄 動作與第2動作之內部訊號的電路在前述掃描傳達方式之 外，可以採用利用閘極電路等種種之實施形態。但是，在 前述掃描傳達方式中，可以使用於測試圖案之串列輸入與 對應該測試圖案之內部訊號的串列輸出之兩方之故，電路 -23- 本紙張尺度適用中國國家榡隼（CNS ) A4規格（210X29?公釐） 521364 Α7 Β7 五、發明説明（21) 的使用效率高，結果變成可以高集成化。 (請先閲讀背面之注意事項再填寫本頁) 前述掃描傳達方式之測試電路係將組合電路分割爲複 數，對應個別之組合電路，設置串列輸入端子以及串列輸 出端子而構成，複數的組合電路也可以爲將正反器電路接 續爲鏈構成者。即，對應半導體裝置可容許之輸入輸出端 子，將被設爲上述鏈構成之正反器電路分割爲複數組即可 。本發明作爲可以檢測C Μ〇S電路之遺漏電阻不良之半 導體裝置的製造方法以及測試方法，可以適用於各種半導 體裝置的製造方法。 【發明之效果】 經濟部智慧財產局員工消費合作社印製 在本申請案中所揭示之發明之中，如簡單說明由代表 性者所獲得之效果，則如下述：在由於半導體基板上形成 包含C Μ〇S靜態型電路之所期望的電路至產品出貨爲止 之製程中，藉由設置進行：對上述電路供給指定之輸入訊 號，取出對應其之第1輸出訊號之第1動作，以及給予使 構成上述CM〇S靜態型電路之M〇S F Ε Τ之導通電阻 値變大之動作條件，取出對應該狀態之第2輸出訊號之第 2動作，依據第1輸出訊號與上述第2輸出訊號不同以判 疋不良之測g式製程，可以一面謀求高集成化或高速化，一 面製造高信賴性之半導體裝置。 【圖面之簡單說明】 圖1係顯示適用本發明之半導體裝置的製造方法之半 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） -24- 521364 A7 B7 五、發明説明（22) 導體裝置的一實施例之槪略方塊圖。 (請先閱讀背面之注意事項再填寫本頁) 圖2 A、2 B係說明本發明之測試方法之原理用的電 路圖。 圖3係顯示適用本發明之半導體裝置的製造方法之半 導體裝置的其它的一實施例之槪略方塊圖。 圖4係顯示被使用於本發明之正反器電路的一實施例 之電路圖。 圖5係顯示被使用於本發明之正反器電路的其它的一 實施例之電路圖。 圖6係顯示適用本發明之半導體裝置的製造方法之半 導體裝置的其它的一實施例之槪略方塊圖。 圖7係顯示適用本發明之半導體裝置的製造方法之半 導體裝置的進而其它的一實施例之槪略方塊圖。 圖8係顯示說明適用本發明之半導體裝置的製造方法 之半導體裝置用之組合電路的一實施例之電路圖。 圖9係顯示說明適用本發明之半導體裝置的製造方法 之半導體裝置用之組合電路的其它的一實施例之電路圖。 經濟部智慧財產局員工消費合作社印製 圖10係顯示本發明之半導體裝置的製造方法之〜實 施例之槪略流程圖。 【標號之說明】 3 1 :輸入選擇器， 3 2 :正反器電路， 3 3 :移位鏈輸入端子， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -25- 521364 A7 B7 五、發明説明（23) 3 4 :移位鏈， 3 5 :移位鏈輸出端子， a、b :選擇器控制訊號， 4 1 :輸入選擇器， 4 2 :輸出選擇器， 4 3 :正反器電路， 4 4 : 一致/不一致電路（“互斥或“邏輯電路） 4 5 :移位鏈輸出端子， 4 6 :移位鏈， 4 8 :移位鏈輸入端子， NM〇S:N通道型MOSFET，
PM〇S:P通道型MOSFET (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -26-