CN1314105C - 混合模式制程 - Google Patents
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Abstract
本发明是关于一种采用掩模层的混合模式制程，包括下列步骤：提供一半导体结构；依序形成一第一导电层、一介电层以及一第二导电层于该半导体结构上；于一部分的该第二导电层及该介电层内形成一第一堆栈结构并露出未为该第一堆栈结构所覆盖的第一导电层；顺应地沉积一掩模层于该第一导电层上并覆盖其上的该第一堆栈结构；以及图案化该掩模层及该第一导电层以于该半导体结构上同时形成一电容器以及一第二堆栈结构。
Description
技术领域
本发明是有关于一种集成电路制程，且特别是有关于一种用于集成电路制造的混合模式(mixed-mode)制程。
背景技术
随着应用于集成电路的半导体组件制作困难度的提升，便产生了现今具有相对紧邻的有源组件(例如场效应晶体管)以及电容器的有源半导体组件的需求。如此的有源及无源组件的混合则须藉助于半导体组件的混合模式制程(mixed-mode process)而制备。
因此，借由所谓的混合模式制作程序可将如金氧半导体场效应晶体管(于下文中简称为MOSFET)、晶体管以及如导线等主要组件依照所期望的方式确实地合并以及制作于同一集成电路中。
如此的混合模式制程可改善IC产品的制作效率及组件表现。此外，其亦可降低所需的制程步骤而于单一集成电路上同时形成不同类型的组件进而降低制作成本。
美国第5,918,119专利中解说了一种整合多个具有不同栅极介电层(gate dielectric)厚度的MOSFET组件以及电容器的混合模式制程。此外，美国第6,586,299号专利则教导了一种同时形成导线、晶体管以及电容结构的混合模式制程。然而，于上述两篇美国专利中当形成组件时皆无采用掩模层(hard mask layer)的使用，故于制作MOSFET组件时需多使用一道额外微影程序。因此，吾等便需要一种用于IC制作的简化混合模式制程，以改善制作效率。
发明内容
有鉴于此，本发明的主要目的就是提供一种可于半导体结构上同时形成数种不同类型组件的一种混合模式制程以及具有较少半导体结构制造步骤的混合模式制程。
此外，本发明的另一目的就是提供一种采用掩模层的混合模式制程，并于不同类型组件形成后分别留下于各组件之上。
为达上述目的，本发明提供了一种混合模式制程，包括下列步骤：
提供一半导体结构；依序形成一第一导电层、一介电层以及一第二导电层于该半导体结构上；于一部分的该第二导电层及该介电层内形成一第一堆栈结构并露出未为该第一堆栈结构所覆盖的第一导电层；顺应地沉积一掩模层于该第一导电层上并覆盖其上的该第一堆栈结构；以及图案化该掩模层及该第一导电层以于该半导体结构上同时形成一电容器以及一导线，其中该电容器包括该第一堆栈结构、于该第一堆栈结构上的一图案化掩模层以及于该第一堆栈结构之下的一图案化第一导电层而该导线包括一图案化的第一导电层以及堆栈于其上的一图案化掩模层。
此外，于该半导体结构上形成该第一导电层前更包括选择性地形成一栅介电层于一部分的该半导体结构上的步骤而于图案化该掩模层及该第一导电层时该栅极介电层亦为图案化以形成一第二堆栈结构，其中该第二堆栈结构包括堆栈于该半导体结构上的一图案化第一导电层、一图案化掩模层以及一图案化栅极介电层。接着可于该第二堆栈结构两侧该半导体结构内形成源/漏极区并于该第二堆栈结构的各侧壁上形成一间隔物。最后选择性地形成一硅化物层于该源/漏极区的上表面以于该半导体结构上以形成包含有该第二堆栈结构的一金氧半导体场效应晶体管(MOSFET)。
藉由上述混合模式制程的施行，便可于一半导体结构上同时形成两种不同类型的组件。
此外，依据本发明一实施例的一种采用掩模层的混合模式制程，包括下列步骤：
提供具有一导电区域、一金氧半导体区域以及一电容器区域的一半导体结构；依序形成一第一导电层、一介电层以及一第二导电层于该半导体结构上；于该电容器区域内一部分的该第二导电层以及该介电层内形成一第一堆栈结构并露出未为该第一堆栈结构所覆盖的第一导电层；顺应地沉积一掩模层于该第一导电层上并覆盖其上的该第一堆栈结构；分别于该电容器区域、该导电区域以及该金氧半导体区域内的掩模层中形成一第一图案、一第二图案以及一第三图案，其中该第一图案位于覆盖该第一堆栈结构的该掩模层而该第二图案及该第三图案则分别覆盖其它部分的该掩模层；以及图案化该掩模层与该第一导电层以分别于该晶体管区域、该导电区域及该金氧半导体区域的该半导体结构上同时形成一电容器、一第二堆栈结构以及一第三堆栈结构，其中该电容器包括该第一堆栈结构、位于该第一堆栈结构上的一图案化掩模层以及该第一堆栈结构下方的第一导电层，该第二堆栈结构及该第三导电结构分别包括一图案化第一导电层及堆栈于其上的一图案化掩模层。
此外，于该半导体结构上形成该第一导电层前更包括选择性地形成一栅极介电层于该金氧半导体区域内一部分的该半导体结构上的步骤，而于图案化该掩模层及该第一导电层时，亦图案化位于该金氧半导体区域内的该栅极介电层以形成一第二堆栈结构，其中该第二堆栈结构包括堆栈于该半导体结构上的一图案化的第一导电层、一图案化掩模层以及一图案化栅极介电层。接着于该金氧半导体区域内的该第三堆栈结构两侧的半导体结构内形成源/漏极区，以及于该第三堆栈结构的各侧壁上形成一间隔物，最后选择性地形成一硅化物层于该源/漏极区的上表面以于该半导体结构上形成包含有该第三堆栈结构的一金氧半导体场效应晶体管(MOSFET)。
附图说明
图1为一示意图，用以显示具有一隔离结构的一半导体结构；
图2为一示意图，用以显示当图1结构上形成有额外膜层的情形；
图3为一示意图，用以显示当图2结构于一蚀刻步骤后所形成的一第一堆栈结构；
图4为一示意图，用以显示当图3结构上具有掩模层及额外膜层的情形；
图5为一示意图，用以显示当图4结构于另一蚀刻步骤后的结构；以及
图6为一示意图，用以显示于当图6的结构于一离子布植程序及形成有间隔物及硅化物层后的结构。
符号说明：
10～半导体结构； 12～隔离结构；
14～导电区域； 16～金氧半导体区域；
18～电容器区域； 20～栅极介电层；
22～第一导电层； 24～介电层；
26～第二导电层；
20b～图案化的栅极介电层；
22a、22b、22c～图案化的第一导电层；
24a～图案化的介电层；
26a～图案化的第二导电层； 28a～第一图案；
30～第一堆栈结构； 32～掩模层；
34a～第二图案； 34b～第三图案；
34c～第四图案； 36～第一组件；
38～第二堆栈结构； 40～第二组件；
42～源/漏极区； 44～间隔物；
46～硅化物层； M～金氧半导体晶体管。
具体实施方式
为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：
本发明的混合模式制程将配合图1至图6作一详细叙述如下。如图1所示，首先提供具有至少一导电区域14、一金氧半导体(metal-oxidescmiconductor；以下简称为MOS)区域16以及一电容器区域18的一半导体结构10。半导体结构10例如为一硅基底，或可为包括形成于如基底或晶片上的导电及/或绝缘层与有源及/或无源组件的一结构。
如场氧化物(filed oxide，FOX)的隔离结构12则接着形成于导电区域14以及电容器区域18内的部分半导体结构10上。隔离结构12亦可采用由习知浅沟槽隔离技术所制作的浅沟槽隔离物(shallow trench isolation，STI)所替代。
如图2所示，接着于MOS区域16内的半导体结构10上选择地形成一栅极介电层20。然后于半导体结构10上依序形成一第一导电层22、一介电层24以及一第二导电层26。接着，藉由一微影步骤(未图示)以定义形成于半导体结构10上的光阻材料层而形成覆盖于电容区域18内部分的第二导电层26上的一第一图案28a。在此，栅极介电层20可为热氧化形成的二氧化硅或具有高介电常数(介电常数通常大于5)的高介电材料，例如为二氧化铪、二氧化锆、二氧化钛、氧化铝或氧化钽。此外，第一导电层22及第二导电层26的材质可为多晶硅而介电层24的材质则可为二氧化硅、氮化硅、氮氧化硅或前述可由化学气相沉积法或溅镀法所形成的高介电材料。介电层24的厚度约为60～500埃而第一导电层22与第二导电层26的厚度则分别约为1500～3000埃与1500～3000埃。
如图3所示，接着施行一蚀刻步骤(未图标)，采用电容器区域18内的第一图案28a作为蚀刻掩模以图案化未为该第一图案28a所覆盖的第二导电层26与介电层24。故于此蚀刻步骤结束及去除第一图案28a后，于电容区域18内便形成有包含有图案化的介电层24a与图案化的第二导电层26a的第一堆栈结构30。
如图4所示，接着于第一导电层22上顺应地沉积一掩模层32并覆盖于其上的第一堆栈结构30。掩模层32材质可为氮化硅材料或为异于第一导电层22的传统绝缘材料或非光阻材料。其厚度约为1000～3000埃。接着，经由另一微影步骤(未图示)以定义沉积于掩模层32及其上方第一堆栈结构30上的光阻材料以于掩模层32上形成分别覆盖于导电区域14、MOS区域16及电容器区域18内的部分掩模层32的一第二图案34a、一第三图案34b以及一第四图案34c。
如图5所示，接着另外施行一蚀刻步骤(未图示)并采用分别形成于电容器区域18、MOS区域16及导电区域14内的第二图案34a、第三图案34b及第四图案34c作为蚀刻掩模，蚀刻定义未为此些图案所覆盖的掩模层34部分及第一导电层22直到露出如半导体结构10或隔离结构12等较下方结构。并此蚀刻步骤结束接着移除上述图案，以于电容器区域18内形成为图案化的掩模层32a所覆盖且包括第一堆栈结构30的第一组件36，以及于MOS区域16内形成包括图案化的栅极介电层20b、导电层22b及掩模层32b的第二堆栈结构38以及于导电区域14内形成包括图案化的第一导电层22c以及堆栈于其上的图案化掩模层32c的第二组件40。
如图6所示，接着施行一离子布植程序(未图标)以于邻近于第二堆栈结构38两侧的半导体结构中形成源/漏极区42。接着于第一组件36、第二组件40以及第二堆栈结构38的两侧形成由如氮化硅的绝缘材质所构成的间隔物44。接着，藉由自对准金属硅化程序(未图标)的施行，以于MOS区域16内的源/漏极区42上表面形成一硅化物层46而于半导体结构10上形成了如金氧半导体晶体管M的第三组件。
如图6所示，如电容器的第一组件36中的经图案化的第一导电层22a、介电层24a以及第二导电层26a分别作为其下电极、介电材料层与上电极。而覆盖于第一组件36上的图案化的掩模层34a则保护了此第一组件36免于受到当形成源/漏极区42时所施行的离子布植的伤害。此外，为图案化的掩模层34c所覆盖且保护的经图案化的第一导电层22c所构成的第二组件40亦可免于形成源/漏极区42时所施行的离子布植的伤害而可作为导线之用。再者，形成于隔离结构12上如导线的第二组件40以及可作为电容器的第一组件36可更选择地形成于非为隔离结构12的半导体结构10上。
藉由前述图1至图6所描述的本发明实施例的混合模式制程，熟悉此技艺者可经由修改此制程而于半导体结构上同时形成多于两种不同类型组件，而非以本发明实施例中的前述混合模式制程而加以限定本发明。
相较于美国第5,918,119号专利以及第6,586,229号专利，本发明提供了一种采用掩模层的混合模式制程以同时于半导体结构上形成多种不同类型的组件。
由于本发明于不同组件上使用非光阻材料的图案化掩模层，本发明的混合模式制程可确保电容器中的介电层厚度并有效维持其电容值。再者，形成于每一组件表面的掩模层可有效保护其下组件免于如源/漏极区离子布植的离子植入程序影响。因此，便可以防止使用如传统图案化光阻材料所常见的离子击穿效应并可省去额外一道的微影制程。
此外，相较于美国第6,586,229号专利所图示制程，藉由本发明的混合模式制程可较简单地制作出一电容器，且于本发明中亦可形成采用自对准金属硅化制程以制作出具有降低电阻值的MOSFET。如此，采用本发明的混合模式制程将可改善所制造出IC产品的制造效率及其组件表现。更者，可更为精简其所需的制造步骤而实现节省成本的目的。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
Claims (14)
1.一种混合模式制程，包括下列步骤：
提供一半导体结构；
依序形成一第一导电层、一介电层以及一第二导电层于该半导体结构上；
于一部分的该第二导电层及该介电层内形成一第一堆栈结构并露出未为该第一堆栈结构所覆盖的第一导电层；
顺应地沉积一掩模层于该第一导电层上并覆盖其上的该第一堆栈结构；以及
图案化该掩模层及该第一导电层以于该半导体结构上同时形成一电容器以及一导线，其中该电容器包括该第一堆栈结构、于该第一堆栈结构上的一图案化掩模层以及于该第一堆栈结构之下的一图案化第一导电层，而该导线包括一图案化的第一导电层以及堆栈于其上的一图案化掩模层。
2.根据权利要求1所述的混合模式制程，其中该图案化掩模层覆盖该第一堆栈结构的侧壁。
3.根据权利要求1所述的混合模式制程，其中该介电层的材质为二氧化硅、氮化硅、氮氧化硅或高介电常数材料。
4.根据权利要求1所述的混合模式制程，其中该掩模层的材质为异于该第一导电层材质的非光阻材料。
5.一种混合模式制程，包括下列步骤：
提供具有一导电区域与金属半导体区域的一半导体结构；
选择性地形成一栅介电层于该金属半导体区域内的该半导体结构上；
形成一第一导电层于该半导体结构上，并覆盖该栅介电层；
沉积一掩模层于该第一导电层上；
分别于该导电区域与该金属半导体区域内的掩模层形成一第一图案与一第二图案，其中该第一图案与该第二图案则分别覆盖该些区域内部分的该掩模层；以及
图案化该掩模层、第一导电层以及该栅介电层，以分别于该导电区域及该金属半导体区域内的该半导体结构上同时形成一导线以及一堆栈结构，其中该导线包括一图案化第一导电层及堆栈于其上的一图案化掩模层，而该堆栈结构包括图案化的栅介电层以及依序堆栈于该栅介电层上的一图案化第一导电层与一图案化掩模层。
6.根据权利要求5所述的混合模式制程，更包括下列步骤：
于该堆栈结构两侧该半导体结构内形成源/漏极区；
于该堆栈结构的各侧壁上形成一间隔物；以及
选择性地形成一硅化物层于该源/漏极区的上表面以于该半导体结构上形成包含有该堆栈结构的一金氧半导体场效应晶体管。
7.一种混合模式制程，包括下列步骤：
提供具有一导电区域、一金氧半导体区域以及一电容器区域的一半导体结构；
依序形成一第一导电层、一介电层以及一第二导电层于该半导体结构上；
于该电容器区域内一部分的该第二导电层以及该介电层内形成一第一堆栈结构并露出未为该第一堆栈结构所覆盖的第一导电层；
顺应地沉积一掩模层于该第一导电层上并覆盖其上的该第一堆栈结构；
分别于该电容器区域、该导电区域以及该金氧半导体区域内的掩模层中形成一第一图案、一第二图案以及一第三图案，其中该第一图案位于覆盖该第一堆栈结构的该掩模层而该第二图案及该第三图案则分别覆盖其它部分的该掩模层；以及
图案化该掩模层与该第一导电层以分别于该电容器区域、该导电区域及该金氧半导体区域的该半导体结构上同时形成一电容器、一第二堆栈结构以及一第三堆栈结构，其中该电容器包括该第一堆栈结构、位于该第一堆栈结构上的一图案化掩模层以及该第一堆栈结构下方的第一导电层，该第二堆栈结构及该第三堆栈结构分别包括一图案化第一导电层及堆栈于其上的一图案化掩模层。
8.根据权利要求7所述的混合模式制程，其中该图案化掩模层覆盖该第一堆栈结构的侧壁。
9.根据权利要求7所述的混合模式制程，其中该介电层材质为二氧化硅、氮化硅、氮氧化硅或高介电常数材料。
10.根据权利要求7所述的混合模式制程，其中该第二堆栈结构为一导线。
11.根据权利要求7所述的混合模式制程，其中该掩模层的材质为异于该第一导电层的非光阻材料。
12.根据权利要求7所述的混合模式制程，于该半导体结构上形成该第一导电层前更包括选择性地形成一栅极介电层于该金氧半导体区域内一部分的该半导体结构上的步骤。
13.根据权利要求12所述的混合模式制程，于图案化该掩模层及该第一导电层时，亦图案化位于该金氧半导体区域内的该栅极介电层以形成该第三堆栈结构，其中该第三堆栈结构包括堆栈于该半导体结构上的一图案化的第一导电层、一图案化掩模层以及一图案化栅极介电层。
14.根据权利要求13所述的混合模式制程，其中于该半导体结构上形成该电容器、该第二堆栈结构及该第三堆栈结构后，更包括下列步骤：
于该金氧半导体区域内的该第三堆栈结构两侧的半导体结构内形成源/漏极区；
于该第三堆栈结构的各侧壁上形成一间隔物；以及
选择性地形成一硅化物层于该源/漏极区的上表面以于该半导体结构上形成包含有该第三堆栈结构的一金氧半导体场效应晶体管。
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|---|---|---|---|---|
| CN1195425A (zh) * | 1995-08-28 | 1998-10-07 | 西门子公司 | 制造一种eeprom－半导体结构的方法 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1195425A (zh) * | 1995-08-28 | 1998-10-07 | 西门子公司 | 制造一种eeprom－半导体结构的方法 |
| US5918119A (en) * | 1997-12-08 | 1999-06-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for integrating MOSFET devices, comprised of different gate insulator thicknesses, with a capacitor structure |
| US6323079B1 (en) * | 1998-04-24 | 2001-11-27 | Asahi Kasei Microsystems Co., Ltd. | Method for manufacturing a semiconductor device |
| CN1402303A (zh) * | 2001-08-20 | 2003-03-12 | 联华电子股份有限公司 | 整合高压元件制程的形成高阻值电阻的方法 |
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