CN1314099C - 填充隔离槽的双后撤方法 - Google Patents

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Abstract

公开了一种填充隔离槽的方法，所述隔离槽向下穿过氮化硅层蚀刻到硅基底，该方法包括执行所述氮化物层离开所述沟槽的第一后撤，使得暴露所述沟槽的槽角以象期望的那样优化角的圆化；为所述沟槽提供一氧化硅沟槽衬垫；执行所述氮化硅层离开所述沟槽的第二后撤，使得露出与所述槽角相邻的足够量的下面层，以利用随后的保护填充物有效地保护所述槽角；提供足够厚度的保护填充物来填充所述沟槽并覆盖所述槽角相邻的所述基底。

Description

填充隔离槽的双后撤方法
技术领域
本发明涉及在半导体器件制造过程中氮化物衬底的后撤。
发明背景
在目前半导体器件的制造过程中，通过后撤衬底氮化物，接着通过衬垫氧化来实现单个沟槽隔离(STI)角的角部圆化。氮化物衬垫后撤的量是在角部保护(需要大的后撤)和角部形状(较小的后撤，最好同衬垫氧化一起)之间的折衷。因此需要一种基本上同时优化角部保护和角部形状的方法。
发明内容
公开了一种填充隔离槽的方法，所述隔离槽向下穿过氮化硅层蚀刻到硅基底，该方法包括执行所述氮化物层离开所述沟槽的第一后撤，使得暴露所述沟槽的槽角以象期望的那样优化角的圆化；为所述沟槽提供氧化硅沟槽衬垫；执行所述氮化硅层离开所述沟槽的第二后撤，使得露出与所述槽角相邻的足够量的下面层，以利用随后的保护填充物有效地保护所述槽角；提供足够厚度的保护填充物来填充所述沟槽并覆盖与所述槽角相邻的所述基底。
在本发明的另一个方面，所述下面层包括将所述氮化硅层结合到所述基底的氧化硅层；在所述第一后撤过程中，沿所述氮化硅层对所述氧化硅层进行深蚀刻；在所述第二后撤过程中，基本上不蚀刻所述氧化硅层蚀刻。
在本发明的又一个方面，所述第一后撤是通过氢氟酸湿蚀刻。
在本发明的再一个方面，所述第二后撤是通过磷酸湿蚀刻。
在本发明的另一个方面，所述第二后撤从所述槽角深蚀刻所述氮化物层大约100埃。
在本发明的又一个方面，所述保护填充物是高密度等离子氧化硅填充物。
在本发明的再一个方面，所述保护填充物是TEOS填充物。
在本发明的又一个方面，所述沟槽衬垫是通过对所述沟槽壁的热氧化而设置的。
在本发明的再一个方面，所述热氧化是以优化角圆化的方式进行的。
公开了一种填充隔离槽的方法，所述隔离槽向下穿过氮化硅层和氧化层蚀刻到硅基底，所述氧化层将所述氮化物层结合到所述基底，该方法包括：执行所述氮化物层和氧化物层离开所述沟槽的第一后撤，使得暴露所述沟槽的槽角，以象期望的那样优化角的圆化；为所述沟槽提供氧化硅沟槽衬垫；执行所述氮化硅层而不是所述氧化硅层离开所述沟槽的第二后撤，使得露出与所述槽角相邻的足够量的下面氧化硅层，以利用随后的保护填充物有效地保护所述槽角；提供足够厚度的所述保护填充物来填充所述沟槽并覆盖所述槽角相邻的所述基底。
在本发明的另一个方面，所述第一后撤是通过氢氟酸湿蚀刻。
在本发明的又一个方面，所述第二后撤是通过磷酸湿蚀刻。
在本发明的再一个方面，所述第二后撤从所述槽角深蚀刻所述氮化物层大约100埃。
在本发明的另一个方面，所述保护填充物是高密度等离子氧化硅填充物。
在本发明的又一个方面，所述保护填充物是TEOS填充物。
在本发明的再一个方面，所述沟槽衬垫是通过对所述沟槽壁的热氧化而设置的。
在本发明的又一个方面，所述热氧化是以优化角圆化的方式进行的。
公开了一种填充隔离槽的方法，所述隔离槽向下穿过氮化硅层和氧化层蚀刻到硅基底，所述氧化层将所述氮化物层结合到所述基底，该方法包括：执行所述氮化物层和氧化物层离开所述沟槽的第一后撤，使得暴露所述沟槽的槽角，以象期望的那样优化角的圆化；通过对所述沟槽壁的热氧化为所述沟槽提供氧化硅沟槽衬垫；执行所述氮化硅层而不是所述氧化硅层离开所述沟槽的第二后撤，使得露出与所述槽角相邻的足够量的下面氧化硅层，以利用随后的保护填充物有效地保护所述槽角；提供足够厚度的所述保护填充物来填充所述沟槽并覆盖所述槽角相邻的所述基底；所述保护填充物的材料从高密度等离子氧化硅或TEOS中选取；将所述保护填充物向下磨平到所述氮化硅层的水平；并将不被所述保护填充物覆盖的所述氮化硅层和氧化硅层除去。
附图说明
图1a到图1e显示了本发明的操作步骤。
图2a到图2d显示了现有技术的操作步骤。
具体实施方式
参考图2a到图2d，对半导体技术中典型的隔离槽制备方法进行回顾是有意义的。
参考图2a，半导体晶片1包括在其上沉积有氧化硅层衬底3和氮化硅层衬底4的硅基底2。通过氧化物层3和氮化物层4向下直到基底2蚀刻沟槽5。氧化物层3用于修正在氮化硅层4和基底2之间热延系数的巨大差距。如下所述，氮化物衬底4用作为硅沟槽蚀刻的硬掩模和为其后的CMP处理的阻止层。
参考图2b，通过对有关硅的氧化物和氮化物的选择性RIE蚀刻，氧化物衬底3和氮化物衬底4从沟槽5后撤。这可以通过对硅的选择性湿蚀刻处理，例如HF/Hthylenglycol湿蚀刻来完成。
其目的是使氮化物从角部后撤距离D，该距离足够远以满足为随后的氧化露出隔离槽角5′，而又不会远到引起过度的后撤。过度的后撤意味着角会太尖，由此增加了设备栅极到基底2短路的危险。存在一个给出最佳圆角的最优量级的后撤。该最优量级依靠下面的衬垫氧化处理。
参考图2c，通过沟槽壁的热氧化提供了带有氧化物衬垫6的沟槽5。衬垫6越厚，角5′就会越圆，但是制造过程的时间消耗和能量消耗也越多。
参考图2d，将HDP氧化填充物7沉积在氮化物衬底4的顶部和沟槽内，随后通过CMP处理，使用氮化物作为CMP阻止物将HDP氧化物7抛光回氮化物衬底4的水平。接着，剥去氮化物和氧化物层。可以看到，只有来自图2b的后撤步骤的距离D的角5′由HDP氧化填充物保护起来。
如上所述，现有技术的方法需要在保护沟槽角5′和保留沟槽角5′的形状之间折衷。在这一点上，在本工艺中保护了角，但是在器件的进一步继续处理中，只要执行另一个氧化物蚀刻步骤，覆盖的HDP氧化物7就会更多地被除去。最终，当栅极氧化物增长时露出角。当栅极氧化物在尖锐的角上生长时，在尖锐的角上的电场和圆角相比要高。较高的电场会导致设备性能的降低。如图1a到1e所示的本发明的方法，提供了一种双后撤方法，通过同时允许角的保护和角的圆化从而消除了上面的折衷方式。
我们现在可以关注本发明的方法。
参考图1a，和在现有技术中一样，蚀刻隔离槽。
参考图1b，执行第一后撤，但是这里从沟槽5的后撤距离d要小于现有技术中。后撤量依据衬垫氧化的厚度而进行优化。所使用的化学处理需求和现有技术中的没有区别。此外，由于其高度依赖于所使用的衬垫氧化(特别是衬垫氧化的厚度)，所以这里不必采用固定的时间。对于最佳角部圆化的最适宜后撤量总是远小于对等于衬垫厚度的现有技术的后撤，因此
d＜D，或者甚至d＜＜D
参考图1c，通过对暴露的硅的热氧化提供氧化物衬垫6。
参考图1d，执行第二后撤，将氧化物和氮化物层从沟槽中蚀刻掉，到达这样的程度，即足以暴露与槽角5′相邻基底2的区域2′。由于该第二后撤会蚀刻局部的氮化物衬底4到氧化物衬底3，所以该第二后撤采用和第一后撤不同的化学处理。
对氮化硅优选蚀刻包括磷酸(H3PO4)和氢氧化钠(NaOH)无向性湿蚀刻，对于氧化硅、有机聚合物、多晶硅、硅和金属选择上述蚀刻。通过在一定温度下将晶片浸入NaOH或H3PO4的水溶液中，对氢氧化钠进行蚀刻，温度一般是80℃或更高，最好是100℃或更高，对于磷酸蚀刻，温度一般是150℃或更高，最好是180℃或更高。
当进行磷酸蚀刻时，最好以加热回流维持溶液中蚀刻剂的浓度。已经发现回流、沸腾在180℃的磷酸对氮化硅膜可提供每分钟
Figure C0380195900081
的蚀刻率。沉积的氧化硅具有每分钟大约 的蚀刻率(依赖于温度和制备的每分钟
Figure C0380195900083
的范围)。单晶硅具有大约每分钟
Figure C0380195900084
的蚀刻率。从140-200℃，蚀刻率随温度增长。磷酸的含水量在氮化硅和氧化硅的蚀刻中扮演着重要的角色。在恒温下，水的增加会使氮化硅的蚀刻率增加，而使氧化硅的蚀刻率下降。在市场上可以得到特别为磷酸加热回流设计的一些化学浴加热回流系统，例如由俄亥俄的Streetsboro的Lufran公司以NITRAN商标出售的那些系统。
典型的第二后撤可以大约为100埃。因为后撤是从各个方向去除氮化物，所以氮化物层4由于后撤而被削薄。存在能够保留怎样薄的氮化物衬底的限制。该限制依赖于其中氮化物衬底作为阻止层使用的CMP处理。另一个限制是由以下事实给出的，即后撤越多，由HDP氧化物7覆盖的活性区域越大，因此器件活性区域就丢失了。
参考图1e，接着用一种保护填充物填充沟槽，即HDP氧化物7或TEOS填充物。其次，如在现有技术中那样，通过CMP将这种保护填充物向下抛光到氮化物4的水平上，氮化物层4接着会被剥去。要说明的是，本发明并不限于HDP氧化物填充物，还可以使用任何填充材料，例如TEOS。要注意氧化物衬底层3是怎样辅助对角5′进行保护的。
HDP-CVD氧化硅膜通常会在存在电磁波辐射和惰性气体例如氩气(Ar)或氦气(He)的情况下由硅烷(SiH4)和氧气(O2)反应生成。
可以看出，本发明的方法允许在半导体器件制造中形成期望的最佳圆角，同时还允许用户通过在角上提供更大量重叠的HDP填充物以及为HDP氧化物提供更大的填充开口向角提供更多的氧化物保护，由此实现具有可能更小内部空腔的更好的填充。因此，消除了现有技术在最优角圆和角的保护之间进行的折衷。
一般，反应压力会相当低，通常低于10m torr(托)，并且通常会在磁控管溅射环境中操作。这这种条件下，被沉积的薄膜会开始在包括接触孔和沟槽的侧壁和底部的晶片的整个表面上相似地覆盖。在常规CVD处理下，会造成在沟槽和孔边缘的悬垂并最终在顶部密封，从而在其中留下空腔。但是，在HDP沉积中，在高能等离子状态中的惰性气体和反应物的激发造成即使在其沉积过程中，沉积材料也会连续溅射出来。这导致沉积材料性能类似流体并且以平面而不是共形方式沉积于沟槽和孔中，由此避免了任何空腔的形成。
HDP-CVD反应器通常利用辉光放电来产生能量足够导致在正在沉积的材料中溅射的离子。辉光放电是由一种直流二极管型系统或射频二极管型系统中的任何一种或者两者产生的一种自维持等离子。将例如氩气的一种惰性气体引入一对电极之间，其具有足够强的电场使得反应物和惰性气体电离为等离子状态。因为与直流二极管系统相比可以在相当低的压力下操作并且提供较高的沉积率，所以优选射频二极管系统。优选的射频二极管系统会配备有磁控管源用于帮助限制接近晶片表面的电极。商业上流行的系统包括由Applied Materials以商标“Centura”出售的那些系统。
将会理解的是，在这里公开的所有物理量，除非另外明确地指出，否则都不是解释为完全等于所公开的量，而是大约等于所公开的量。此外，仅仅缺少例如“大约”或类似限定词，不管这样的限定词是否在这里用于相关的任何其它物理量，都不能明确解释为任一这样公开的物理量是精确量。
虽然已经展示和介绍了优选实施例，但是在不脱离本发明的主旨和范围的情况下可以作出各种修改和替换。因此，可以理解为本发明只是以说明性的方法进行了描述，并且这里已经公开的说明和实施例不能解释为对权利要求的限制。

Claims (18)

1、一种填充隔离槽的方法，所述隔离槽向下穿过氮化硅层蚀刻到硅基底，所述方法包括：
执行所述氮化硅层离开所述沟槽的第一后撤，使得暴露所述沟槽的槽角以象期望的那样优化角的圆化；
为所述沟槽提供氧化硅沟槽衬垫；
执行所述氮化硅层离开所述沟槽的第二后撤，使得露出与所述槽角相邻的足够量的下面层，以利用随后的保护填充物有效地保护所述槽角；
提供足够厚度的所述保护填充物来填充所述沟槽并覆盖与所述槽角相邻的所述基底。
2、根据权利要求1的方法，其中
所述下面层包括把所述氮化硅层结合到所述基底的氧化硅层；
在所述第一后撤过程中，沿所述氮化硅层对所述氧化硅层进行深蚀刻；
在所述第二后撤过程中，不蚀刻所述氧化硅层。
3、根据权利要求2的方法，其中所述第一后撤是通过氢氟酸湿蚀刻。
4、根据权利要求2的方法，其中所述第二后撤是通过磷酸湿蚀刻。
5、根据权利要求1的方法，其中所述第二后撤从所述槽角深蚀刻所述氮化硅层100埃。
6、根据权利要求1的方法，其中所述保护填充物是高密度等离子氧化硅填充物。
7、根据权利要求1的方法，其中所述保护填充物是TEOS填充物。
8、根据权利要求1的方法，其中所述沟槽衬垫是通过对所述沟槽壁的热氧化而设置的。
9、根据权利要求8的方法，其中所述热氧化是以优化角圆化的方式进行的。
10、一种填充隔离槽的方法，所述隔离槽向下穿过氮化硅层和氧化硅层蚀刻到硅基底，所述氧化硅层将所述氮化硅层结合到所述基底，该方法包括：
执行所述氮化硅层和氧化硅层离开所述沟槽的第一后撤，使得暴露所述沟槽的槽角，以象期望的那样优化角的圆化；
为所述沟槽提供氧化硅沟槽衬垫；
执行所述氮化硅层而不是所述氧化硅层离开所述沟槽的第二后撤，使得露出与所述槽角相邻的足够量的下面氧化硅层，以利用随后的保护填充物有效地保护所述槽角；
提供足够厚度的所述保护填充物来填充所述沟槽并覆盖与所述槽角相邻的所述基底。
11、根据权利要求10的方法，其中所述第一后撤是通过氢氟酸湿蚀刻。
12、根据权利要求10的方法，其中所述第二后撤是通过磷酸湿蚀刻。
13、根据权利要求10的方法，其中所述第二后撤从所述槽角深蚀刻所述氮化硅层100埃。
14、根据权利要求10的方法，其中所述保护填充物是高密度等离子氧化硅填充物。
15、根据权利要求10的方法，其中所述保护填充物是一种TEOS填充物。
16、根据权利要求10的方法，其中所述沟槽衬垫是通过对所述沟槽壁的热氧化而设置的。
17、根据权利要求16的方法，其中所述热氧化是以优化角圆化的方式进行的。
18、一种填充隔离槽的方法，所述隔离槽向下穿过氮化硅层和氧化硅层蚀刻到硅基底，所述氧化硅层将所述氮化硅层结合到所述基底，该方法包括：
执行所述氮化硅层和氧化硅层离开所述沟槽的第一后撤，使得暴露所述沟槽的槽角，以象期望的那样优化角的圆化；
通过对所述沟槽壁的热氧化为所述沟槽提供氧化硅沟槽衬垫；
执行所述氮化硅层而不是所述氧化硅层离开所述沟槽的第二后撤，使得露出与所述槽角相邻的足够量的下面氧化硅层，以利用随后的保护填充物有效地保护所述槽角；
提供足够厚度的所述保护填充物来填充所述沟槽并覆盖所述槽角相邻的所述基底；所述保护填充物的材料从高密度等离子氧化硅或TEOS中选取；
将所述保护填充物向下磨平到所述氮化硅层的水平；并将不被所述保护填充物覆盖的所述氮化硅层和氧化硅层除去。
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Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6699240B2 (en) 2001-04-26 2004-03-02 Medtronic, Inc. Method and apparatus for tissue ablation
US20030186555A1 (en) * 2002-03-26 2003-10-02 Ming-Chung Liang Utilizing chemical dry etching for forming rounded corner in shallow trench isolation process
US7388259B2 (en) * 2002-11-25 2008-06-17 International Business Machines Corporation Strained finFET CMOS device structures
US6974981B2 (en) * 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
US6887798B2 (en) * 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
CN100407382C (zh) * 2003-07-11 2008-07-30 中芯国际集成电路制造(上海)有限公司 浅沟道隔离处理的双衬垫氧化物工艺
US6974755B2 (en) * 2003-08-15 2005-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure with nitrogen-containing liner and methods of manufacture
US7410846B2 (en) * 2003-09-09 2008-08-12 International Business Machines Corporation Method for reduced N+ diffusion in strained Si on SiGe substrate
US6890808B2 (en) * 2003-09-10 2005-05-10 International Business Machines Corporation Method and structure for improved MOSFETs using poly/silicide gate height control
US6887751B2 (en) * 2003-09-12 2005-05-03 International Business Machines Corporation MOSFET performance improvement using deformation in SOI structure
US7170126B2 (en) * 2003-09-16 2007-01-30 International Business Machines Corporation Structure of vertical strained silicon devices
US7119403B2 (en) * 2003-10-16 2006-10-10 International Business Machines Corporation High performance strained CMOS devices
US7037770B2 (en) * 2003-10-20 2006-05-02 International Business Machines Corporation Method of manufacturing strained dislocation-free channels for CMOS
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US7129126B2 (en) * 2003-11-05 2006-10-31 International Business Machines Corporation Method and structure for forming strained Si for CMOS devices
US7015082B2 (en) * 2003-11-06 2006-03-21 International Business Machines Corporation High mobility CMOS circuits
US7029964B2 (en) * 2003-11-13 2006-04-18 International Business Machines Corporation Method of manufacturing a strained silicon on a SiGe on SOI substrate
US7122849B2 (en) * 2003-11-14 2006-10-17 International Business Machines Corporation Stressed semiconductor device structures having granular semiconductor material
US7247534B2 (en) 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
US7198995B2 (en) * 2003-12-12 2007-04-03 International Business Machines Corporation Strained finFETs and method of manufacture
KR100561520B1 (ko) * 2003-12-30 2006-03-17 동부아남반도체 주식회사 반도체 소자 분리막 형성 방법
US7247912B2 (en) * 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US7381609B2 (en) 2004-01-16 2008-06-03 International Business Machines Corporation Method and structure for controlling stress in a transistor channel
US7202132B2 (en) 2004-01-16 2007-04-10 International Business Machines Corporation Protecting silicon germanium sidewall with silicon for strained silicon/silicon germanium MOSFETs
US7118999B2 (en) 2004-01-16 2006-10-10 International Business Machines Corporation Method and apparatus to increase strain effect in a transistor channel
US7923782B2 (en) 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
US7205206B2 (en) * 2004-03-03 2007-04-17 International Business Machines Corporation Method of fabricating mobility enhanced CMOS devices
US7504693B2 (en) 2004-04-23 2009-03-17 International Business Machines Corporation Dislocation free stressed channels in bulk silicon and SOI CMOS devices by gate stress engineering
US7223994B2 (en) * 2004-06-03 2007-05-29 International Business Machines Corporation Strained Si on multiple materials for bulk or SOI substrates
US7037794B2 (en) * 2004-06-09 2006-05-02 International Business Machines Corporation Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
US7217949B2 (en) 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
US6991998B2 (en) * 2004-07-02 2006-01-31 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
US7384829B2 (en) * 2004-07-23 2008-06-10 International Business Machines Corporation Patterned strained semiconductor substrate and device
US7173312B2 (en) * 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
US7274084B2 (en) * 2005-01-12 2007-09-25 International Business Machines Corporation Enhanced PFET using shear stress
US20060160317A1 (en) * 2005-01-18 2006-07-20 International Business Machines Corporation Structure and method to enhance stress in a channel of cmos devices using a thin gate
US7432553B2 (en) * 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
US7256081B2 (en) * 2005-02-01 2007-08-14 International Business Machines Corporation Structure and method to induce strain in a semiconductor device channel with stressed film under the gate
US7224033B2 (en) 2005-02-15 2007-05-29 International Business Machines Corporation Structure and method for manufacturing strained FINFET
US7545004B2 (en) * 2005-04-12 2009-06-09 International Business Machines Corporation Method and structure for forming strained devices
US20060231908A1 (en) * 2005-04-13 2006-10-19 Xerox Corporation Multilayer gate dielectric
US7544577B2 (en) * 2005-08-26 2009-06-09 International Business Machines Corporation Mobility enhancement in SiGe heterojunction bipolar transistors
US7202513B1 (en) * 2005-09-29 2007-04-10 International Business Machines Corporation Stress engineering using dual pad nitride with selective SOI device architecture
US20070096170A1 (en) * 2005-11-02 2007-05-03 International Business Machines Corporation Low modulus spacers for channel stress enhancement
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US20070099360A1 (en) * 2005-11-03 2007-05-03 International Business Machines Corporation Integrated circuits having strained channel field effect transistors and methods of making
US7785950B2 (en) * 2005-11-10 2010-08-31 International Business Machines Corporation Dual stress memory technique method and related structure
US7348638B2 (en) * 2005-11-14 2008-03-25 International Business Machines Corporation Rotational shear stress for charge carrier mobility modification
US7709317B2 (en) * 2005-11-14 2010-05-04 International Business Machines Corporation Method to increase strain enhancement with spacerless FET and dual liner process
US7564081B2 (en) * 2005-11-30 2009-07-21 International Business Machines Corporation finFET structure with multiply stressed gate electrode
KR100698085B1 (ko) * 2005-12-29 2007-03-23 동부일렉트로닉스 주식회사 트랜치 형성방법
US7863197B2 (en) * 2006-01-09 2011-01-04 International Business Machines Corporation Method of forming a cross-section hourglass shaped channel region for charge carrier mobility modification
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
US7635620B2 (en) * 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
US7691698B2 (en) 2006-02-21 2010-04-06 International Business Machines Corporation Pseudomorphic Si/SiGe/Si body device with embedded SiGe source/drain
US8461009B2 (en) * 2006-02-28 2013-06-11 International Business Machines Corporation Spacer and process to enhance the strain in the channel with stress liner
US7521307B2 (en) * 2006-04-28 2009-04-21 International Business Machines Corporation CMOS structures and methods using self-aligned dual stressed layers
US7608489B2 (en) * 2006-04-28 2009-10-27 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US7615418B2 (en) * 2006-04-28 2009-11-10 International Business Machines Corporation High performance stress-enhance MOSFET and method of manufacture
US20070262476A1 (en) * 2006-05-09 2007-11-15 Promos Technologies Pte. Ltd. Method for providing STI structures with high coupling ratio in integrated circuit manufacturing
US8853746B2 (en) * 2006-06-29 2014-10-07 International Business Machines Corporation CMOS devices with stressed channel regions, and methods for fabricating the same
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
US7462522B2 (en) 2006-08-30 2008-12-09 International Business Machines Corporation Method and structure for improving device performance variation in dual stress liner technology
US8754446B2 (en) 2006-08-30 2014-06-17 International Business Machines Corporation Semiconductor structure having undercut-gate-oxide gate stack enclosed by protective barrier material
US9362424B2 (en) * 2007-03-29 2016-06-07 Oscar Khaselev Electrical contacts
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
US8598006B2 (en) 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
CN102376619B (zh) * 2010-08-12 2014-02-26 上海华虹宏力半导体制造有限公司 以ono作为硬质掩膜层形成浅沟槽结构的方法
CN102361007A (zh) * 2011-11-02 2012-02-22 上海宏力半导体制造有限公司 沟槽刻蚀方法以及半导体器件
CN104347473A (zh) * 2013-08-05 2015-02-11 中芯国际集成电路制造(北京)有限公司 浅沟槽隔离结构及其形成方法
US10515845B2 (en) 2017-11-09 2019-12-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure including isolations and method for manufacturing the same
TWI755545B (zh) * 2017-11-09 2022-02-21 台灣積體電路製造股份有限公司 包含隔離結構之半導體結構及其製作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989975A (en) * 1997-10-04 1999-11-23 United Microelectronics Corp. Method for manufacturing shallow trench isolation
US6027982A (en) * 1999-02-05 2000-02-22 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolation structures with improved isolation fill and surface planarity
CN1257609A (zh) * 1997-03-26 2000-06-21 艾利森电话股份有限公司 制造平面沟槽的方法
US20010012676A1 (en) * 1998-09-03 2001-08-09 Dickerson David L Isolation Region forming methods

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5893744A (en) * 1997-01-28 1999-04-13 Advanced Micro Devices Method of forming a zero layer mark for alignment in integrated circuit manufacturing process employing shallow trench isolation
US5872045A (en) * 1997-07-14 1999-02-16 Industrial Technology Research Institute Method for making an improved global planarization surface by using a gradient-doped polysilicon trench--fill in shallow trench isolation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1257609A (zh) * 1997-03-26 2000-06-21 艾利森电话股份有限公司 制造平面沟槽的方法
US5989975A (en) * 1997-10-04 1999-11-23 United Microelectronics Corp. Method for manufacturing shallow trench isolation
US20010012676A1 (en) * 1998-09-03 2001-08-09 Dickerson David L Isolation Region forming methods
US6027982A (en) * 1999-02-05 2000-02-22 Chartered Semiconductor Manufacturing Ltd. Method to form shallow trench isolation structures with improved isolation fill and surface planarity

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