CN1292121A - 数据传输控制装置及电子设备 - Google Patents

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Abstract

本发明的目的在于提供一种可以减少处理开销并能以小规模的硬件实现高速数据传输的数据传输控制装置及电子设备。在IEEE 1394的数据传输控制装置中,信息包整形电路(160),对从各节点传输到的信息包进行整形,以便使上层可以使用,信息包分离电路(180),将整形后信息包的首部写入RAM的首部区域,并将数据写入数据区域。并且,当信息包整形时,将从上述信息包分离电路传送到的数据指示字附加于信息包的首部。利用TAG将信息包分离。在信息包整形时将广播信息、错误状态信息、指示是否是在自ID期间接收到的信息包的信息、附加于信息包的尾部。在信息包整形中将在时间序列中附加于信息包后侧的ACK等信息在RAM内写入信息包的首部的开头侧。

Description

数据传输控制装置及电子设备
[技术领域]
本发明涉及数据传输控制装置及包含该装置的电子设备。
[背景技术]
近年来，一种被称作IEEE1394的接口标准日益引人注目。该IEEE1394，是将即使对下一代多媒体也能适应的高速串行总线接口规范化后制定的标准。按照该IEEE1394，即使是动图象等要求实时性的数据也能够处理。此外，在IEEE1394的总线上，不仅可以连接打印机、扫描器、CD-R驱动器、硬盘驱动器等计算机的外围设备，而且还能连接电视摄像机、VTR、TV等家电产品。因此，期望着能够飞跃地促进电子设备的数字化。
在例如「IEEE1394高性能串行总线概要」(Interface Apr．1996的1～10页)、「PC外围设备用总线系列标准总览」(InterfaceJan．1997的106页～116页)、「IEEE1394-1995(FireWire规范)的实时传输模式与多媒体对应协议」(Interface Jan．1997的136～146页)中，公开了上述IEEE1394的概要。此外，作为遵循IEEE1394的数据传输控制装置，已知有得克萨斯仪器公司生产的TSB12LV31等。
但是，遵循该IEEE1394的数据传输控制装置，已判明存在如下课题。
即，按照当前的IEEE1394标准，可以实现的最大传输速度为400Mbps。但是，在现实中，由于处理开销的存在，将使整个系统的实际传输速度远低于上述可实现的传输速度。就是说，在CPU上运行的固件或应用软件，在准备发送数据或取入接收数据等的处理上需花费很多时间，因此，即使加快了总线上的传输速度，但结果仍是不能实现高速的数据传送。
特别是，组装在外围设备中的CPU，与组装在个人计算机等主机系统内的CPU相比，处理能力低。因此，固件或应用软件的处理开销问题就更为严重。所以，希望有能够解决上述开销问题的技术。
[发明的公开]
本发明，是鉴于如上所述的技术课题而开发的，其目的在于，提供一种可以减少固件或应用软件等的处理开销并能以小规模硬件实现高速数据传输的数据传输控制装置及采用该装置的电子设备。
为解决上述课题，本发明的数据传输控制装置，用于与总线连接的多个节点之间的数据传输，该数据传输控制装置的特征在于，包括：信息包整形装置，用于对从各节点传输到的信息包进行整形，以便使上层可以使用；及信息包分离装置，用于将整形后信息包的控制信息写入可随机存取的存储装置的控制信息区域，并将整形后信息包的数据写入上述存储装置的数据区域；上述信息包分离装置，将用于指示写入上述数据区域的数据地址的数据指示字传送到上述信息包整形装置，上述信息包整形装置，将从上述信息包分离装置传送到的上述数据指示字附加于信息包的控制信息。
按照本发明，信息包整形装置，将从信息包分离装置传送到的数据指示字附加于信息包的控制信息。然后，将附加了上述数据指示字的信息包控制信息写入存储装置的控制信息区域，并将信息包的数据写入数据区域。这样，通过将控制信息写入控制信息区域并将数据写入数据区域，可以减轻固件或应用软件等上层的处理负荷，因而能提高整个系统的实际传输速度。并且，固件等上层，通过使用数据指示字，可以很容易地从数据区域读出与信息包控制信息对应的数据。此外，数据指示字的附加，由信息包整形装置进行，而该附加处理无需信息包分离装置参与，所以，可以简化信息分离装置的结构及对存储装置的写入处理。
另外，本发明的特征在于：上述信息包整形装置，生成用于区别信息包的至少控制信息和数据的标记信息，同时使所生成的该标记信息与信息包相关联，上述信息包分离装置，根据与信息包相关联的上述标记信息，将信息包的控制信息写入上述控制信息区域，并将信息包的数据写入上述数据区域。按照这种方式，能以简易的硬件结构通过分离而将信息包的控制信息存储在控制信息区域并将数据存储在数据区域。
另外，本发明的特征在于：上述信息包分离装置，当根据与信息包相关联的上述标记信息判定为写入信息包的控制信息时，将用于指示写入上述控制信息区域的控制信息地址的控制信息指示字更新，当根据上述标记信息判定为写入信息包的数据时，将用于指示写入上述数据区域的数据地址的数据指示字更新。按照这种方式，可以利用标记信息对控制信息指示字的更新处理及数据指示字的更新处理进行切换。因此，可以简化信息包的分离处理。
另外，本发明的数据传输控制装置，用于与总线连接的多个节点之间的数据传输，该数据传输控制装置的特征在于，包括：信息包整形装置，用于对从各节点传输到的信息包进行整形，以便使上层可以使用；及写入装置，用于将整形后的信息包写入存储装置；上述信息包整形装置，将用于指示是否是对连接于总线的所有节点发送的信息包的广播信息附加于信息包的控制信息。
按照本发明，固件等上层，只需检查附加于信息包控制信息的广播信息，即可得知作为处理对象的信息包是否是所播送的信息包。因此，可以将对其他信息的译码等处理省略，因而能减轻固件等上层的处理负荷。
另外，本发明的数据传输控制装置，用于与总线连接的多个节点之间的数据传输，该数据传输控制装置的特征在于，包括：信息包整形装置，用于对从各节点传输到的信息包进行整形，以便使上层可以使用；及写入装置，用于将整形后的信息包写入存储装置；上述信息包整形装置，将用于指示信息包内是否存在差错的错误状态信息附加于信息包的控制信息。
按照本发明，固件等上层，只需检查附加于信息包控制信息的错误状态信息，即可得知作为处理对象的信息包内是否存在差错。因此，可以将对其他信息的译码等处理省略，因而能减轻固件等上层的处理负荷。
另外，本发明的特征在于：包括用于将整形后信息包的控制信息写入上述存储装置的控制信息区域并将整形后信息包的数据写入上述存储装置的数据区域的信息包分离装置，当判定信息包内存在差错时，将写入上述数据区域的该信息包的数据作废。按照这种方式，可以只将正确的数据连续地存储在数据区域内，并可以使应用软件等上层连续地从数据区域读出正确的数据。因此，可以简化与上层的接口。
另外，本发明的数据传输控制装置，用于与总线连接的多个节点之间的数据传输，该数据传输控制装置的特征在于，包括：信息包整形装置，用于对从各节点传输到的信息包进行整形，以便使上层可以使用；及写入装置，用于将整形后的信息包写入存储装置；上述信息包整形装置，将用于指示是否是在自识别期间接收到的信息包的信息附加于信息包的控制信息。
按照本发明，固件等上层，只需检查附加于信息包控制信息的信息，即可简易地得知作为处理对象的信息包是否是在自识别期间接收到的信息包。因此，例如，很容易把通过将多个自识别信息包组装成一个而得到的信息包与其他信息包区别开来。
另外，本发明的数据传输控制装置，用于与总线连接的多个节点之间的数据传输，该数据传输控制装置的特征在于，包括：信息包整形装置，用于对从各节点传输到的信息包进行整形，以便使上层可以使用；及写入装置，用于将整形后的信息包写入存储装置；上述信息包整形装置，将在时间序列中赋予后侧的信息附加于从各节点传输的信息包，上述写入装置，将上述赋予的信息在上述存储装置中写入信息包控制信息的开头侧。
按照本发明，在时间序列中附加于信息包后侧的信息，在存储装置中被写入信息包控制信息的开头侧。因此，固件等上层，能简易地确认赋予的信息，而无需对其他信息进行译码。其结果是，能大幅度地减轻固件等上层的处理负荷。
另外，在本发明中，上述赋予的信息，最好是返送到信息包传输源的确认信息、用于特定数据传输速度的速度代码信息、用于指示是否是对连接于总线的所有节点发送的信息包的广播信息、用于指示是否是在自识别期间接收到的信息包的信息、及用于指示信息包内是否存在差错的错误状态信息中的至少一种信息。
另外，在本发明中，包括与后级应用系统连接的第1总线、控制该数据传输控制装置的第2总线、与物理层的设备电气连接的第3总线、与上述存储装置电气连接的第4总线、进行用于在上述第1、第2、第3总线的任何一个与上述第4总线之间确立数据路径的协调处理的协调装置。
按照本发明，设置相互分开的第1、第2、第3总线。并且，通过协调装置的协调，在该第1、第2、第3总线的任何一个与可随机存储的存储装置的第4总线之间确立数据路径。按照这种方式，可以将从其他节点通过物理层设备接收到的信息包按所需的配置形式存储在存储装置内。此外，信息包控制信息的读出或写入，也可以利用第2总线进行，信息包数据的读出或写入，可以利用第1总线进行。因此，可以减轻事务处理层及应用层等上层的处理负荷。另外，作为第1、第2总线，可以采用低速总线，作为控制数据传输控制装置的设备，可以采用低速的廉价设备。其结果是，可以实现数据传输控制装置的小型化并降低成本。
另外，第1、第2、第3、第4总线，至少可以分别与应用系统、控制数据传输控制装置的设备、物理层设备、RAM电气连接，也可以使其他设备介于这些总线之间。
另外，在本发明中，也可以包括设在上述信息包整形装置与上述存储装置之间的FIFO。
另外，在本发明中，最好进行遵循IEEE1394标准的数据传输。
另外，本发明的电子设备，其特征在于：包括上述任何一项的数据传输控制装置、对通过上述数据传输控制装置及总线从其他节点接收到的数据进行所赋予的处理的装置、用于输出或存储进行了处理的数据的装置。此外，本发明的电子设备，其特征还在于：包括上述任何一项的数据传输控制装置、对通过上述数据传输控制装置及总线向其他节点发送的数据进行所赋予的处理的装置、用于取入进行了处理的数据的装置。
按照本发明，能使由电子设备对从其他节点传输到的数据进行输出或存储的处理、及将由电子设备取入的数据传输到其他节点的处理高速化。另外，按照本发明，可以使数据传输控制装置小型化，同时能减轻控制数据传输的固件等额定处理负荷，所以，也可以实现电子设备的成本降低及小型化等。
[附图的简单说明]
图1A、图1B、图1C是用于说明非同步传输及同步传输的图。
图2A、图2B是用于说明树识别的图。
图3是用于说明自识别的图。
图4A、图4B、图4C、图4D是表示自ID信息包等物理层信息包的格式的图。
图5是表示IEEE1394的协议结构的图。
图6是表示本实施形态的数据传输控制装置的结构例的图。
图7是用于说明首部(控制信息)区域与数据区域的分离的图。
图8是表示本实施形态的比较例的结构例的图。
图9是用于说明图8结构的数据传输方法的图。
图10是用于说明数据传输方法的其它例的图。
图11是用以说明本实施例的数据传输方法的图。
图12是用以说明接收信息包分离为首部和数据后存储在RAM的首部区及数据区的方法的图。
图13是用于说明使存储在首部区域内的首部包含数据指示字的方法的图。
图14是用于说明信息包整形电路将由信息包分离电路传送到的数据指示字附加于信息包的首部的方法的图。
图15是用于说明TAG的图。
图16是用于说明对RAM的各区域大小进行可变控制的方法的图。
图17A、图17B、图17C、图17D是用于说明将广播信息附加于信息包的尾部的方法的图。
图18A、图18B是用于说明将错误状态信息附加于信息包的尾部并当信息包内存在差错时将RAM的数据作废的方法的图。
图19是用于说明自ID期间的图。
图20A、图20B是用于说明将用于指示在自ID期间是否接收到信息包的信息附加于信息包的尾部的方法的图。
图21A、图21B是用于说明将在信息包整形时在时间序列中附加于信息包的后侧的信息在RAM内写入信息包首部的开头侧的方法的图。
图22是表示接收侧结构的一例的图。
图23是用于说明接收侧的动作的时间波形图。
图24A是IEEE1394标准的非同步信息包的格式，图24B是存储在RAM的首部区域内的非同步接收信息包的首部部分的格式。
图25A、图25B、图25C、图25D是用于说明首部指示字及数据指示字的更新的图。
图26A是当信息包为自ID信息包时的首部部分的格式，图26B是当信息包为自ID信息包以外的PHY信息包时的首部部分的格式。
图27A、图27B、图27C是各种电子设备的内部框图的例子。
图28A、图28B、图28C是各种电子设备的外观图的例。
[实施发明的最佳形态]
以下，用附图详细说明本发明的适当的实施形态。1．IEEE1394
首先，简单说明IEEE1394的概要。1．1数据传输速度、连接拓扑结构
在IEEE1394(IEEE1394-1995、P1394．a)中，可以进行100～400Mbps的高速数据传输(在P1394．b中为800～3200Mbps)。另外，也允许将传输速度不同的节点与总线连接。
各节点按树形连接，在1条总线上最多可以连接63个节点。如利用总线桥，则可以连接大约64000个节点。
当接通电源、或带电插拔设备时，将发生总线复位，并将与连接拓扑结构有关的信息全部清除。并且，在总线复位后，进行树识别(决定根节点)、自识别。在这之后，决定同步资源管理器、循环主控装置、总线管理器等管理节点。然后，开始通常的信息包传输。1．2传输方式
在IEEE1394中，作为信息包的传输方式，准备有适于要求可靠性的数据传输的非同步传输及适于要求实时性的动图象和声音等数据传输的同步传输。
在图1A中，示出非同步子动作的例，一个子动作，由协调、信息包传输、确认构成，即，在传输数据之前，首先，进行与总线使用权有关的协调处理。然后，从源(传输源)节点向目标(传输目标)节点传输信息包。在该信息包的首部中，包含源ID及目标ID。目标节点，通过读出该目标ID，判断是否是向自身节点传输的信息包。目标节点，在接收信息包后，向源节点返送一个确认(ACK)信息包。
在信息包传输与ACK之间存在着确认间隔。此外，在一个子动作与下一个子动作之间存在着子动作间隔。并且，如尚未经过与子动作间隔相当的一定的总线空闲时间，则不能开始下一个子动作的协调处理。因此，可以避免子动作的相互冲突。
在图1B中，示出同步子动作的例。由于同步传输在广播(对连接于总线的所有节点传输)中执行，所以在接收信息包时不必返送ACK。此外，在同步传输中，不是使用节点ID而是信道编号进行信息包传输。在子动作之间存在着同步间隔。
在图1C中，示出传输数据时的总线状态。同步传输，通过由循环主控装置按一定周期生成周期起始信息包开始。因此，每一个信道至少可以在每125μS内传输一个信息包。其结果是，可以进行动图象和声音等要求实时性的数据传输。
非同步传输，在同步传输的间隔中进行。即，同步传输的优先级高于非同步传输。如图1C所示，其实现方式为，使同步间隔的时间比非同步传输的子动作间隔的时间短。1．3树识别
树识别在总线复位后进行。通过树识别决定节点间的母子关系及根节点。
首先，叶节点(只与一个节点连接的节点)，将母代通知发送到邻接的节点。例如，如图2A所示，当连接着节点A、B、C、D、E时，从节点A向节点B、从节点D和E向节点C发送母代通知(PN)。
收到母代通知的节点，将发送源的节点认作自己的子节点。然后，向其子节点发送子代通知。例如，在图2A中，从节点B向节电A、从节点C向节点D和E发送子代通知(CN)。按这种方式，决定节点B、A之间、节点C、D之间、节点C、E之间的母子关系。
节点B、C之间的母子关系，由哪一个先发送母代通知决定。例如，如图2B所示，节点C一方先发送母代通知，所以，节点B为母节点，而节点C为子节点。
端口连接目标的所有节点都是自己的子节点的节点，是根节点。在图2B中，节点B为根。在IEEE1394中，所有节点都有可能成为根。1．4自识别
在树识别后，进行自识别。在自识别中，在连接拓扑结构上从离根节点远的节点起按顺序传输自ID信息包。
更具体地说，例如，如图3所示，首先，由连接于根节点B的端口1(编号小的端口)的节点A向所有节点播送自ID信息包(自识别信息包)。
然后，选择与节点B的端口2(编号大的端口)连接的节点C，并由连接于该节点C的端口1(编号小的端口)的节点D播送自ID信息包。接着，由连接于该节点C的端口2(编号大的端口)的节点E播送自ID信息包，在这之后，由节点C进行播送。最后，由作为根的节点B播送自ID信息包，并完成自识别。
在自ID信息包内包含着各节点的ID。在进行广播的时刻从其他节点接收到的自ID信息包的个数，用作该各节点的ID。例如，在图3中，在节点A进行广播的时刻，哪一个节点都没有发出自ID信息包，所以节点A的ID为0。节点A，在自ID信息包内包含该ID=0而进行播送。在节点D进行广播的时刻，只有节点A发出自ID信息包。因此，节点D的ID为1。同样，节点E、C、B的ID，分别为2、3、4。
在图4A中，示出自ID信息包的格式。如该图所示，在自ID信息包内包含各节点的基本信息。具体地说，包含着与各节点的ID(PHY-ID)、链路层是否变为激活状态(L)、间隔计数(gap-cnt)、传输速度(sp)、是否具有成为同步资源管理器的能力(C)、电力状态(pwr)、端口状态(p0、p1、p2)等有关的信息。
在图4B中，示出当节点的端口数为4个以上时使用的自ID信息包#1、#2、#3的格式。当端口数为4～11个时，可使用自ID信息包#0(图4A)和#1，12～19个时可使用自ID信息包#0、#1、#2，20～27个时可使用自ID信息包#0、#1、#2和#3。
另外，在图4C、图4D中，与自ID信息包一样，示出作为物理层信息包(PHY信息包)的链路接通信息包、PHY结构信息包的格式。1．5同步资源管理器
同步资源管理器(IRM)具有以下的管理功能。
第1，提供同步传输所需要的各种资源。例如，提供信道编号寄存器或带宽寄存器。第2，提供指示管理器的ID的寄存器。第3，当没有总线管理器时，具有用作简易的总线管理器的作用。
在具有成为IRM的能力(具有管理同步资源的能力)、且进入动作状态(链路层变为激活状态)的节点中(在具有成为IRM的资格的节点中)，使最靠近根的(ID最大的)节点成为IRM。更具体地说，在图4A的自ID信息包中，在指示是否具有成为IRM的能力的C(CONTENDER)位及指示链路层是否激活的L(LINK-ACTIVE)位都是1位的节点中，使最靠近根的节点(PHY-ID最大的节点)成为IRM。例如，当根节点的自ID信息包的C位及L位为1时，根节点成为IRM。1．6循环主控装置、总线管理器
循环主控装置，具有发送图1C中示出的周期起始信息包的作用，并使根节点为循环主控装置。
总线管理器，进行拓扑图(各节点的连接状态)的生成、速度图的生成、总线的电力管理、循环主控装置的决定、间隔计数的最佳化等工作。1．7协议结构
用图5说明IEEE1394的协议结构(层结构)。
IEEE1394的协议，由物理层、链路层、事务处理层构成。另外，串行总线管理，对物理层、链路层、事务处理层进行监视或控制，并提供用于节点控制和总线资源管理的各种功能。
物理层，定义将由链路层使用的逻辑符号变换为电信号或进行总线协调的总线物理接口。
链路层，提供寻址、数据检验、数据成帧、循环控制等。
事务处理层，定义用于进行读、写、锁定等事务处理的协议。
物理层和链路层，通常由数据传输控制装置(接口芯片)等硬件实现。而事务处理层，则由在CPU上运行的固件或硬件实现。2．总体结构
以下，用图6说明本实施形态的总体结构。
在图6中，PHY接口10，是与实现物理层协议的PHY芯片进行接口的电路。
链路核心20(链接装置)，是实现链路层协议及事务处理层协议的一部分的电路，提供用于各节点间的信息包传输的各种服务。寄存器22，是用于控制实现这些协议的链路核心20的寄存器。
FIFO(ATF)30、FIFO(ITF)32、FIFO(RF)34，分别为非同步发送用、同步发送用、接收用的FIFO，例如，由寄存器或半导体存储器等硬件构成。在本实施形态中，这些FIFO30、32、34的级数非常少。例如，一个FIFO的级数，最好为3级以下，而2级以下更为理想。
DMAC40、42、44，分别为ATF、ITF、RF用的DMA控制器。通过使用这些DMAC40、42、44，可以在RAM80与链路核心20之间进行数据传输，而无需使CPU66介入。寄存器46，是控制DMAC40、42、44等的寄存器。
端口接口50，是与应用层设备(例如进行打印机的打印处理的设备)进行接口的电路。在本实施形态中，通过使用该端口接口50，可以进行例如8位的数据传输。
FIFO(PF)52，是用于进行与应用层设备之间的数据传输的FIFO，DMAC54，是PF用的DMA控制器。寄存器56，是控制端口接口50及DMAC54的寄存器。
CPU接口60，是与控制数据传输控制装置的CPU66进行接口的电路。CPU接口60，包括地址译码器62、数据同步化电路63、中断控制器64。时钟控制电路68，用于控制本实施形态中使用的时钟，输入从PHY芯片发送来的SCLK及作为主时钟的HCLK。
缓冲管理器70，是管理与RAM80的接口的电路。缓冲管理器70，包括用于控制缓冲管理器的寄存器72、协调与RAM80的总线连接的协调电路74、生成各种控制信号的定序器76。
RAM80，具有作为可随机存取的存储装置的功能，其功能例如由SRAM、DRAM等实现。而且，在本实施形态中，如图7所示，该RAM80被分离为首部区域(广义地说，为控制信息区域)及数据区域。因此，可将信息包的首部(广义地说，为控制信息)存储在图7的首部区域内，并将信息包的数据存储在数据区域内。
另外，RAM80，如安装在本实施形态的数据传输控制装置内，则尤为理想，但也可以将其一部分或全部安装在外部。
总线90(或总线92、94)，是与应用系统连接的总线(第1总线)。而总线96(或总线98)，用于控制数据传输控制装置，是与控制数据传输控制装置的设备(例如CPU)电气连接的总线(第2总线)。此外，总线100(或总线102、104、105、106、107、108、109)，是与物理层设备(例如PHY芯片)电气连接的总线(第3总线)。另外，总线110，是与作为可随机存取的存储装置的RAM电气连接的总线(第4总线)。
缓冲管理器70的协调电路74，用于对来自DMAC40、DMAC42、DMAC44、CPU接口60、DMAC54的总线访问请求进行协调。然后，根据其协调结果，分别在总线105、107、109、98、94中的任何一个与RAM80的总线110之间确立数据路径(在第1、第2、第3导线的任一个与第4导线之间确立数据路径)。
本实施形态的一个特征在于，设有存储信息包的可随机存取的RAM80，同时设有彼此分离的总线90、96、100及用于将这些总线与RAM80的总线110连接的协调电路74。
例如，在图8中示出结构与本实施形态不同的数据传输控制装置的例。在该数据传输控制装置中，链路核心902，通过PHY接口900、总线922与PHY芯片连接。此外，链路核心902，还通过FIFO904、906、908、CPU接口910、总线920与CPU912连接。而CPU912，则通过总线924与作为CPU内的本机存储器的RAM914连接。
FIFO904、906、908，与图6的FIFO30、32、34不同，其级数非常多(例如一个FIFO为16级左右)。
用图9说明采用结构如图8所示的数据传输控制装置时的数据传输方法。从其他节点通过PHY芯片930传送到的接收信息包，由CPU912通过总线922、数据传输控制装置932、总线920接收。接着，CPU912，将所收到的接受信息包通过总线924写入RAM914。然后，CPU912，对接收信息包进行加工，以便使应用层可以使用，并通过总线926传输到应用层的设备934。
另一方面，当传输来自应用层设备934的数据时，CPU912，将该数据写入RAM914。接着，通过将首部附加于RAM914的数据而生成遵循了IEEE1394的信息包。然后，将所生成的信息包通过数据传输控制装置932、PHY芯片930等发送到其他节点。
但是，如按照这种数据传输方法，则CPU912的处理负荷将非常繁重。因此，即使提高在节点间进行连接的串行总线的传输速度，也将由于CPU912的处理开销等而使整个系统的实际传输速度降低，其结果是不能实现高速的数据传输。
作为解决上述问题的一种方法，如图10所示，也可以考虑利用硬件DMA实现数据传输控制装置932与RAM914之间的数据传输、及RAM914与应用层设备934之间的数据传输的方法。
但是，在这种方法中，在数据传输控制装置932与RAM914之间的数据传输、RAM914与CPU912之间的数据传输、RAM914与应用层设备934之间的数据传输中都要使用CPU总线928。因此，假如要实现整个系统的数据传输的高速化，那么，作为CPU总线928就必须使用像PCI总线那样的高速总线，因此这将导致使用数据传输控制装置的电子设备的成本提高。
与此不同，在本实施形态中，如图11所示，使数据传输控制装置120与应用层设备124之间的总线90、CPU总线96、数据传输控制装置120与RAM80之间的总线110彼此分离。因此，可以将CPU总线96只使用于数据传输的控制。此外，可以通过占有总线90在数据传输控制装置120与应用层设备124之间进行数据传输。例如，当装有数据传输控制装置120的电子设备是打印机时，可以占有总线90而传输打印数据。其结果是，可以减轻CPU66的处理负荷，并能提高整个系统的实际传输速度。另外，作为CPU66可以采用廉价的型式，同时，作为CPU总线96也没有必要使用高速的总线。因此，可以降低电子设备的成本，并能实现小型化。3．接收信息格式3．1本实施形态的特征
在本实施形态中，如图7所示，将RAM80的存储区域分离为存储信息包首部(广义地说，为控制信息)的首部区域(广义地说，为控制信息区域)及存储信息包数据的数据区域。
例如，在图8的比较例中，CPU912，按接收顺序必须从FIFO908取入接收信息包。因此，假如想要实现将接收信息包分离为首部和数据的处理，则必须由CPU912将从FIFO908读出的接收信息包暂时写入作为本机存储器的RAM914，并由CPU912从该RAM914读出接收信息包后有必要将其分离为首部和数据。因此，CPU912的处理负荷将非常繁重，其结果是，这将导致使整个系统的实际传输速度降低的情况。
与此不同，在图6的本实施形态中，将RAM80的存储区域分离为首部区域及数据区域。更具体地说，如图12所示，由硬件分离各接收信息包的首部和数据，并将首部存储在首部区域内，将数据存储在数据区域内。因此，与图8相比，CPU66的处理负荷非常轻，因而可以提高整个系统的实际传输速度。此外，作为CPU66可以采用廉价的型式，同时，作为与CPU66连接的总线也可以是低速的，所以，可以实现数据传输控制装置及电子设备的小型化，并能降低成本。
另外，按照本实施形态，将首部集中地存储在首部区域内，并将数据也集中地存储在数据区域内。因此，可以简化首部或数据的读出处理或写入处理，因而能减少处理开销。例如，当以图11方法进行数据传输时，CPU66，只需通过CPU总线96访问首部区域并读出或写入首部，即可控制数据传输。此外，应用层设备124，可以通过总线90连续地读出数据区域的数据或将数据连续地写入数据区域。
并且，在本实施形态中，如图13所示，由首部所包含的数据指示字使存储在首部区域内的各首部与存储在数据区域内的各数据相对应。该数据指示字的附加，按如下方式实现。
即，如图14所示，在本实施形态中，链路核心20，包含信息包整形电路160，DMAC44(广义地说，为写入装置)，包含信息包分离电路180。其中，信息包整形电路160，对从各节点传输到的信息包进行整形，以便使上层(例如事务处理层、应用层)可以使用。而信息包分离电路180，进行用于将信息包分离并将信息包的首部和尾部(脚注)写入RAM80的首部区域、将信息包数据写入数据区域的处理。
信息包分离电路180，将用于指示写入数据区域的数据的地址(起始地址)的数据指示字传送到信息包整形电路160。接收到数据指示字的信息包整形电路160，将该数据指示字附加于(嵌入)信息包的首部。然后，将附加了数据指示字的首部存储在如图13所示的首部区域内，并将该数据指示字指示的数据存储在如图13所示的数据区域内。在这种情况下，由信息包分离电路180产生写入首部和数据的地址WADR。
按照如上所述的方式，从首部区域读出首部后的固件等，可以很容易地得知与该首部对应的数据在数据区域中的存储地址。此外，数据指示字的附加，由信息包整形电路160进行，而无需DMAC44(信息包分离电路180)参与。因此，DMAC44可以专用于对RAM80的数据写入处理，从而能简化DMA44的电路结构及处理。
另外，在本实施形态中，如图15所示，生成用于区别接收信息包的起始部(首部的开头)、首部、数据、尾部的TAG，并使该TAG与接收信息包相关联。更具体地说，在图14中，链路核心20，在将接收信息包的起始部(首部的开头)、首部、数据、尾部作为RD传输到FIFO34时，还同时向FIFO34输出图15所示的2位的TAG。然后，在本实施形态中，如图12所示，利用与接收信息包相关联的该TAG，将接收信息包分离为首部和数据并存储在首部区域和数据区域内。更具体地说，在图14中，DMAC44的信息包分离电路180，判别与接受信息包一起从FIFO34输出的DTAG(=TAG)，根据该判别结果将接收信息包分离为首部和数据，并写入RAM80。而TAG只要至少能够区别首部和数据即可。
例如，作为不利用TAG而将接收信息包分离为首部和数据的方法，可以考虑利用首部所包含的tcode(事务处理码)的方法。即，通过对tcode进行译码而检查首部的大小，并将接收信息包的与其大小相对应的部分存储在首部区域内，而将其余部分存储在数据区域内。
但是，在这种方法中，需要设置对tcode进行译码的电路，因而将使电路大型化。
与此不同，如利用TAG，则DMAC44只需检验TAG即可将接收信息包分离为首部和数据。因此，能通过简易的处理分离接收信息包的首部和数据，而不会使电路有多大的规模。
另外，在本实施形态中，最好是如图16所示，将RAM80的首部区域分离为接收用、发送用的区域。此外，也可以将数据区域分离为接收用、发送用的区域，或分离为同步传输用、非同步传输用的区域。并且，除首部区域和数据区域外，最好还设置一个与这两个区域分离的CPU66的工作区。
进一步，在将RAM80的存储区域分离为多个区域时，最好是进行使各区域的大小可变的控制。更具体地说，如图16所示，以可变的方式控制指示各区域边界的地址的指示字P1～P6。按照这种方式，可以实现与应用系统对应的最佳区域分割。在这种情况下，RAM80的各区域的大小，最好是在接通电源后也能动态地进行可变控制。按照这种方式，在进行接收处理时，可以扩大接收用的区域，而在进行发送处理时，可以扩大发送用的区域，因而能够有效地利用有限的资源。
另外，在本实施形态中，如图17A所示，在进行信息包的整形时，将用于指示是否是对连接于总线的所有节点发送的信息包的BC(广义地说，为广播信息)附加于信息包的例如尾部(广义地说，为控制信息)。
即，在IEEE1394的非同步传输中，为指定作为传输目标的节点，使信息包内含有16位的目标ID(DestID)。并且，如图17B所示，链路核心(链路层)，不将发往其他节点的信息包传输到上层的固件(事务处理层)。按照这种方式，可以防止固件对16位的DestID进行译码的无用处理。
但是，当信息包内含有的DestID为Ox3F时，该信息包对所有节点播送。因此，链路核心，应将该信息包传输到上层的固件。所以，其结果是，固件不得不通过对该信息包的DestID进行译码而判断是否是所播送的信息包。
因此，在本实施形态中，如图17C所示，当DestID为Ox3F时，使作为广播信息的BC为1。另一方面，如图17D所示，当DestID不是Ox3F时，使BC为0。按照这种方式，固件，只需检查1位的BC值即可判断该信息包是否是所播送的信息包。即，固件，即使不对16位的DestID进行译码，也能判断该信息包是否是所播送的信息包。因此，固件就可以不对DestID进行译码了，因而可以减轻固件的处理负荷。其结果是，能提高整个系统实际传输速度。
另外，在本实施形态中，如图18A所示，在进行信息包的整形时，将用于指示信息包的例如首部内是否存在差错的HCE(广义地说，为错误状态信息)附加于信息包的例如尾部(广义地说，为控制信息)。
按照这种方式，固件，只需检查1位的HCE值即可判断在该信息包内是否存在差错。即，固件，即使不对32位的首部CRC进行译码，也能判断在该信息包内是否存在差错。其结果是，可以减轻固件的处理负荷，因而能提高整个系统实际传输速度。
另外，当判定在信息包内存在差错时，最好将写入数据区域的该信息包的数据作废。更具体地说，在图18B中，当判定包含数据3的信息包存在差错时(HCE=1)，使数据指示字DP返回存储着数据3的区域的起始地址。按照这种方式，能够保持数据区域内的数据连续性。即，在数据区域内，可以仅连续地存储正确的数据，并能使应用软件可以从数据区域连续地读出正确的数据。此外，还可以使固件根据HCE确认在信息包内是否存在差错，并由固件向相对一方的节点请求重新发送信息包。按照上述的本实施形态，可以减轻固件或应用软件的处理负荷，并能提高整个系统实际传输速度。
作为错误状态信息，除首部CRC差错外，也可以考虑数据CRC差错等。
另外，如图19所示，在自ID期间，从连接于总线的所有节点发送自ID信息包。并且，各个自ID信息包的第1字段(クヮド しツト)，是包含节点ID等基本信息的数据本体，第2字段，是第1字段反转的奇偶性(错误校验信息)(详见图4A)。
例如，在结构如图8所示的数据传输控制装置中，如图20所示，对该一连串的自ID信息包进行整形。即，进行对作为物理层信息包的自ID信息包附加用于与上层(事务处理层或应用层)接口的首部的信息包整形。整形后的信息包存储在作为CPU912的本机存储器的RAM914内。
但是，自ID信息包的个数，必需与节点数相对应，如将63个节点连接于总线，则必须保持例如最少63个自ID信息包。即，自ID信息包的个数，通常非常多。因此，在将首部附加于这些自ID信息包并直接存储在RAM内时，将使RAM的空闲容量受到挤占，因而不能有效地利用各节点的资源。此外，每当接收到各个自ID信息包时，都必须由固件进行必要的处理。因此，当自ID信息包的个数增加时，将使固件的处理负荷增加。进一步，在自ID期间结束后，即从发生总线复位起经过了最初的判断、复位、间隔后，必须对该接收到的自ID信息包进行整形作业。因此，当自ID信息包的个数增加时，该整形作业的处理负荷也增加。
因此，在本实施形态中，如图20B所示，将传输到的一连串的信息包整形为由首部(广义地说，为控制信息)及包括一连串的自ID信息的数据构成帧的信息包。就是说，将一连串的自ID信息包组装成一个信息包，并对该组合后的信息包附加一个首部，并与上层进行接口。
按照这种方式，在本实施形态中，在有效地解决作为信息包存储装置的RAM(图6的RAM80)的空闲容量受到挤占的问题上取得了成功。此外，在本实施形态中，即使自ID信息包的有N个时，整形后的信息包也变为1个。因此，为将整形后的信息包从RAM读出，进行一次信息包的读出就行。从而能显著地减轻固件等的处理负荷。
进一步，在本实施形态中，如图20B所示，将用于指示是否是在自识别期间接收到的信息包的状态信息即BR附加于信息包的尾部(广义地说，为控制信息)。
即，如图4A～图4D所示，在物理层使用的PHY信息包内，除自ID信息包外，还有链路接通信息包及PHY结构信息包。因此，在本实施形态中，最好能够使固件等能很容易地将自ID信息包和其他PHY信息包(链路接通信息包、PHY结构信息包)区别开来。其原因是，需要对自ID信息包附加数据指示字等，而且固件对自ID信息包及其他PHY信息包的处理是不同的。
可是，作为用于区别信息包种类的信息，即使采用已在IEEE1394中标准化的tcode，也不能区别作为处理对象的信息包是PHY信息包中的哪个信息包。
按照本实施形态，如图20B所示，将指示是否是在自识别期间接收到的信息包的BR附加于信息包的尾部。因此，使固件等能很容易地将自ID信息包与其他PHY信息包区别开，因而可以减轻处理负荷。
另外，在本实施形态中，最好是，将自ID信息包的第2字段的奇偶性删除，并根据删除了该奇偶性的自ID信息包(自ID信息包的数据本体)的排列构成整形后的数据部分。按照这种方式，与不删除奇偶性时相比，可以将整形后的信息包大小减小到一半左右，因而能进一步节约为存储自ID信息包所需的RAM的使用容量。
另外，如图1A中所述，在非同步传输中，当目标节点接收信息包时，目标(传输目标)节点对源(传输源)节点返送ACK。从其另一方面说，目标节点的链路核心，对接收到的信息包附加返送到源节点的ACK。因此，可以将返送到源节点的ACK传输到固件等的上层。更具体地说，图14的信息包整形电路160，如图21A所示，将ACK附加于尾部。该ACK是4位代码，根据该代码可以得知确认完成、确认暂停、确认在执行、确认出错等状态。
但是，在图21A中，当信息包整形时，将ACK附加于在时间序列中位于后侧的尾部，在RAM中，也将ACK写入首部的后侧。因此，当固件确认ACK时，必须进行如下的处理。即，首先，固件对位于首部开头侧的4位tcode进行译码并检查首部的大小。然后，根据该首部的大小，计算存储ACK(尾部)的地址，并读出ACK。因此，固件用于确定ACK的处理，负荷很重，因而妨碍了整个系统的实际传输速度的提高。特别是，在确认出错等情况下，为确定ACK所进行的处理将全部无效。
因此，在本实施形态中，如图21B所示，在信息包整形时在时间序列中将附加于信息包后侧的ACK等赋予信息，在RAM中，可以写入信息包首部的开头侧(例如开头的第1字段)。按照这种方式，固件，不用对tcode进行译码就可以确定ACK等赋予信息。其原因是，ACK等存储在首部的开头侧，因而不需要用tcode检查首部的大小等。
另外，也可以使首部长度(首部的大小)固定，并将ACK等赋予信息写入首部区域。其原因是，如果按上述方式将首部长度固定，则即使将ACK等赋予信息存储在首部区域中的任意的固定长度的首部的任意的字段内，固件也能以简易的方式访问上述的赋予信息。另外，在这种情况下，进一步，最好是将上述的赋予信息存储在首部区域中的任意的固定长度的首部的开头字段或最后字段内。按照这种方式，与将上述的赋予信息存储在固定长度首部的开头或最后字段以外的情况相比，可以保持首部内的数据的连续性。
另外，作为上述的赋予信息，除ACK(返送到源节点的确认信息)以外，也可以考虑spd(用于特定数据传输速度的速度代码信息)、BC(用于指示是否是对连接于总线的所有节点发送的信息包的广播信息)、BR(用于指示是否是在自ID期间接收到的信息包的信息)、HCE(用于指示信息包内是否存在差错的错误状态信息)等各种信息。3．2结构
在图22中，示出链路核心20、FIFO34、DMAC44的详细结构的一例。
链路核心20，包括总线监视电路130、串行·并行变换电路132、信息包整形电路160。信息包整形电路160，包括信息包诊断电路142、定序器167、缓冲器168、选择器170，信息包诊断电路142，包括TAG生成电路162、首部和尾部生成电路164、错误检查电路166。
其中，总线监视电路130，是对通过PHY接口10与PHY芯片连接的8位宽度的数据总线D、2位宽度的控制总线CTL进行监视的电路。
串行·并行变换电路132，是将数据总线D的数据变换为32位数据的电路。例如，当传输速度为400Mbps时将8位数据变换为32位数据，200Mbps时将4位数据变换为32位数据，100Mbps时将2位数据变换为32位数据。
信息包诊断电路142，是对信息包进行诊断的电路。TAG生成电路162，是生成用于区别首部、数据、尾部等的TAG的电路，首部和尾部生成电路164，是生成首部和尾部(脚注)的电路。此外，错误检查电路166，是通过检验信息包中所包含的奇偶性等错误校验信息而检查错误的电路。
定序器167，用于生成各种控制信号。缓冲器168、选择器170，根据来自信息包诊断电路142的信号SEL，选择来自串行·并行变换电路132的DI、来自信息包诊断电路142的首部和尾部、来自DMAC44的数据指示字中的任何一个。
FIFO34，具有作为缓冲器的功能，用于对来自链路核心20的输出数据即RD的相位及对RAM80的写入数据即WDATA的相位进行调整，包含着FIFO状态判断电路35。FIFO状态判断电路35，当FIFO腾空时，将EMPTY激活，当FIFO装满时，将FULL激活。
DMAC44(写入装置)，包括信息包分离电路180、存取请求执行电路190、存取请求发生电路192。
信息包分离电路180，是用于分离由信息包整形电路160整形后的信息包并将首部和尾部写入RAM80的首部区域、将数据写入数据区域的电路(参照图12)。信息包分离电路180，包括TAG判别电路182、指示字更新电路184、地址发生电路188。
TAG判别电路182，是对由TAG生成电路162生成的TAG(DTAG)进行判别的电路。
指示字更新电路184，是接收TAG判别电路182的输出并更新用于将首部和数据写入RAM80的首部指示字(广义地说，为控制信息指示字)和数据指示字的电路。
地址发生电路188，是接收指示字更新电路184的输出并产生对RAM80的写入地址WADR的电路。
存取请求执行电路190，是用于执行来自链路核心20的存取请求的电路。存取请求执行电路190，当来自FIFO状态判断电路35的FULL变为激活状态时，将FFULL激活。信息包整形电路160内的定序器167，以FFULL不是激活状态为条件，将RD(RxData)的选通信号即RDS激活。
另外，RFAIL，是定序器167将接收中的失败通知存取请求执行电路190用的信号。
存取请求发生电路192，是用于产生对RAM80的存取请求的电路。存取请求发生电路192，接收来自缓冲管理器70的写入确认信号即WACK和来自FIFO状态判断电路35的EMPTY并将写入请求即WREQ输出到缓冲管理器70。3．3接收侧的动作
以下，用图23的时间波形图等详细说明本实施形态的动作。
首先，说明链路核心20的动作。
当通过PHY芯片接收来自其他节点的信息包时，信息包诊断电路142对该信息包进行诊断。然后，首部和尾部生成电路164，生成首部(进行整形)。将该首部通过缓冲器168输入到选择器170，并由选择器170根据来自信息包诊断电路142的信号SEL选择该首部。因此，如图23的A1所示，将首部(H0～H4)作为RD输出到FIFO34。
在图24A中，示出在串行总线上传输的非同步信息包的格式(IEEE1394标准)。另一方面，在图24B中，示出存储在RAM80的首部区域内的非同步接收信息包的首部部分的格式(在该图中，加网格的部分为尾部)。在上述的本实施形态中，将格式如图24A所示的信息包整形为图24B所示格式的信息包，以便使固件等上层能够使用。
另外，在本实施形态中，首部的第4字段即H4(图23的A2)，如图24B所示，成为用于从数据区域取出数据的数据指示字。该数据指示字(H4)，从DMAC44(指示字更新电路184)通过缓冲器168输入到选择器170，并由选择器170对其进行选择。按这种方式，信息包整形电路160，从DAMC44接收数据指示字，并将该数据指示字嵌入写入RAM80的首部。
接着，从PHY芯片通过数据总线D发送信息包的数据部分。串行·并行变换电路132，将该数据部分变换为32位的数据即DI，并输出到信息包诊断电路142及缓冲器168。
DIE是指示DI有效或无效的信号，DIS是用于通知DI的接收时刻的选通信号。
来自串行·并行变换电路132的DI，通过缓冲器168输入到选择器170，并由选择器170对其进行选择。因此，如A3所示，将数据D0～Dn作为RD输出到FIFO34。
然后，将由首部和尾部生成电路164生成的尾部通过缓冲器168输入到选择器170，并由选择器170对其进行选择。因此，如A4所示，将尾部(H5。图24B的加网格部分)作为RD输出到FIFO34。
另外，TAG生成电路162，生成用于区别作为RD输出的信息的TAG。在本实施形态中，如图15所示，TAG为2位，即(00)、(01)、(10)、(11)，分别表示首部、尾部、数据、起始部(首部的开头)。因此，例如在图23中，使TAG按(11)、(00)、…、(10)、…、(01)变化。对FIF034，可输入由该2位的TAG和32位的RD构成的34位数据。
以下，说明FIFO34的动作。
FIFO34，接收来自链路20的TAG、RD，并如A5、A6所示，作为DTAG、WDATA输出。
FIFO34内的FIFO状态判断电路35，由内装的计数器对FIFO34的数据数(FIFO计数值)进行计数。然后，当FIFO34为装满状态(数据数=2)时，如图23的A7所示，将FULL激活(H电平)。而当FIFO为腾空状态(数据数=0)时，如A8所示，将EMPTY激活。FIFO34变为装满状态的情况，由FULL、FFULL通知DMAC44内的存取请求执行电路190和链路核心20内的定序器167。而FIFO为腾空状态的情况，由EMPTY通知DMAC44内的存取请求发生电路192。
以下，说明DMAC44的动作。
存取请求发生电路192，如A9所示，以EMPTY变为非激活状态(L电平)(FIFO未腾空)为条件，如A10所示，将WREQ激活。而当从缓冲管理器70接收WACK时，使WREQ变为非激活状态。
另外，本实施形态，在接收时的总线协调中，使来自DMAC44的存取请求的优先级最高。因此，如A10、A11所示，当来自DMAC44的WREQ与来自CPU接口60或用于端口的DMAC54的OtherWREQ竞争时，使WREQ一方优先。即，如A12、A13所示，使WACK在OtherWREQ之前变为激活状态。如上所述，当WREQ与OtherWREQ竞争时，之所以使WREQ一方优先，基于以下的理由。即，在IEEE1394中，与SCSI等不同，以与传输时钟同步的方式依次传输来自其他节点的信息包。因此，必须使这些无间断地传输到的信息包优先并依次存储在RAM80内。
另外，在本实施形态中，缓冲管理器70接收来自CPU接口60或用于端口的DMAC54的存取请求的时间，如A14所示，要等待DMAC44的存取请求所限定的时间。因此，来自链路20的RD与输出到缓冲管理器70的WDATA不同步。基于这种原因，在本实施形态中，设有用于调整RD和WDATA的相位的FIFO34。在这种情况下，FIFO34，只须备有为调整相位所必需的最低限度的级数(最好在3级以下，而2级更为理想)即可。
信息包分离电路180所包含的TAG判别电路182，判别与WDATA一起从FIFO34输出的DTAG，并判断WDATA是起始部(首部的开头)、首部、数据、尾部的哪一个。然后，指示字更新电路184，根据该判断结果进行首部指示字或数据指示字的更新。接着，地址发生电路188，根据更新后的首部指示字或数据指示字，产生WDATA的写入地址即WADR。
更具体地说，例如，当根据DTAG判定WDATA是起始部或首部时，指示字更新电路184，如图25A所示，使首部指示字HP增1(广义地说，为更新)。然后，地址发生电路188，如图23的A15所示，产生与增1后的首部指示字对应的WADR。
其次，当根据DTAG判定WDATA是数据时，指示字更新电路184，如图25B所示，使数据指示字DP增1。该数据指示字DP，相当于由信息包整形电路160嵌入首部的第4字段的H4。地址发生电路188，如图23的A16所示，产生与增1后的数据指示字对应的WADR。
接着，当根据DTAG判定WDATA是尾部时，指示字更新电路184，如图25C所示，使首部指示字增1。然后，地址发生电路188，如图23的A17所示，产生与增1后的首部指示字对应的WADR。
最后，如图25D所示，首部指示字，指向作为处理对象的信息包的首部部分的下侧边界(下一个信息包的首部的上侧边界)。而数据指示字，指向信息包的数据部分的下侧边界(下一个信息包的数据部分的上侧边界)。首部指示字和数据指示字的最终位置，以接收中不失败(RFAIL为非激活状态)为条件，重新存入图6的寄存器46内的首部指示字设定寄存器和数据指示字设定寄存器内。
按照如上方式，即可将信息包分离并写入首部区域和数据区域。
首部区域和数据区域的边界等用于分离RAM80的区域边界(图16的P1～P6)的设定，通过由CPU66(固件等)通过CPU接口60对图6的寄存器46中所包含的指示字设定寄存器设定指示边界地址的指示字实现。
另外，在将数据区域分离为多个区域时(例如，如图16所示分离为同步传输用和非同步传输用的区域时，或分离为第1、第2非同步传输区域时)，最好是根据例如tcode等信息包控制信息将信息包的数据写入被分离后的多个区域中的任何一个区域。
更具体地说，如图22所示，DMAC44，将多个数据指示字、例如第1、第2数据指示字传送到信息包整形电路160(也可以传送3个以上的数据指示字)。然后，信息包整形电路160，例如，在同步传输时(或第2非同步传输时)选择来自DMAC44的第1指示字，在非同步传输时(或第1非同步传输时)选择来自DMAC44的第2指示字。即，信息包整形电路160内的信息包诊断电路142，根据tcode等信息包控制信息，判别同步传输或非同步传输(或者是第2非同步传输或第1非同步传输)，并根据该判别结果对信号SEL进行控制。然后，选择通过缓冲器168输入到选择器170的第1、第2数据指示字中的任何一个。由此，将第1数据指示字嵌入同步传输(或第2非同步传输)的信息包，将第2数据指示字嵌入非同步传输(或第1非同步传输)的信息包。其结果是，可以连续地将数据存储在将数据区域分离后的特定区域内。即，可以将数字摄像机的动图象数据连续地存储在同步传输用数据区域内，或将打印机的打印数据连续地存储在第2非同步传输用数据区域内(将命令数据、状态数据等控制用数据存储在第1非同步传输用数据区域内)。
另外，在本实施形态中，如图24B所示，将spd(用于特定数据传输速度的速度代码信息)、BC(用于指示是否是对连接于总线的所有节点发送的信息包的广播信息)、HCE(用于指示信息包内是否存在差错的错误状态信息)、ACK(返送到源节点的确认信息)附加于首部的后侧。这些spd、BC、HCE、ACK，由图22的链路核心20内的首部和尾部生成电路164生成，并利用缓冲器168、选择器170的功能进行附加。
另外，图22的错误检查电路166，当检验接收信息包的首部CRC并发现在接收信息包的首部内存在差错时，将HCE设定为1。而当HCE变为1时，将RFAIL激活。接着，当RFAIL被激活时，数据指示字的最终位置(图25D的H4+(n+1))，不再重新存入图6的寄存器46内的数据指示字设定寄存器。因此，可以实现在图18中说明过的使数据指示字DP返回开头地址并将数据3作废的处理。
另外，在图26A中，示出当信息包为自ID信息包时存储在RAM80的首部区域内的首部部分的格式，在图26B中，示出当信息包为自ID信息包以外的PHY信息包时存储在首部区域内的首部部分的格式。
当信息包是自ID期间中的自ID信息包时，如图26A所示，将用于指示是否是在自ID期间接收到的信息包的信息即BR设定为1。另一方面，如果是自ID期间以外的链路接通信息包及PHY结构信息包时，如图26B所示，使BR为0。按照这种方式，即使tcode是相同的0xE，固件也能区别这些信息包。
另外，在图24B、图26A、图26B中，将spd、BC、HCE、ACK，BR附加于首部的后侧，但也可以如图21B所述，将这些spd、BC、HCE、ACK，BR附加于首部的开头侧。4．电子设备
以下，说明包含本实施形态的数据传输控制装置的电子设备的例。
例如，在图27A中示出作为电子设备之一的打印机的内部框图。在图28A中示出其外观图。CPU(微型计算机)510，进行系统的总体控制等。操作部511，用于由用户操作打印机。在ROM516内存储着控制程序、字形等，RAM518，具有作为CPU510的工作区的功能。显示板519，用于使用户观察打印机的动作状态。
通过PHY芯片502、数据传输控制装置500从个人计算机等其他节点传送到的打印数据，通过总线504直接传送到打印处理部512。然后，打印数据，由打印处理部512进行所赋予的处理，并由包括打印头等的打印部(用于输出数据的装置)514在纸上进行打印并输出。
在图27B中示出作为电子设备之一的扫描器的内部框图。在图28B中示出其外观图。CPU520，进行系统的总体控制等。操作部521，用于由用户操作扫描器。在ROM526内存储着控制程序等，RAM528，具有作为CPU520的工作区的功能。
利用由光源、光电变换器等构成的图象读取部(用于取入数据的装置)522读取原稿的图象，并由图象处理部524对所读取的图象数据进行处理。然后，通过总线505将处理后的图象数据直接传送到数据传输控制装置500。数据传输控制装置500，通过将首部等附加于该图象数据而生成信息包，并通过PHY芯片502发送到个人计算机等其他节点。
在图27C中示出作为电子设备之一的CD-R驱动器的内部框图。在图28C中示出其外观图。CPU530，进行系统的总体控制等。操作部531，用于由用户操作CD-R。在ROM536内存储着控制程序等，RAM538具有作为CPU530的工作区的功能。
利用由激光器、电动机、光学系统等构成的读取和写入部(用于取入数据的装置或用于存储数据的装置)533从CD-R532读取的数据，输入到信号处理部534，进行纠错处理等所赋予的信号处理。然后，通过总线506将进行了信号处理的数据直接传送到数据传输控制装置500。数据传输控制装置500，通过将首部等附加于该图象数据而生成信息包，并通过PHY芯片502发送到个人计算机等其他节点。
另一方面，通过PHY芯片502、数据传输控制装置500从其他节点传送到的数据，通过总线506直接传送到信号处理部534。然后，由信号处理部534对该数据进行所赋予的处理，并由读取和写入部533存储在CD-R532内。
另外，在图27A、图27B、图27C中，除CPU510、520、530外，也可以另外设置用于进行数据传输控制装置500中的数据传输控制的CPU。
通过将本实施形态的数据传输控制装置应用于电子设备，可以进行高速的数据传输。因此，当用户由个人计算机等进行了打印输出指示时，将以很小的延时完成打印。此外，在对扫描器发出取入图象数据的指示后，用户可以看到以很小的延时取入的图象。另外，能以高速进行从CD-R的数据读取或对CD-R的数据写入。进一步，也可以很容易地将多个电子设备与一个主系统连接使用，或将多个电子设备与多个主系统连接使用。
另外，通过将本实施形态的数据传输控制装置应用于电子设备，可以减轻在CPU上运行的固件的处理负荷，并能采用廉价的CPU和低速的总线。进一步，由于能够降低数据传输控制装置的成本和实现小型化，所以也能降低电子设备的成本并实现小型化。
作为可以应用本实施形态的数据传输控制装置的电子设备，除上述以外，例如也可以考虑各种光盘驱动器(CDROM、DVD)、磁性光盘驱动器(MO)、硬盘驱动器、TV、VTR、电视摄像机、音响设备、电话机、投影机、个人计算机、电子记事簿、字处理器等各种设备。
本发明不限定于本实施形态，在本发明的主旨范围内可以实施各种变形。
例如，本发明的数据传输控制装置的结构，以图6的结构最为理想，但并不限定于此。特别是，在将广播信息、错误状态信息、指示是否是在自识别期间接收到的信息包的信息附加于信息包控制信息的发明、及将在时间序列中位于后侧的赋予信息写入信息包控制信息的开头侧的发明中，不仅是图6，也可以采用图8等的各种结构。
另外，本发明，最好是应用于按IEEE1394标准进行的数据传输，但并不限定于此。例如，本发明也可以应用于与IEEE1394基于同一思路的标准或对IEEE1394有所发展的标准的数据传输。

Claims (26)

1．一种数据传输控制装置，用于与总线连接的多个节点之间的数据传输，该数据传输控制装置的特征在于，包括：信息包整形装置，用于对从各节点传输到的信息包进行整形，以便使上层可以使用；及信息包分离装置，用于将整形后信息包的控制信息写入可随机存取的存储装置的控制信息区域，并将整形后信息包的数据写入上述存储装置的数据区域；上述信息包分离装置，将用于指示写入上述数据区域的数据地址的数据指示字传送到上述信息包整形装置，上述信息包整形装置，将从上述信息包分离装置传送到的上述数据指示字附加于信息包的控制信息。
2．根据权利要求1所述的数据传输控制装置，其特征在于：上述信息包整形装置，生成用于区别信息包的至少控制信息和数据的标记信息，同时使所生成的标记信息与信息包相关联，上述信息包分离装置，根据与信息包相关联的上述标记信息，将信息包的控制信息写入上述控制信息区域，并将信息包的数据写入上述数据区域。
3．根据权利要求2所述的数据传输控制装置，其特征在于：上述信息包分离装置，当根据与信息包相关联的上述标记信息判定为写入信息包的控制信息时，将用于指示写入上述控制信息区域的控制信息地址的控制信息指示字更新，当根据上述标记信息判定为写入信息包的数据时，将用于指示写入上述数据区域的数据地址的数据指示字更新。
4．一种数据传输控制装置，用于与总线连接的多个节点之间的数据传输，该数据传输控制装置的特征在于，包括：信息包整形装置，用于对从各节点传输到的信息包进行整形，以便使上层可以使用；及写入装置，用于将整形后的信息包写入存储装置；上述信息包整形装置，将用于指示是否是对连接于总线的所有节点发送的信息包的广播信息附加于信息包的控制信息。
5．一种数据传输控制装置，用于与总线连接的多个节点之间的数据传输，该数据传输控制装置的特征在于，包括：信息包整形装置，用于对从各节点传输到的信息包进行整形，以便使上层可以使用；及写入装置，用于将整形后的信息包写入存储装置；上述信息包整形装置，将用于指示信息包内是否存在差错的错误状态信息附加于信息包的控制信息。
6．根据权利要求5所述的数据传输控制装置，其特征在于：包括用于将整形后信息包的控制信息写入上述存储装置的控制信息区域并将整形后信息包的数据写入上述存储装置的数据区域的信息包分离装置，当判定信息包内存在差错时，将写入上述数据区域的该信息包的数据作废。
7．一种数据传输控制装置，用于与总线连接的多个节点之间的数据传输，该数据传输控制装置的特征在于，包括：信息包整形装置，用于对从各节点传输到的信息包进行整形，以便使上层可以使用；及写入装置，用于将整形后的信息包写入存储装置；上述信息包整形装置，将用于指示是否是在自识别期间接收到的信息包的信息附加于信息包的控制信息。
8．一种数据传输控制装置，用于与总线连接的多个节点之间的数据传输，该数据传输控制装置的特征在于，包括：信息包整形装置，用于对从各节点传输到的信息包进行整形，以便使上层可以使用；及写入装置，用于将整形后的信息包写入存储装置；上述信息包整形装置，将在时间序列中赋予后侧的信息附加于从各节点传输到的信息包，上述写入装置，将上述赋予的信息在上述存储装置中写入信息包控制信息的开头侧。
9．根据权利要求8所述的数据传输控制装置，其特征在于：上述赋予的信息，是返送到信息包传输源的确认信息、用于特定数据传输速度的速度代码信息、用于指示是否是对连接于总线的所有节点发送的信息包的广播信息、用于指示是否是在自识别期间接收到的信息包的信息、及用于指示信息包内是否存在差错的错误状态信息中的至少一种信息。
10．根据权利要求1所述的数据传输控制装置，其特征在于：包括与后级应用系统连接的第1总线、控制该数据传输控制装置的第2总线、与物理层的设备电气连接的第3总线、与上述存储装置电气连接的第4总线、进行用于在上述第1、第2、第3总线的任何一个与上述第4总线之间确立数据路径的协调处理的协调装置。
11．根据权利要求4所述的数据传输控制装置，其特征在于：包括与后级应用系统连接的第1总线、控制该数据传输控制装置的第2总线、与物理层的设备电气连接的第3总线、与上述存储装置电气连接的第4总线、进行用于在上述第1、第2、第3总线的任何一个与上述第4总线之间确立数据路径的协调处理的协调装置。
12．根据权利要求5所述的数据传输控制装置，其特征在于：包括与后级应用系统连接的第1总线、控制该数据传输控制装置的第2总线、与物理层的设备电气连接的第3总线、与上述存储装置电气连接的第4总线、进行用于在上述第1、第2、第3总线的任何一个与上述第4总线之间确立数据路径的协调处理的协调装置。
13．根据权利要求7所述的数据传输控制装置，其特征在于：包括与后级应用系统连接的第1总线、控制该数据传输控制装置的第2总线、与物理层的设备电气连接的第3总线、与上述存储装置电气连接的第4总线、进行用于在上述第1、第2、第3总线的任何一个与上述第4总线之间确立数据路径的协调处理的协调装置。
14．根据权利要求8所述的数据传输控制装置，其特征在于：包括与后级应用系统连接的第1总线、控制该数据传输控制装置的第2总线、与物理层的设备电气连接的第3总线、与上述存储装置电气连接的第4总线、进行用于在上述第1、第2、第3总线的任何一个与上述第4总线之间确立数据路径的协调处理的协调装置。
15．根据权利要求1所述的数据传输控制装置，其特征在于：包括设在上述信息包整形装置与上述存储装置之间的FIFO。
16．根据权利要求4所述的数据传输控制装置，其特征在于：包括设在上述信息包整形装置与上述存储装置之间的FIFO。
17．根据权利要求5所述的数据传输控制装置，其特征在于：包括设在上述信息包整形装置与上述存储装置之间的FIFO。
18．根据权利要求7所述的数据传输控制装置，其特征在于：包括设在上述信息包整形装置与上述存储装置之间的FIFO。
19．根据权利要求8所述的数据传输控制装置，其特征在于：包括设在上述信息包整形装置与上述存储装置之间的FIFO。
20．根据权利要求1所述的数据传输控制装置，其特征在于：进行遵循IEEE1394标准的数据传输。
21．根据权利要求4所述的数据传输控制装置，其特征在于：进行遵循IEEE1394标准的数据传输。
22．根据权利要求5所述的数据传输控制装置，其特征在于：进行遵循IEEE1394标准的数据传输。
23．根据权利要求7所述的数据传输控制装置，其特征在于：进行遵循IEEE1394标准的数据传输。
24．根据权利要求8所述的数据传输控制装置，其特征在于：进行遵循IEEE1394标准的数据传输。
25．一种电子设备，其特征在于：包括权利要求1～24的任何一项的数据传输控制装置、对通过上述数据传输控制装置及总线从其他节点接收到的数据进行所赋予的处理的装置、用于输出或存储进行了处理的数据的装置。
26．一种电子设备，其特征在于：包括权利要求1～24的任何一项的数据传输控制装置、对通过上述数据传输控制装置及总线向其他节点发送的数据进行所赋予的处理的装置、用于取入进行了处理的数据的装置。
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