CN1280889C - 在硅基底中形成绝缘膜的方法 - Google Patents
在硅基底中形成绝缘膜的方法 Download PDFInfo
- Publication number
- CN1280889C CN1280889C CNB031331564A CN03133156A CN1280889C CN 1280889 C CN1280889 C CN 1280889C CN B031331564 A CNB031331564 A CN B031331564A CN 03133156 A CN03133156 A CN 03133156A CN 1280889 C CN1280889 C CN 1280889C
- Authority
- CN
- China
- Prior art keywords
- film
- hdp
- active region
- substrate
- oxidation film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000000758 substrate Substances 0.000 title claims abstract description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 17
- 239000010703 silicon Substances 0.000 title claims abstract description 17
- 150000004767 nitrides Chemical class 0.000 claims abstract description 32
- 230000008569 process Effects 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 238000005498 polishing Methods 0.000 claims abstract description 12
- 230000003647 oxidation Effects 0.000 claims description 51
- 238000007254 oxidation reaction Methods 0.000 claims description 50
- 230000005684 electric field Effects 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 230000008021 deposition Effects 0.000 claims description 11
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 10
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 5
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 4
- 239000011259 mixed solution Substances 0.000 claims description 4
- 229910017604 nitric acid Inorganic materials 0.000 claims description 4
- MEYZYGMYMLNUHJ-UHFFFAOYSA-N tunicamycin Natural products CC(C)CCCCCCCCCC=CC(=O)NC1C(O)C(O)C(CC(O)C2OC(C(O)C2O)N3C=CC(=O)NC3=O)OC1OC4OC(CO)C(O)C(O)C4NC(=O)C MEYZYGMYMLNUHJ-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- 238000002955 isolation Methods 0.000 abstract description 6
- 230000004888 barrier function Effects 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract description 2
- 238000000151 deposition Methods 0.000 abstract 2
- 238000000059 patterning Methods 0.000 abstract 1
- 239000003795 chemical substances by application Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000002981 blocking agent Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
- H01L21/31056—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
使用浅槽隔离法在硅基底中形成绝缘膜的方法，包括：依次在硅基底上沉积焊接点氧化物膜、焊接点氮化物膜与多晶硅膜；将上述沉积的膜制出图案，以露出基底的一部份，其相当于电场区；蚀刻基底露出的部份以形成一沟槽；在基底上沉积HDP氧化物膜，沉积的厚度与前述沉积的多层膜的总厚度相同，深度与沟槽深度相同以填充沟槽；于HDP氧化物膜上形成反掩模，其覆盖了电场区与作用区的一部份，并且从作用区的边缘向内延伸预定距离；使用反掩模作为蚀刻阻挡物，蚀刻在作用区上形成的HDP氧化物膜的露出部份；去除反掩模；对HDP氧化物膜与多晶硅膜进行CMP；和去除焊接点氮化物膜。由于没有使用氧化物蚀刻剂来去除焊接点氮化物膜，基本上可抑制沟槽的形成。
Description
【技术领域】
本发明涉及一种使用浅槽隔离(shallow trench isolation，STI)法在硅基底中形成绝缘膜的方法。更特别地，本发明涉及一种在硅基底中形成绝缘膜的方法，其可增进沟槽填充氧化物膜(trench-filling oxide film)的化学机械抛光(Chemical mechanical polishing，CMP)的均匀度，且同时抑制了沟槽(moat)的形成。
【背景技术】
众所周知在最近的半导体组件中，用于元件之间提供电绝缘的绝缘膜是使用浅槽隔离过程形成的。在传统的LOCOS过程中，在绝缘膜的上部边缘形成鸟嘴(bird’s peak)使得作用区(active region)变小，另一方面，在STI过程中，可形成狭窄宽度的绝缘膜，以确保作用区的大小，因此，使用STI过程取代LOCOS过程。
以下，简要说明使用STI过程来形成绝缘膜的传统方法。
首先，在硅基底上连续形成焊接点氧化物膜(pad oxide film)与焊接点氮化物膜，然后形成图案(patterned)以暴露出基底的一部份，其相当于电场区(field region)。
然后，蚀刻基底暴露的部份形成沟槽，其后，对所得的基底进行牺牲氧化过程(sacrificial oxidation process)，接着进行线性氧化程序(linearoxidation process)。
之后，在基底的整个表面上沉积具有优异填充特性的高密度等离子体(HDP)氧化物膜，随后，进行化学机械抛光(CMP)直到焊接点氮化物膜露出。
其后，去除作为沟槽蚀刻时蚀刻阻挡剂的焊接点氮化物膜，至此完成绝缘层的形成。
然而，传统的STI过程有下列的问题。
第一，填充沟槽的HDP氧化物膜通常是依照基层的外形沉积，如图1所示，沉积在基底作用区域的HDP氧化物膜4，取决于作用区的形状，有一三角形或梯形，而此不规则的沉积外形导致随后的CMP过程的均一度降低，最终导致元件特性降低。在图1中，标记数字1、2与3分别表示硅基底、焊接点氧化物膜以及焊接点氮化物膜。
在增进CMP过程均一度的努力中，近来提出一种技术，其中通过反掩模形成过程(reverse mask-forming process)和反版蚀刻过程(reverse etchingprocess)，去除在作用区上形成的、其指定量大于指定尺寸的HDP氧化物膜。然而，反掩模形成与蚀刻过程导致阶梯状突起(step height)增加，且仍然无法去除在作用区两边形成的阶梯状突起，因此，在随后的CMP过程中作为颗粒来源(source of particles)。
第二，在去除作用区上的HDP氧化物膜以后，绝缘膜的厚度随作为抛光阻止层的焊接点氮化物膜而改变，在传统的STI过程中，残留在宽作用区上与窄作用区上的焊接氮化物膜之间的厚度变化过大，而且，在形成于宽电场区与窄电场区绝缘膜之间的凹入变异(dishing variation)也过大。
第三，在传统的STI过程中，在去除焊接点氮化物膜以前，为了去除在焊接点氮化物膜表面上产生的氧化物，将基底浸入氧化物蚀刻剂中几秒钟。然后，使用磷酸溶液去除焊接点氮化物膜。在此情形下，在作用区与电场区之间边界的氧化物膜被腐蚀产生沟槽，导致元件特性变差。
【发明内容】
因此，本发明旨在解决发生在现有技术中的上述问题，而本发明的一个目的是提供一种在硅基底中形成绝缘膜的方法，其可改善CMP均匀性，降低凹入变异并抑制沟槽的形成。
为了实现上述目的，本发明提供了一种在硅基底中形成绝缘膜的方法，包含下列步骤：依次在硅基底上沉积焊接点氧化物膜、焊接点氮化物膜与多晶硅膜；将所述多晶硅膜、焊接点氮化物膜与焊接点氧化物膜制出图案，以露出基底的一部份，其相当于基底的电场区；蚀刻基底露出的部份以形成沟槽；在得到的基底上沉积HDP氧化物膜，所沉积的厚度与前述沉积的各层膜的总厚度相同，深度与沟槽深度相同以填充沟槽；在HDP氧化物膜上形成反掩模，其覆盖了电场区与作用区的一部份，该反掩模与电场区相邻，并且从作用区的边缘向内延伸预定距离；使用反掩模作为蚀刻阻挡物，蚀刻在作用区上形成的HDP氧化物膜的露出部份；去除反掩模；对HDP氧化物膜与多晶硅膜进行化学机械抛光(CMP)；以及去除焊接点氮化物膜。
在本发明的方法中，优选形成反掩模覆盖电场区及邻接电场区的作用区的一部份，且从作用区的边缘向内延伸0.04至0.05微米(μm)的距离。
此外，优选蚀刻在作用区上形成的HDP氧化物膜一部份的步骤，使用至少一种选自CxFy、O2、Ar与ChxFy的气体来进行。而且，优选蚀刻在作用区上形成的HDP氧化物膜一部份的步骤，使用多晶硅膜作为蚀刻阻止剂(etch stopper)，氧化物膜与多晶硅膜的蚀刻选择性(etch selectivity)大于100∶1，。
并且，优选对HDP氧化物膜与多晶硅膜进行化学机械抛光(CMP)的步骤，在完全去除多晶硅膜后，去除焊接点氮化物膜的表面至厚度为大约100-200。
此外，优选使用硝酸(HNO3)与磷酸(H3PO4)的混合溶液进行去除焊接点氮化物膜的步骤。
依照本发明，在对HDP氧化物膜进行化学机械抛光(CMP)之前去除了HDP氧化物膜的阶梯状突起，这可以改善CMP的均匀性。此外，在去除焊接点氮化物膜时，没有使用氧化物蚀刻剂，因此基本上可抑制沟槽的形成。
【附图说明】
本发明的上述以及其它目的、特征与优点，参照下列附图和详细说明，将会更为明显：
图1是截面图，用来说明使用浅槽隔离(STI)过程在硅基底中形成绝缘膜的传统方法所发生的问题；
图2A至图2E是截面图，用来说明依照本发明优选实施例，在硅基底中形成绝缘膜的方法。
【具体实施方式】
以下参照附图详细说明本发明的优选实施方式。
图2A至图2E是截面图，用来说明依照本发明的优选实施方式，在硅基底中形成绝缘膜的方法。
参见图2A，焊接点氧化物膜22与焊接点氮化物膜23分别以50～200
及500～2000
的厚度连续形成于硅基底21上。在焊接点氮化物膜23上，在后续过程中作为蚀刻阻止剂的多晶硅膜24被沉积至厚度为100～1000
然后，将多晶硅膜24、焊接点氮化物膜23与焊接点氧化物膜22制成图案以露出基底的一部份，其相当于电场区。随后，蚀刻基底的露出部份至预定深度，从而形成浅沟，其后被在得到的基底上沉积HDP氧化物膜25，以填充浅沟，在此情况下，HDP氧化物膜25被沉积至与沉积膜22、23、24厚度以及浅沟深度之和相同的厚度。随后，用以形成反掩模的光刻胶26施加于HDP氧化物膜25上。
参见图2B，光刻胶26曝露在光线下显影形成反掩模26a，在此情形下，形成的反掩模覆盖电场区与邻近电场区的作用区的一部份，且从作用区的边缘向内延伸指定距离，例如，0.04～0.05微米(μm)。
然后，反版蚀刻HDP氧化物膜以去除在作用区上形成的HDP氧化物膜的一部分，在此反版蚀刻中，多晶硅膜24用作蚀刻阻止层，至少一种选自CxFy、O2、Ar与ChxFy的气体用作反应气体，氧化物膜与多晶硅膜的蚀刻选择性大于100∶1。
参见图2C，依照传统过程去除残留的反掩模，反掩模去除后，可以发现相对于现有技术，在作用区与电场区之间的阶梯状突起的差异明显减少。
参见图2D，将得到的基底进行化学机械抛光(CMP)，至此在基底的电场区中形成沟槽绝缘膜27。在此CMP过程中，过度抛光焊接点氧化物膜23，使得在反版蚀刻过程中作为蚀刻阻止层使用的多晶硅膜被完全去除。换句话说，通过使用选择性或非选择性浆料(slurry)，在多晶硅膜完全去除后，焊接点氮化物膜被去除至100～200
参见图2E，使用作为多蚀刻剂(poly-etchant)的硝酸(HNO3)与作为氮化物蚀刻剂的磷酸(H3PO4)混合溶液去除残留的焊接点氮化物膜。这样就完成了绝缘膜27的形成。
如上所述，依照本发明的方法，由HDP氧化物膜阶梯状突起引起的CMP均匀性的降低被抑制。此外，可降低在宽电场区与窄电场区之间的凹入变异，且可阻止在作用区与电场区之间的边界形成沟槽。
通常，HDP氧化物的沉积外形在作用区上具有大于指定尺寸的梯形体，且在作用区上具有小于指定尺寸的三角形体。这些形状通常参照0.7μm的作用区尺寸来划分，虽然此标准可随着沟槽的深度与斜度而改变。在沉积HDP氧化物膜以后显示的一个特征是HDP氧化物膜的阶梯状突起从作用区的边缘向内延伸大约0.04μm。
为此，在宽作用区上沉积的HDP氧化物薄膜阶梯状突起的起始点(startpoint)与终止点之间的间隔比作用区窄。因此，如果被用于反版蚀刻(etchback)过程的反掩模与蚀刻阻挡层在HDP氧化物膜的下面，所有因沉积HDP氧化物膜产生的阶梯状突起都可被去除。
于是，依照本发明的方法，在作用区上形成、在反掩模过程与反版蚀刻过程中被去除的HDP氧化物膜的尺寸设为RA-0.1μm，其中RA是作用区的实际尺寸，包括N型作用区的尺寸与P型作用区的尺寸。这可以去除沉积HDP氧化物膜时产生的所有阶梯状突起。结果，能够改善CMP均匀性，并可最大程度地抑制绝缘区域之间的凹入变异。
此外，在本发明的方法中，由于使用硝酸(HNO3)与磷酸(H3PO4)的混合溶液去除焊接点氮化物膜，使用氧化物蚀刻剂去除焊接点垫氮化物膜所引起的沟槽的形成可被抑制。
如上所述，依照本发明，在对HDP氧化物膜进行CMP过程前，去除HDP氧化物膜的阶梯状突起。因此，在相对宽的电场区的凹入可由于抛光量的减少而最小化。此外，能够改善CMP均匀性，并且据此，可改善元件的特性。
此外，在本发明中，没有使用氧化物来去除焊接点氮化物膜，因此可基本上抑制沟槽的形成。因此可以防止元件特性的降低，例如隆起(hump)的形成。
尽管为了例举说明的目的详述了本发明的优选实施方式。显然本领域技术人员在不脱离如后文权利要求所述的本发明精神和范围的情况下可以作出许多修改，添加和替换。
Claims (6)
1.一种在硅基底中形成绝缘膜的方法，包括下列步骤：
依次在硅基底上沉积焊接点氧化物膜、焊接点氮化物膜与多晶硅膜；
将所述多晶硅膜、焊接点氮化物膜与焊接点氧化物膜制出图案，以露出基底的一部份，其相当于基底的电场区；
蚀刻基底露出的部份以形成浅沟；
在得到的基底上沉积HDP氧化物膜，所沉积的厚度与所述沉积的各层膜的厚度和沟槽的深度之和相同，以填充沟槽；
在HDP氧化物膜上形成反掩模，其覆盖了电场区和与电场区相邻的作用区的一部份，并且从作用区边缘向内延伸预定距离；
使用反掩模作为蚀刻阻挡物，蚀刻在作用区上形成的HDP氧化物膜的露出部份；
去除反掩模；
对HDP氧化物膜与多晶硅膜进行化学机械抛光；以及
去除焊接点氮化物膜。
2.权利要求1的方法，其中形成的反掩模覆盖电场区及邻近电场区的作用区的一部份，且从作用区的边缘向内延伸0.04至0.05μm的距离。
3.权利要求1的方法，其中蚀刻在作用区上形成的HDP氧化物膜一部份的步骤，使用选自CxFy、O2、Ar与ChxFy的至少一种气体来进行。
4.权利要求1的方法，其中蚀刻在作用区上形成的HDP氧化物膜一部份的步骤，使用多晶硅膜作为蚀刻阻止剂，氧化物膜与多晶硅膜的蚀刻选择性大于100∶1。
5.权利要求1的方法，其中对HDP氧化物膜与多晶硅膜进行化学机械抛光的步骤，在完全去除多晶硅膜后，去除焊接点氮化物膜的表面至厚度为
6.权利要求1的方法，其中去除焊接点氮化物膜的步骤使用硝酸和磷酸的混合溶液来进行。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR67024/2002 | 2002-10-31 | ||
| KR67024/02 | 2002-10-31 | ||
| KR1020020067024A KR20040038145A (ko) | 2002-10-31 | 2002-10-31 | 반도체 소자의 소자분리막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1494128A CN1494128A (zh) | 2004-05-05 |
| CN1280889C true CN1280889C (zh) | 2006-10-18 |
Family
ID=32171572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031331564A Expired - Fee Related CN1280889C (zh) | 2002-10-31 | 2003-07-29 | 在硅基底中形成绝缘膜的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20040087106A1 (zh) |
| KR (1) | KR20040038145A (zh) |
| CN (1) | CN1280889C (zh) |
| TW (1) | TW200406841A (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258510A (ja) * | 2006-03-24 | 2007-10-04 | Toshiba Corp | 半導体装置の製造方法 |
| CN101546730B (zh) * | 2008-03-25 | 2010-10-20 | 中芯国际集成电路制造(上海)有限公司 | 一种减小hdp对有源区损伤的方法 |
| KR101874585B1 (ko) | 2012-03-19 | 2018-07-04 | 삼성전자주식회사 | 소자분리막을 가지는 반도체 소자 |
| CN106684030A (zh) * | 2015-11-06 | 2017-05-17 | 中芯国际集成电路制造(上海)有限公司 | 浅沟槽隔离结构的制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2748465B2 (ja) * | 1988-12-19 | 1998-05-06 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH10294361A (ja) * | 1997-04-17 | 1998-11-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100224700B1 (ko) * | 1997-04-30 | 1999-10-15 | 윤종용 | 반도체장치의 소자분리방법 |
| US6015757A (en) * | 1997-07-02 | 2000-01-18 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer |
| JPH11214499A (ja) * | 1998-01-27 | 1999-08-06 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP3257511B2 (ja) * | 1998-06-08 | 2002-02-18 | ソニー株式会社 | ポリッシュ工程を備えた半導体装置の製造方法 |
| JPH11354629A (ja) * | 1998-06-10 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
-
2002
- 2002-10-31 KR KR1020020067024A patent/KR20040038145A/ko not_active Application Discontinuation
-
2003
- 2003-07-04 TW TW092118319A patent/TW200406841A/zh unknown
- 2003-07-10 US US10/616,817 patent/US20040087106A1/en not_active Abandoned
- 2003-07-29 CN CNB031331564A patent/CN1280889C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040087106A1 (en) | 2004-05-06 |
| CN1494128A (zh) | 2004-05-05 |
| KR20040038145A (ko) | 2004-05-08 |
| TW200406841A (en) | 2004-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1280889C (zh) | 在硅基底中形成绝缘膜的方法 | |
| US6566225B2 (en) | Formation method of shallow trench isolation | |
| US6258726B1 (en) | Method of forming isolation film for semiconductor devices | |
| US6682987B2 (en) | Methods of forming a trench isolation region in a substrate by removing a portion of a liner layer at a boundary between a trench etching mask and an oxide layer in a trench and integrated circuit devices formed thereby | |
| KR100451518B1 (ko) | 얕은 트렌치 소자분리 공정을 이용한 반도체 소자의소자분리방법 | |
| CN1396643A (zh) | 浅沟渠隔离结构的制造方法 | |
| KR100728649B1 (ko) | 반도체소자의 소자분리막 제조방법 | |
| US7214596B2 (en) | Method for the fabrication of isolation structures | |
| CN1233033C (zh) | 减少隔离元件对于有源区域的应力与侵蚀效应的方法 | |
| KR100572491B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100868925B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR101026478B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| CN1260803C (zh) | 一种浅沟槽的形成方法 | |
| KR0147629B1 (ko) | 반도체 장치의 소자분리방법 | |
| KR100505427B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100578231B1 (ko) | 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법 | |
| KR100504549B1 (ko) | 반도체 소자의 제조방법 | |
| KR100876874B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR19980015597A (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| KR20040055143A (ko) | 반도체소자의 소자분리막 제조방법 | |
| KR100561974B1 (ko) | 반도체 소자의 제조방법 | |
| KR20050050710A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20030097343A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20050041421A (ko) | 반도체 소자의 소자분리방법 | |
| KR20050009873A (ko) | 반도체 소자의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: MAGNACHIP CO., LTD. Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC. Effective date: 20070518 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20070518 Address after: North Chungcheong Province Patentee after: Magnachip Semiconductor, Ltd. Address before: Gyeonggi Do, South Korea Patentee before: HYNIX SEMICONDUCTOR Inc. |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20201020 Address after: Han Guozhongqingbeidao Patentee after: Key Foundry Co.,Ltd. Address before: Han Guozhongqingbeidao Patentee before: Magnachip Semiconductor, Ltd. |
|
| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20061018 Termination date: 20210729 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |