CN1264221C - 减少埋层接触带外扩散的半导体结构、其制造方法以及半导体存储器装置的形成方法 - Google Patents
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Abstract
一种减少埋层接触带外扩散的半导体结构，其包括：一晶体管，包括栅极以及位于上述栅极两侧的掺杂区；一埋层接触带，相接于上述两掺杂区之一；一沟槽，与该埋层接触带相邻；一沟槽式电容，形成于该沟槽的底部，包括埋入电极板、电容介电层以及电极板；一导线结构，位于该沟槽式电容上，该导线结构包括环状绝缘层以及被环状绝缘层包围的第一导电层；一侧壁导电层，形成于该沟槽的侧壁；一第二导电层，被该侧壁导电层包围；以及一浅沟槽隔离结构，位于该沟槽相对于该埋层接触带的另一侧；其中该埋层接触带与沟槽中的侧壁导电层相接，且该侧壁导电层的掺杂浓度低于该第二导电层。
Description
技术领域
本发明是有关于一种在沟槽式电容器与晶体管之间形成接触带以达到电性接触的存储器组件改良制造方法，特别是有关于一种防止埋层接触带向外扩散(Buried Strap outdiffusion)的方法。
背景技术
目前DRAM的存储容量已达到64百万位甚至256兆位以上，在组件积集度要求越来越高的情况下，存储单元与晶体管的尺寸亦不断的大幅缩小，以制造出存储容量更高，处理速度更快的DRAM。就目前使用的立体化电容器的工艺技术，电容器于半导体衬底上占用的面积可以大幅减少，因此立体化电容器广泛地运用在存储容量为64兆位以上的DRAM。
一般沟槽式电容与晶体管的构造，如图1所示，深沟槽(DT；Deep Trench)电容器C是包括埋入电极板15、电容介电层16以及电极板17，其上形成有导线结构，包括环状绝缘层18以及填充其中的第一导电层19，接着再形成一导电层13；而晶体管1包括栅极10以及位于栅极两测的N+掺杂区；在沟槽的相对于该晶体管的另一侧则形成填充有介电层的浅沟槽隔离结构14。
上述沟槽式电容器与半导体晶体管的电性接触，是在晶体管1的N+掺杂区与沟槽之间形成一个埋层接触带(BS；Buried Strap)12，作为两者的电性连接。由于此接触带是形成在基板底下，因此在基板表面上具有更多的空间以制造积集度更高的存储单元。再者，由于此接触带在许多表面组件尚未制作已经形成，可避免制造时破坏表面上的组件。然而，上述埋层接触带12的构造由于与电容器C的导电层13直接接触，上述导电层通常为掺杂的多晶硅，因此极易有外扩散(outdiffusion)的问题。
发明内容
本发明的目的即提供一种能克服习知缺点的减少埋层接触带外扩散的方法，以适应目前半导体产业上的需要。
本发明主要是借由在沟槽式电容的上半部侧壁上先形成一侧壁导电层，其特征为低浓度(低于其所包围的第二导电层)或甚至未掺杂的导电层，以有效防止埋层接触带外扩散的问题。
为达成上述目的，本发明提供一种减少埋层接触带外扩散的半导体结构，其包括：一晶体管，包括栅极以及位于上述栅极两侧的掺杂区；一埋层接触带，相接于上述两掺杂区之一；一沟槽，与该埋层接触带相邻；一沟槽式电容，形成于该沟槽的底部，包括埋入电极板、电容介电层以及电极板；一导线结构，位于该沟槽式电容上，该导线结构包括环状绝缘层以及被环状绝缘层包围的第一导电层；一侧壁导电层，由多晶硅层构成，形成于第一导电层上的该沟槽的侧壁上；一第二导电层，由掺杂的多晶硅构成，被该侧壁导电层包围；以及一浅沟槽隔离结构，位于该沟槽相对于该埋层接触带的另一侧；其中该埋层接触带与沟槽中的侧壁导电层相接，且该侧壁导电层的掺杂浓度低于该第二导电层。
本发明亦提供一种减少埋层接触带外扩散的方法，其步骤包括：提供一形成有垫层构造以及一沟槽的半导体衬底，且该沟槽底部形成有一沟槽式电容；在该沟槽式电容的上方形成一环状绝缘层于该沟槽的侧壁上；于该环状绝缘层包围的区域中形成一第一导电层；在第一导电层的上方形成一由多晶硅构成的侧壁导电层于该沟槽侧壁上；以及于该侧壁导电层包围的区域形成一由掺杂的多晶硅构成的第二导电层，其中该侧壁导电层的掺杂浓度低于该第二导电层，在晶体管的一掺杂区与侧壁导电层之间形成埋层接触带。
根据本发明的减少埋层接触带外扩散的方法，当用于形成半导体存储器装置时，其步骤包括：提供一形成有垫层构造以及一沟槽的半导体衬底，且该沟槽底部形成有一沟槽式电容；在该沟槽式电容的上方形成一环状绝缘层于该沟槽的侧壁上；于该环状绝缘层包围的区域中形成一第一导电层；在第一导电层的上方形成一由多晶硅构成的侧壁导电层于该沟槽侧壁上；于该侧壁导电层包围的区域形成一由掺杂的多晶硅构成的第二导电层，其中该侧壁导电层的掺杂浓度低于该第二导电层；以光刻胶显影以及蚀刻步骤在该沟槽的一侧，定义出浅沟槽隔离结构的区域并移除后，填入介电材料而形成浅沟槽隔离结构；以及在该沟槽的相对于该浅沟槽隔离结构的另一侧形成由栅极以及位于栅极两侧的掺杂区所组成的晶体管，在晶体管的一掺杂区与侧壁导电层之间形成埋层接触带。
附图说明
图1为习知技术的埋层接触带的剖面图；
图2A～2F为本发明的实施例的工艺剖面图；
图3为根据本发明的实施例减少埋层接触带外扩散的半导体存储器装置的剖面图。
符号说明：
1～晶体管 2～沟槽式电容
10～栅极 12～埋层接触带
13～导电层 14～浅沟槽隔离构造
100～半导体衬底 110～氧化层
120～氮化层 105～沟槽
115～埋入电极板 116～电容介电层
117～电极板 125～栅极
135～埋层接触带 155～浅沟槽隔离构造
140～环状绝缘层 150～第一导电层
160’～侧壁导电层 170～第二导电层
具体实施方式
如图2A～2F所示，其显示根据本发明的减少埋层接触带外扩散的方法的工艺剖面图。
如图2A所示，首先提供一半导体衬底100，其上形成有一垫层构造，包括氮化硅层120以及氧化硅层110。此垫层结构是在后续制作浅沟槽隔离构造(STI)的过程中，作为化学机械研磨(chemical mechanical polishing；CMP)的终止层。接着，以图案化的光阻层(未图示)定义出沟槽的位置后，以蚀刻步骤形成一沟槽105于该半导体衬底100中。上述蚀刻步骤例如是使用非等向性蚀刻，例如反应性离子蚀刻(RIE)，其蚀刻气体可使用例如包括Cl2、HBr、O2、N2、NF3、SF6以及CF4等的混合气体。
然后，在沟槽105的下面部分形成包括埋入式电极板115、顺应性形成的电容介电层116以及电极板117的电容器C。上述埋入式电极板115为N+型掺杂区，位于沟槽105底部的衬底中，电极板117则为掺杂的多晶硅，电容介电层116则为例如氧化硅-氮化硅(ON)的迭层结构，或为氧化硅-氮化硅-氧化硅(ONO)的迭层结构。上述电容器的形成可借由习知方式进行，其详细步骤包括在沟槽105的侧壁及底部形成一N+型掺杂的介电层，例如砷硅玻璃(Arsenic Silicon Glass；ASG)后，填入一既定深度的光阻材料于沟槽105中，在以湿蚀刻移除未被光阻材料覆盖的掺杂的介电层，接着移除光阻材料，并顺应性沉积一绝缘层，例如四乙氧基硅烷(TEOS)，用以防止掺杂的离子在后续的热工艺中扩散到未被掺杂的介电层覆盖的沟槽105侧壁周围的衬底中，接着以热工艺将掺杂的介电层中的离子驱入于衬底中，形成N+型掺杂区作为埋入式电极板115。然后，移除绝缘层与掺杂的介电层，再顺应性沉积一介电层于沟槽的侧壁及底部，作为电容介电层116，并沉积一导电层填满沟槽105，以作为电极板117。
在完成上述电容结构后，如图2B所示，顺应性沉积一绝缘层，例如氧化硅或氮氧化硅后，以蚀刻方式移除垫层结构以及电容上方的绝缘层以形成一环状绝缘层140。上述环状绝缘层可使用例如热氧化法或以化学气相沉积法配合非等向性蚀刻形成。上述非等向性蚀刻例如为反应性离子蚀刻(RIE)，可使用包括CHF3、Ar、O2、C4F8、CO等的混合气体。上述非等向性蚀刻对于垂直方向的移除速度大于水平方向，因此其具有高选择性，能够保留侧壁上的材料同时移除水平方向上的材料。在本实施例中，环状绝缘层140的厚度较佳为200～300nm。接着，如图2C所示沉积一第一导电层150填满沟槽105，并回蚀刻使该第一导电层150至既定位置。上述第一导电层150、环状绝缘层140即构成导线结构。
接下来，如图2D所示，顺应性沉积一导电层160，例如掺杂的多晶硅后，以非等向性蚀刻方式移除垫层结构以及导线结构上方的导电层以形成一如图2E所示的侧壁导电层160’。上述非等向性蚀刻例如为反应性离子蚀刻(RIE)，可使用包括CHF3、Ar、O2、C4F8、CO等的混合气体。上述侧壁导电层较佳的掺杂的多晶硅，其较佳浓度为低于后续形成的第二导电层，范围在0～1E14 atoms/cm3之间，也就是说上述侧壁导电层亦可为未经掺杂的多晶硅层。
然后，如图2F所示，填满第二导电层170于侧壁导电层160’包围的区域中，该第二导电层通常为掺杂的多晶硅，其浓度高于上述侧壁导电层。接着，以热扩散工艺使离子扩散至衬底100中来形成埋层接触带135。掺杂于第二导电层170中的相对较高浓度离子，由于热扩散作用，经由含有离子浓度相对较低的侧壁导电层160’后，由第二导电层170扩散至周围衬底100中而形成上述埋层接触带135。
接着，可使用化学机械研磨将该第二导电层170磨平，如前述，此时上述垫层结构即作为化学机械研磨的终止层。
如上述的减少埋层接触带外扩散的方法，当应用于半导体存储器装置的形成时，如图3所示，可在完成上述步骤后，以光刻胶显影以及蚀刻步骤在该沟槽的一侧，定义出浅沟槽隔离结构的区域并移除后，再填入介电材料，例如氧化硅而形成浅沟槽隔离结构155。然后在该沟槽的相对于该浅沟槽隔离结构的另一侧形成由栅极125以及位于栅极两侧的掺杂区N+所组成的晶体管。上述浅沟槽隔离结构以及晶体管的形成可使用业界常用的技术，并不属于本发明主要的技术特征，因此不予赘述。
根据上述实施例，减少埋层接触带外扩散的半导体结构，如图3所示，包括：一具有栅极125以及位于上述栅极两侧的掺杂区N+的晶体管；一相接于上述两掺杂区N+中之一的埋层接触带135；一与该埋层接触带135相邻的沟槽105；一形成于该沟槽的底部的沟槽式电容C，其包括埋入电极板115、电容介电层116以及电极板117；一位于该沟槽式电容上的导线结构，包括环状绝缘层140以及被环状绝缘层包围的第一导电层150；一形成于该沟槽的侧壁的侧壁导电层160’；一被该侧壁导电层包围的第二导电层170；以及一浅沟槽隔离结构155，位于该沟槽相对于该埋层接触带135的另一侧；其中该埋层接触带135与沟槽中的侧壁导电层160’相接，且该侧壁导电层160’的掺杂浓度低于该第二导电层170。
根据本发明的减少埋层接触带外扩散的结构及方法，借由在沟槽式电容的上半部的侧壁上形成一浓度低于第二导电层或甚至未掺杂的侧壁导电层，而能够减少埋层接触带外扩散；此外，根据本发明，第一导电层与第二导电层之间的距离减少，亦能够降低两者之间的阻值(resistance)，因而能够提升半导体组件性能。
Claims (23)
1.一种减少埋层接触带外扩散的半导体结构，其特征在于：所述半导体结构包括：
一晶体管，包括栅极以及位于上述栅极两侧的掺杂区；
一埋层接触带，相接于上述两掺杂区之一；
一沟槽，与该埋层接触带相邻；
一沟槽式电容，形成于该沟槽的底部，包括埋入电极板、电容介电层以及电极板；
一导线结构，位于该沟槽式电容上，该导线结构包括环状绝缘层以及被环状绝缘层包围的第一导电层；
一侧壁导电层，由多晶硅构成，形成于第一导电层上的该沟槽的侧壁上；
一第二导电层，由掺杂的多晶硅构成，被该侧壁导电层包围；
一浅沟槽隔离结构，位于该沟槽相对于该埋层接触带的另一侧；
其中该埋层接触带与沟槽中的侧壁导电层相接，且该侧壁导电层的掺杂浓度低于该第二导电层。
2.根据权利要求1所述的减少埋层接触带外扩散的半导体结构，其特征在于：该第一导电层为掺杂的多晶硅。
3.根据权利要求1所述的减少埋层接触带外扩散的半导体结构，其特征在于：该环状绝缘层为氮化硅。
4.根据权利要求1所述的减少埋层接触带外扩散的半导体结构，其特征在于：该第二导电层为掺杂的多晶硅。
5.根据权利要求1所述的减少埋层接触带外扩散的半导体结构，其特征在于：该侧壁导电层的多晶硅浓度低于1E14atom/cm3。
6.根据权利要求1所述的减少埋层接触带外扩散的半导体结构，其特征在于：该侧壁导电层为未掺杂的多晶硅。
7.一种减少埋层接触带外扩散的方法，包括：
提供一形成有垫层构造以及一沟槽的半导体衬底，且该沟槽底部形成有一沟槽式电容；
在该沟槽式电容的上方形成一环状绝缘层于该沟槽的侧壁上；
于该环状绝缘层包围的区域中形成一第一导电层；
在第一导电层的上方形成一由多晶硅构成的侧壁导电层于该沟槽侧壁上；
于该侧壁导电层包围的区域形成一由掺杂的多晶硅构成的第二导电层，其中该侧壁导电层的掺杂浓度低于该第二导电层；
在晶体管的一掺杂区与侧壁导电层之间形成埋层接触带。
8.根据权利要求7所述的减少埋层接触带外扩散的方法，其中该垫层构造包括一氮化层以及一氧化层。
9.根据权利要求7所述的减少埋层接触带外扩散的方法，其中该第一导电层为掺杂的多晶硅。
10.根据权利要求7所述的减少埋层接触带外扩散的方法，其中该环状绝缘层为氮化硅。
11.根据权利要求7所述的减少埋层接触带外扩散的方法，其中该第二导电层为掺杂的多晶硅。
12.根据权利要求7所述的减少埋层接触带外扩散的方法，其中该侧壁导电层的多晶硅浓度低于1E14atom/cm3。
13.根据权利要求7所述的减少埋层接触带外扩散的方法，其中该侧壁导电层为未掺杂的多晶硅。
14.根据权利要求7所述的减少埋层接触带外扩散的方法，还包括以化学机械研磨将该第二导电层的表面磨平。
15.根据权利要求7所述的减少埋层接触带外扩散的方法，其中该沟槽式电容包括一电容介电层、埋入电极板以及电极板。
16.一种形成半导体存储器装置的方法，其步骤包括：
提供一形成有垫层构造以及一沟槽的半导体衬底，且该沟槽底部形成有一沟槽式电容；
在该沟槽式电容的上方形成一环状绝缘层于该沟槽的侧壁上；
于该环状绝缘层包围的区域中形成一第一导电层；
在第一导电层上方形成一由多晶硅构成的侧壁导电层于该沟槽侧壁上；
于该侧壁导电层包围的区域形成一由掺杂的多晶硅构成的第二导电层，其中该侧壁导电层的掺杂浓度低于该第二导电层；
以光刻胶显影以及蚀刻步骤在该沟槽的一侧，定义出浅沟隔离结构的区域并移除后，填入介电材料而形成浅沟槽隔离结构；
在该沟槽的相对于该浅沟槽隔离结构的另一侧形成由栅极以及位于栅极两侧的掺杂区所组成的晶体管；
在晶体管的一掺杂区与侧壁导电层之间形成埋层接触带。
17.根据权利要求16所述的形成半导体存储器装置的方法，其中该沟槽式电容包括一电容介电层、埋入电极板以及电极板。
18.根据权利要求16所述的形成半导体存储器装置的方法，其中该垫层构造包括一氮化层以及一氧化层。
19.根据权利要求16所述的形成半导体存储器装置的方法，其中该第一导电层为掺杂的多晶硅。
20.根据权利要求16所述的形成半导体存储器装置的方法，其中该环状绝缘层为氮化硅。
21.根据权利要求16所述的形成半导体存储器装置的方法，其中该第二导电层为掺杂的多晶硅。
22.根据权利要求16所述的形成半导体存储器装置的方法，其中该侧壁导电层的多晶硅浓度低于1E14atom/cm3。
23.根据权利要求16所述的形成半导体存储器装置的方法，其中该侧壁导电层为未掺杂的多晶硅。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20060712 |