CN1264171A - 一种制造半导体器件的方法 - Google Patents

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Abstract

一种制造用于元件隔离的高可靠性浅槽隔离的半导体器件的方法。该方法包括:制备半导体衬底;在所述半导体衬底中形成槽;在对所述半导体衬底施加高频电压的同时,通过使用高密度等离子体CVD方法在所述半导体衬底上形成氧化硅膜,使所述氧化硅膜材料充满所述槽;在对所述半导体衬底施加高频电压的同时,通过使用高密度等离子体CVD方法在所述氧化硅膜上形成磷掺杂氧化硅膜;以及去除所述磷掺杂氧化硅膜和部分所述氧化硅膜。为使氧化硅膜材料充满槽,使形成在半导体衬底上的氧化硅膜厚度比槽深度厚。

Description

一种制造半导体器件的方法
本发明一般涉及一种制造半导体器件的方法，尤其是涉及能形成用于元件隔离的可靠的浅槽隔离(STI)并且能抑制MOS晶体管的阈电压变化的半导体器件制造方法。
通常，为了把每个电路元件与半导体器件中的其它元件隔离，使用LOCOS(硅的局部氧化)方法。在LOCOS(硅的局部氧化)方法中，通过氧化部分硅衬底，能够形成致密且高纯度的氧化硅膜。因此，当半导体器件的设计原则不严格时，LOCOS方法可提供充分的隔离能力。然而，在LOCOS方法中，用于元件隔离的每个氧化膜在横向出现延伸，例如鸟嘴(bird’s beak)等。每个氧化膜的这种横向延伸成为妨碍半导体器件结构小型化的因素之一。
因此，近来随着半导体器件高度小型化和高度集成化，使用槽型元件隔离方法，即所谓的浅槽隔离(STI)法来隔离元件间，以代替传统的LOCOS方法。
例如在“1996 Symposium on VLSI Technology Digest of Technical Papers”的未定稿版中P156-157描述了STI方法。在该STI方法中，在LOCOS方法中出现的绝缘膜横向延伸没有出现，并且能够形成微小的并且与设计有几乎相同尺寸的元件隔离绝缘膜。
然而，在该STI方法中，绝缘膜被填埋在衬底硅表面上形成的槽中，并且要求被填埋的绝缘膜具有高纯度且致密，同时没有缺陷，由此产生各种问题。
为了说明该问题，现将详细描述作为第一和第二现有技术方法的传统STI方法。
第一现有技术方法是通过使用热化学汽相淀积(CVD)方法形成的氧化硅膜用作填埋绝缘膜的方法。该方法适合用绝缘膜充填的每个槽的宽度相对较大的器件。
图8A-图8C是示意性地说明在制造半导体器件的第一现有技术方法的工艺期间得到的各种横截面结构的横截面图。现将描述该方法，特别是形成槽隔离的方法。
如图8A所示，通过使用热氧化法，氧化硅膜602形成在硅衬底601上。然后，在氧化硅膜602上形成多晶硅膜或氮化硅膜603。
此后，通过使用光刻和干蚀刻，以及类似方法选择性地去除硅衬底601、氧化硅膜602和多晶硅膜603以形成槽604a-604c。在形成槽后，去除图中未示出的光刻胶，得到图8A所示的结构。
如图8B所示，通过使用热CVD方法，氧化硅膜605形成在硅衬底601的整个表面上，使槽604a-604c充满氧化硅膜605的材料。
作为形成氧化硅膜605的方法，能使用下面第一到第三方法中的任何一个。
在第一方法中，使用二氯硅烷(SiCl2H2)和氧化二氮(N2O)作为材料。这些材料在低气压以及约900℃下反应，产生氧化硅膜605。
在第二方法中，使用四乙氧基硅烷(TEOS；Si(OC2H5)4)作为材料，该材料在低气压和约650℃-750℃的温度下热分解产生氧化硅膜605。
在第三方法中，使用TEOS和臭氧作为材料。这些材料在正常压力和约几百Torr之间的准常压下且在约400℃下反应，产生氧化硅膜605。
在这三种方法中，在第一和第二方法的每一个中，氧化硅膜在低气压下形成。因此，氧化硅膜按照基体材料的不均匀形状以均匀厚度生长。因此，所形成的氧化硅膜605具有与基体材料形状一致的形状。
当使用上述第三方法时，氧化硅膜605的材料牢固地填埋在槽中，并且形成的氧化硅膜605具有光滑表面。而且，在第三方法中，当与第一和第二方法相比较时形成氧化硅膜605的温度相对低。因此，当使用第三方法形成氧化硅膜605时，在形成氧化硅膜605后在约500℃和900℃之间的温度下进行热处理以使氧化硅膜605致密。
此后，如图8C所示，通过使用CMP(化学机械抛光)对氧化硅膜605抛光平面化。
其次，作为第二现有技术方法，将说明在日本专利申请公开5-335290和5-335291中披露的方法。
为形成填埋绝缘膜，在第二现有技术方法中的填埋绝缘膜，即在上面说明第一现有技术方法中描述的氧化硅膜605是通过使用加偏压的等离子体CVD方法形成的，其中高频电源或电压施加于硅衬底上。
特别是，该方法使用电子回旋共振(ECR)方法作为产生等离子体的方法，由此产生高密度等离子体。通常使用的材料气体是硅烷(SiH4)、氧(O2)和氩(Ar)。在该方法中，高频电源或电压施加于衬底上。采用氩离子的氧化硅膜溅射蚀刻率取决于氧化硅膜表面上的氩离子入射角。氧化硅膜倾斜部分上的溅射蚀刻率变得相对高。
因此，采用氩离子的溅射蚀刻去除在矩形衬底的角部上形成的部分氧化硅膜，因此在形成氧化硅膜的同时，氧化硅膜材料充满微小槽。
此后，通过使用CMP方法除去填埋在槽中之外的氧化硅膜部分，即在每个有源区上的氧化硅膜部分。在上述日本专利申请公开所披露的每个方法中，在把氧化硅膜填埋到每个槽中的工艺之后以及在氧化硅膜的CMP工艺之前加入各种工艺，以改进可制造性并且通过使用有高可靠性的衬底平面化工艺来形成半导体器件。
然而，因为ECRCVD系统或装置具有大的等离子体源部分，该装置自身变得很大。
为克服该缺陷，作为替代ECR等离子体源的等离子体源，已注意到电感耦合等离子体(ICP)源或螺旋波激发等离子体源，并且已将它们实际用于在金属布线上形成层间绝缘膜的实用装置中。在电感耦合等离子体CVD装置和螺旋波激发等离子体CVD装置中，其材料与ECR等离子体CVD装置中的材料相同，使用硅、氧和氩。
本发明人通过使用第二现有技术方法实际进行实验来形成半导体器件。图9示意性地说明由该实验得到的半导体器件的横截面结构。
图9表示通过使用电感耦合高密度等离子体CVD室在硅衬底上形成氧化硅膜804后得到的横截面结构，它具有图8A所示的横截面结构，硅衬底上的槽内充满氧化硅膜804的材料。
在该实验中使用的室的示意性结构，即电感耦合高密度等离子体CVD室示于图6中。参照图6，将说明形成氧化硅膜804的方法。
在图6中，示意性地说明由石英或如氧化铝等的陶瓷制成的钟罩304。围绕钟罩304设置电感线圈303。可将高频功率，即电源通过高频电源308加到电感线圈303。而且，也设置并构成基座307，使频率13.56MHz的高频功率通过高频电源309提供于其上。基座307的表面涂覆有陶瓷。
在上述结构的室中，要处理的衬底，即具有如图8A所示的横截面结构的硅衬底，以静电吸附方式固定在基座307上。在基座307(图中未示出)内冷却剂如冷却水循环流动。而且，氦(He)气充满在要处理的衬底306的底面和基座307的表面之间。通过控制氦气压力，就能够控制衬底306和基座307之间的导热率。由此能控制氧化硅膜的淀积温度。
例如，关于形成氧化硅膜的条件，流量约60sccm的氧(O2)、流量约40sccm的硅烷(SiH4)和流量约40sccm的氩(Ar)经过进气口312引入到室305中，并且室305内的压力控制到约5毫乇。
在图6中，参考标号301、302代表自动匹配箱，参考标号311代表接地点，以及参考标号313代表抽真空出口。
当形成氧化硅膜时，通过控制在基座307内循环的冷却水温度以及在要处理的衬底306底面和基座307的表面之间的氦气压力来把氧化硅膜的淀积温度调节成约350℃。约3500W(瓦)的高频功率通过高频电源308加到电感线圈303。而且，约1600W(瓦)的高频功率通过高频电源309加到基座307。要处理的衬底或晶片306的直径是6英寸。
在按照第一现有技术方法制造半导体器件的方法中，产生下列问题(此后称为第一问题)。
如图8B所示，在通过使用热CVD方法形成的氧化硅膜605中，在填埋在如槽604a、604b的微小槽中的氧化硅膜部分中形成接缝606a、606b。当使用CMP方法抛光该氧化硅膜605时，在微小槽604a、604b上的每个接缝606a、606b宽度进一步扩展，并且凹槽608a、608b形成在微小槽604a、604b上的氧化硅膜部分上。此后，当多晶硅膜构成的栅极形成在衬底上时，凹槽608a等可能会导致相邻栅极之间电短路。
也就是说，当多晶硅膜形成在衬底上时，多晶硅膜也淀积在凹槽608a、608b内。当通过蚀刻对多晶硅膜构图来形成栅极时，凹槽608a、608b内的多晶硅膜部分未蚀刻掉并且留在那里。留在凹槽608a、608b内的多晶硅膜部分导致相邻栅极之间短路。
该问题是这样造成的：在第一现有技术中，用于形成填埋氧化膜部分的氧化硅膜605是使用热CVD方法形成。在热CVD方法中，氧化硅膜通过利用衬底表面处的化学反应形成，因此，在每个很微小的槽中，从槽两壁部分生长的氧化硅膜部分相遇并且在槽的中心部分处氧化硅膜变得疏松。
因此，如图8B所示，接缝606a、606b形成在氧化硅膜605中。
当槽开口的宽度小于0.5μm(微米)并且槽的高宽比等于或大于1时，即使使用有很好填埋特性的臭氧和TEOS来进行热CVD方法，也不能完全充满槽而不导致接缝形成。
而且，在氧化硅膜605的CMP工艺之后并且在形成栅极氧化膜之前，总要进行去除有源区上自然氧化物的处理，即通过使用稀释氢氟酸系列的溶液或气体去除衬底表面部分的处理。在该过程中，接缝606a、606b的宽度进一步扩展并且形成凹槽608a、608b。
最后，在对多晶硅膜构图以形成栅极的干蚀刻过程中不能完全去除填埋在凹槽608a、608b中的多晶硅膜部分，它们仍在凹槽608a、608b中。仍在凹槽608a、608b中的多晶硅导致相邻栅极之间短路。
关于按照第二现有技术方法制造半导体器件的方法，由本发明人分析的结果，下列问题(此后称为第二问题)将显而易见。
如图9所示，在使用加偏压的高密度等离子体CVD装置形成的氧化硅膜804中，存在如钠离子(Na+)等的可动离子。这些可动离子存在于用于元件隔离的最终填埋绝缘膜部分中。因而，由于可动离子，在形成MOS晶体管后每个MOS晶体管的阈电压改变，并因此可能发生半导体器件的误操作。
可动离子805存在于氧化硅膜804中的原因是因为加偏压的高密度等离子体CVD装置常常使用石英或陶瓷作为装置部件并且因为在形成氧化膜期间石英或陶瓷中存在的很小量可动离子析出并结合到非掺杂的氧化膜804中。
参照图7将详细描述该现象。
图7是图6的钟罩304的部分放大示意横截面图。为把来自外部高频电源的足够能量转换成等离子体，钟罩304通常由石英或如氧化铝等的陶瓷构成。
而且，在钟罩304的外表面中，除电感线圈303缠绕的部分之外的表面部分接地以防带电。在图6的例子中，表面部分通过铝室305接地。
钟罩304的内壁暴露于等离子体。因此，钟罩304的内壁总是带负电电子(e)，电子的可动率大于正离子(Ar+)的可动率。
因此，当产生等离子体时，在钟罩304内从外侧到内侧施加负的直流偏压电位。因此，在钟罩304内如钠离子(Na+)等的可动离子总是向内侧吸引。因为可动离子在陶瓷内能相对自由移动，当施加直流偏压电位时可动离子移向内侧。而且，钟罩304的温度由其内部产生的等离子体而升高。可动离子的可动率也取决于陶瓷的温度。
结果，当直流偏压电位变高以及钟罩304的温度变高时，可动离子容易地向钟罩304的内表面移动。
通常，在如扩散炉、热处理炉等的批处理炉中使用的石英构件具有很高纯度，并且直流偏压电位也不如上所述地施加到石英部件上。因此，可动离子从炉的石英构件引入半导体器件的问题直到现在才出现。也就是说，在用于第一现有技术的热CVD方法中，将基于热的化学反应用来形成氧化膜并且不存在可动离子引入氧化硅膜的问题。
然而，在加偏压的高密度等离子体CVD装置中，即使具有半导体等级的陶瓷用作室的材料，该陶瓷仍包括极少量可动离子，并且如上所述，直流偏压施加到室。因此，陶瓷中的所有可动离子聚集在室的内表面上。聚集在室内表面上的可动离子被室内产生的氩离子溅射并引入到淀积的氧化硅膜中。因此，硅衬底被污染。
而且，在图中未示出的并且没有使用由陶瓷构成的钟罩的ECR等离子体装置中使用石英窗口，微波通过石英窗口引入室中。因此，以类似于陶瓷的上述情况的方式，石英窗口内的可动离子引入到氧化硅膜中。
而且，在ECR等离子体CVD装置中，在把氧化硅膜淀积在衬底上之前可以预先把氧化硅膜涂覆在室的内壁上。然而，室的内壁被产生ECR的磁场局部腐蚀，构成室的铝合金中包含的杂质或杂物同铝一起引入到氧化硅膜中。
因此，本发明的目的是克服传统方法的缺陷。
本发明的另一目的是提供制造半导体器件的方法，其中能够制备高可靠性的用于元件隔离的浅槽隔离(STI)。
本发明的又一目的是提供制造半导体器件的方法，其中，能够减少绝缘膜中如钠离子等的大量可动离子，并且开口的最小宽度等于或小于0.5微米且高宽比等于或大于1的槽能够完全被绝缘膜充满而不产生接缝。
本发明的再一目的是提供制造半导体器件的方法，其中形成在衬底上的MOS晶体管的阈电压不发生改变。
简要地说，在本发明的第一方法中，通过使用加偏压的高密度等离子体CVD方法，形成在衬底中的用于形成元件隔离绝缘膜的槽充满非掺杂的氧化膜。然后，在与用于形成非掺杂氧化膜的室不同的室中通过使用加偏压的高密度等离子体CVD方法把磷掺杂的氧化膜淀积在非掺杂氧化膜上。此后，通过使用CMP方法去除全部磷掺杂氧化膜和部分非掺杂氧化膜。
在本发明的第二方法中，通过使用加偏压的高密度等离子体CVD方法，用非掺杂的氧化膜来充填形成在衬底中的用于形成元件隔离绝缘膜的槽。然后，通过使用常规CVD方法把磷掺杂的氧化膜淀积在非掺杂氧化膜上。此后，在衬底温度约200℃下通过电子流使磷掺杂氧化膜的表面带电，然后通过使用CMP方法去除全部磷掺杂氧化膜和部分非掺杂氧化膜。
在第一和第二方法两个中，施加直流偏压使磷掺杂氧化膜的表面相对于衬底为负。通过该直流偏压，非掺杂氧化膜中的可动离子引入磷掺杂氧化膜中并且捕获在磷掺杂氧化膜内。通过使用CMP方法去除磷氧化物膜来去除可动离子。
更具体地说，根据本发明的一方面，提供一种制造半导体器件的方法，包括：制备半导体衬底；在半导体衬底中形成槽；在施加高频电压给半导体衬底的同时，通过使用高密度等离子体CVD方法在半导体衬底上形成氧化硅膜，使氧化硅膜材料充满槽；在施加高频电压给半导体衬底的同时，通过使用高密度等离子体CVD方法在氧化硅膜上形成磷掺杂氧化硅膜；以及去除磷掺杂氧化硅膜和部分氧化硅膜。
在这种情况下，在半导体衬底上形成氧化硅膜以使该氧化硅膜材料充满槽的过程中所形成的氧化硅膜厚度最好比槽的深度厚。
有利的是，磷掺杂氧化硅膜的磷浓度等于或大于4wt％。
有利的是，磷掺杂氧化硅膜的磷浓度等于或大于4wt％并且等于或小于8wt％。
有利的是，当去除磷掺杂氧化硅膜和部分氧化硅膜时，通过使用化学机械抛光方法来去除该磷掺杂氧化硅膜和部分氧化硅膜。
根据本发明的另一方面，提供一种制造半导体器件的方法，包括：制备半导体衬底；在半导体衬底中形成槽；在施加高频电压给半导体衬底的同时，通过使用高密度等离子体CVD方法在半导体衬底上形成氧化硅膜，使氧化硅膜材料充满槽；通过使用CVD方法在氧化硅膜上形成磷掺杂氧化硅膜；至少对磷掺杂氧化硅膜进行热处理；在一预定时间期间内使磷掺杂氧化硅膜的电位相对于半导体衬底保持为负；以及去除磷掺杂氧化硅膜和部分氧化硅膜。
在这种情况下，在半导体衬底上形成氧化硅膜以使该氧化硅膜材料充满槽的过程中所形成的氧化硅膜厚度最好比槽的深度厚。
当使用CVD方法在氧化硅膜上形成磷掺杂氧化硅膜时，可使用热CVD方法形成磷掺杂氧化硅膜。
有利的是，磷掺杂氧化硅膜的磷浓度等于或大于4wt％。
有利的是，磷掺杂氧化硅膜的磷浓度等于或大于4wt％并且等于或小于8wt％。
在至少对磷掺杂氧化硅膜进行热处理中，半导体衬底与形成在半导体衬底上的氧化硅膜和磷掺杂氧化硅膜最好一起热处理。
当至少对磷掺杂氧化硅膜进行热处理时，最好磷和氧的双键形成在磷掺杂氧化硅膜中。
在热处理半导体衬底的同时，最好在一预定时间期间内使磷掺杂氧化硅膜的电位相对于半导体衬底保持为负。
在一预定时间期间使磷掺杂氧化硅膜的电位相对于半导体衬底保持为负的过程中，可使半导体衬底接地并且使电子流在磷掺杂氧化硅膜的表面上。
制造半导体器件的方法最好还包括：在磷掺杂氧化硅膜上形成导体膜；并且，其中在一预定时间期间内使磷掺杂氧化硅膜的电位相对于半导体衬底保持为负的过程中，在半导体衬底和导体膜之间提供直流电压，使导体膜的电位相对于半导体衬底变为负。
当去除磷掺杂氧化硅膜和部分氧化硅膜时，最好通过使用化学机械抛光方法来去除该磷掺杂氧化硅膜和部分氧化硅膜。
从结合附图的详细描述中将更清楚理解本发明的这些和其它特征以及优点，其中在所有图中相同的参考标号代表相同或相应部件。
图1A-图1C是说明根据本发明第一实施例在制造半导体器件的前期工艺期间内得到的结构的部分横截面图；
图2A-2C是说明根据本发明第一实施例在制造半导体器件的后期工艺期间内得到的结构的部分横截面图；
图3A-3B是说明根据本发明第二实施例在制造半导体器件的工艺期间内得到的结构的部分横截面图；
图4是表示使用各种方法形成的氧化膜中金属杂质的各和浓度值的表；
图5是说明在根据本发明制造半导体器件的方法中所用的电感耦合高密度等离子体CVD装置的结构的示意图；
图6说明在图5的电感耦合高密度等离子体CVD装置中所用的电感耦合高密度等离子体CVD室的结构例的示意图；
图7是室的部分示意横截面图，用于说明电感耦合高密度等离子体CVD室中氧化膜被钠离子掺杂；
图8A-图8C是说明根据第一现有技术方法在制造半导体器件的工艺期间得到的结构的部分横截面图；
图9是说明根据第二现有技术方法在制造半导体器件的工艺期间得到的结构的部分横截面图。
基于本发明人进行的实验并且参照附图，现将详细说明本发明的实施例。
图5示意性地说明在该实验中所用的装置。该装置包括输送室403。在输送室403的周围设有装载锁定室401a、401b；用于淀积非掺杂氧化膜的室404；以及用于淀积磷掺杂氧化硅膜的室405。用于淀积非掺杂氧化膜的室404和用于淀积磷掺杂氧化硅膜的室405的示意结构如图6所示。室404和405两者的不同仅在于所述的气体系统，并且可以有基本相同的结构。前面已经说明了图6所示的室的详细结构，在此省略对其的说明。
图4表示使用该装置淀积的氧化硅膜中的金属杂质浓度。至于杂质的测定方法，使用原子吸收光谱。本发明人已证实，作为表面杂质浓度，当检测到浓度等于或大于约1011/cm2的金属时，MOS晶体管的阈电压的确改变。
特别是，MOS晶体管的阈电压对如钠离子等的可动离子敏感。因此，最好使氧化硅膜中的可动离子浓度等于或小于1010/cm2(～1010/cm2)。至于测量杂质浓度的装置，使用Varian，Corporation制造的SpectrAA型装置。
现在将详细描述测量杂质浓度的实际方法。首先，通过使用氢氟酸蒸汽使所形成的并有预定厚度的氧化硅膜蒸发，并且通过使用氢氟酸珠粒收集硅衬底表面上留下的金属。
然后，在碳棒中加热收集的溶液，该溶液分解成原子态蒸汽。测量该原子态蒸汽导致的各种元素的谱线谐振吸收。通过测量标准浓度的样品溶液预先校准每种元素的浓度。
原子吸收光谱装置实质上是检测硅衬底表面沾污程度的装置，使用该装置不能知道每单位体积的杂质浓度。然而，通过比较每个有预定厚度的氧化硅膜每单位面积的杂质浓度，就能粗略地知道每单位体积中每个氧化硅膜的杂质浓度相对值。
对于钟罩，使用两种石英顶盖。首先，所用的第一种顶盖是在半导体工业中经常使用的半导体等级石英顶盖。在第一种顶盖中，预先重复足够次的工艺步骤，其中每个工艺步骤包括在衬底或晶片上淀积氧化硅膜以及在淀积后以干法方式清洁顶盖的内壁。在第一种顶盖中，在完成由约2000个半导体晶片形成膜的工艺步骤后并且在周期性维护之前，氧化硅膜形成在硅衬底上，并且使用原子吸收光谱测量氧化硅膜中的金属杂质浓度。
其次，所用的第二种顶盖是钠含量极小的石英顶盖。上述具有半导体等级的第一种顶盖由第二种顶盖替代。对每个晶片进行在晶片上淀积厚0.8μm氧化硅膜以及在淀积后清洁顶盖内壁的工艺，并且对100个晶片连续重复该工艺。然后，在第二种顶盖中，氧化硅膜形成在硅衬底上，使用原子吸收光谱测量氧化硅膜中金属杂质或杂物的浓度。而且，在氧化硅膜预先淀积在每个顶盖的内壁上的情况下在衬底上形成氧化硅膜。至于每个顶盖内壁上预淀积的膜厚度，使用两种厚度，即约0.3μm和约3μm。在每一种情况下，测量形成在衬底上的氧化硅膜中的金属杂质浓度。因此，也检验金属杂质浓度与预淀积的氧化硅膜厚度的关系。测量金属杂质浓度的每个氧化硅膜厚度是4800埃并且为恒定值。
在以上所述中，解释了氧化硅膜的沾污原理。实际上，当连续形成氧化硅膜时，从钟罩引入到氧化硅膜的金属减少并且氧化硅膜的杂质浓度减小到背景水平。然而，在处理几千个晶片后必须进行维护操作如湿法清洁等，并且必须打开室。这样，即使使用手套等也会污染钟罩外壁。
而且，钟罩与如电感线圈的金属部分接触，因此来自金属部分的钟罩污染可能发生。与炉的情况不同，当产生等离子体时直流偏压电位加到钟罩上。因此，如果钟罩外侧被可动离子污染，该可动离子移动通过石英，并且可动离子从钟罩外侧引入到其内侧。
另一方面，在扩散炉等的情况下，如果不超过溶解度极限，当加热时结合在石英中的可动离子在石英内均匀扩散。因此，可动离子永远不会离开石英。从而，使用LOCOS方法在氧化炉中形成的场氧化膜中可动离子浓度很低。
图4表示使用各种方法形成的氧化硅膜的金属杂质含量(×1010原子/cm2，对于各种情况，氧化硅膜厚度是0.48μm)的测量结果表。使用上述原子吸收光谱方法来进行测量。
从图4可见，如果使用常规LOCOS方法形成氧化硅膜，除铝之外的每种金属杂质浓度较低。在原子吸收光谱方法中通过用于收集金属等的去离子水的值来确定图4中检测极限。在数字方面能分辨约1010的杂质浓度。认为使用LOCOS方法形成的场氧化膜中的Al杂质在通过LOCOS方法形成氧化膜之前进行衬底清洁的过程中产生。
例如，认为当干法蚀刻LOCOS方法中使用的氮化硅膜时，来自Al室的Al杂质已经沾污了该清洁槽。
在Al的情况下，杂质能级不形成在带隙的深能级处。因此，当氧化硅膜中Al浓度有稳定值时，最终形成的MOS晶体管的阈电压仅移动一恒定值，不会出现MOS晶体管的误操作。
然而，在通过使用半导体等级石英顶盖即第一顶盖的加偏压的高密度等离子体CVD方法形成氧化硅膜的情况下，从图4可见，检测到高浓度的可动离子Na离子。基于上述原理出现该情况。在通过使用减少Na含量的顶盖即第二顶盖的加偏压的高密度等离子体CVD方法形成氧化硅膜的情况下，从图4可见氧化硅膜中Na含量相对降低，但其绝对值仍相当大。
而且，从图4可见，当在氧化硅膜预淀积在室的内壁上，即钟罩的内壁上的情况下在衬底上形成氧化硅膜时，形成在硅衬底上的氧化硅膜中的Na含量随着预淀积氧化硅膜厚度增加而降低。
然而，当使用高密度等离子体CVD装置时，在室内壁上预淀积的氧化硅膜厚度方面存在限制。例如，如果预淀积氧化硅膜的厚度等于或大于约5微米，会出现预淀积的氧化硅膜剥离，结果产生沾污。这是因为，由于在衬底上进行氧化硅膜的淀积过程时反应室内的温度比待用状态高许多，因此室内的温度变化很大，结果在室内壁上预淀积的氧化硅膜发生剥离。
因此，在单一晶片处理CVD装置的情况下，必须在每次完成预定数量晶片的的膜形成工艺后进行室的干法清洁。
如上所述，在使用加偏压的高密度等离子体CVD方法形成的氧化硅膜中，如Na离子等的可动离子大量存在。因此，用于STI并包括可动离子的氧化硅膜在栅绝缘膜正下方存在，并且此后形成的MOS晶体管的阈电压可能变化。
至于去除如Na离子等的可动离子的方法，制造半导体器件时一般使用的方法是把掺杂高浓度磷的氧化硅膜用作层间绝缘膜的方法。Na原子趋向于不均匀地分布在磷掺杂氧化硅膜中。已知作为该现象的结果，由于Na原子可动到磷掺杂氧化硅膜中，使非掺杂氧化硅膜中的钠数量减少。
而且，正如1993年3月1日出版的“Journal of Applied Physics”中P2458-2461所公开的那样，在使用TEOS作为材料通过等离子体CVD方法形成的磷掺杂氧化硅膜中，当磷浓度等于或大于约4wt％时，能有效进行Na的吸收。
在上述“Journal of Applied Physics”中，制备这样的样品，其中评价用的MOS结构形成在衬底上。此后，在偏压+/-20V下把样品加热到250℃的BT(偏压-温度)热处理之前和之后对样品进行C-V(电容-电压)测量。由此测定磷掺杂氧化硅膜对Na的吸收作用。
在该参考文献中，通过在硅衬底上淀积厚25nm的热氧化膜和20nm的磷掺杂氧化硅膜，用氢氧化钠水溶液对磷掺杂氧化硅膜强迫沾污，以及此后在磷掺杂氧化硅膜上形成Al电极来形成用于测定的MOS结构。该方法的特征在于Na沾污源形成在磷掺杂氧化硅膜的上部。另一方面，在存在通过本发明要解决的上述问题的STI结构中，填埋氧化硅膜、即非掺杂氧化硅膜被Na沾污。
在本发明的发明人进行的实验中，通过对具有使用加偏压的高密度等离子体CVD方法形成的氧化硅膜的样品进行BT处理来测定氧化硅膜中金属杂质或杂物的特性。首先，通过使用加偏压的高密度等离子体CVD方法在硅衬底上形成氧化硅膜，即非掺杂氧化硅膜，此后，通过使用常压热CVD装置在氧化硅膜上形成磷掺杂氧化硅膜。然后，把铝淀积在衬底的整个面积上，并对衬底进行BT处理。即，当加热衬底的同时，在衬底的背面和铝膜之间提供直流偏压，使铝膜的电位相对于衬底为负。
应当注意，在BT处理之前，应当在等于或高于600℃的高温下在氮环境中热处理磷掺杂氧化硅膜。因此，双键P＝O形成在磷掺杂氧化硅膜中。根据磷掺杂氧化硅膜中磷浓度的增加并且根据热处理温度的升高，磷掺杂氧化硅膜中双键P＝O的数量增加并且Na离子等的吸收能力提高。
在BT处理后，使用湿法蚀刻方法去除铝膜，并且由CMP方法去除磷掺杂氧化硅膜。使用上述原子吸收光谱测量剩余氧化硅膜中的金属杂质数量。
结果，显然当磷掺杂氧化硅膜中磷浓度等于或大于4wt％且双键P＝O形成在磷掺杂氧化硅膜中并且使磷掺杂氧化硅膜的电位相对于氧化硅膜为负时，氧化硅膜中的Na原子数量极大降低并接近检测极限。
而且，在本申请的发明人进行的实验中，当通过使用加偏压的高密度等离子体CVD方法在氧化硅膜上、即在通过使用加偏压的高密度等离子体CVD方法形成的非掺杂氧化硅膜上形成磷掺杂氧化硅膜时，检测氧化硅膜中金属杂质特性。
通过使用硅烷(SiH4)、磷化氢(PH3)、氧(O2)和氩(Ar)作为材料，并且同时提供13.56MHz高频电源给衬底，磷掺杂氧化硅膜形成在氧化硅膜上，氧化硅膜是通过使用加偏压的高密度等离子体CVD方法形成在硅衬底上。
由加偏压的高密度等离子体CVD方法形成的磷掺杂氧化硅膜甚至在刚淀积之后就包括双键P＝O，并且具有可动离子吸收能力。在形成磷掺杂氧化硅膜后，使用CMP方法去除磷掺杂氧化硅膜，而不进行Al膜形成、BT处理等。此后，使用吸收光谱测量氧化硅膜中金属杂质数量。
结果，显然氧化硅膜中Na原子数量极大减少。
如果负直流偏压施加给具有层叠在氧化硅膜上的磷掺杂氧化硅膜的结构，则采用任何方法都能得到上述效果。
参照附图，现将描述本发明的优选实施例。
(实施例1)
图1A-图1C和图2A-图2C按照工艺顺序示意性地说明根据本发明第一实施例在半导体器件的制造期间内在各个阶段的横截面结构。
首先，如图1A所示，使用湿法氧化方法在硅衬底101的表面上形成约20nm厚的氧化硅膜102。此后，使用热CVD方法在衬底的整个表面上淀积约150nm厚的氮化硅膜103。
此后，通过使用光刻和干法蚀刻选择性地蚀刻并去除氮化硅膜103、氧化硅膜102和硅衬底101。在去除光刻胶后(图中未示出)，如图1A所示，在其上留有形成的氧化硅膜部分102和氮化硅膜部分103的硅衬底101表面上形成槽104a-104c。每个槽开口部分的最小宽度是例如约0.25μm，以及每个槽的深度是例如约0.5μm。
接着，如图1B所示，通过使用例如热氧化方法的干法氧化方法在约1100℃的温度下在槽104a-104c内形成每个厚约40nm的氧化硅膜部分105。代之以使用热氧化方法形成氧化硅膜部分105，也可通过使用热CVD方法并且使用二氯硅烷(SiCl2H2)和氧化二氮(N2O)作为材料在低气压下在约900℃下淀积氧化硅膜部分105。
然后，如图1C所示，在用于淀积非掺杂氧化膜的图5所示的室404中，即通过使用图6所示的加偏压的高密度等离子体CVD装置，将氧化硅膜106淀积在硅衬底101的整个表面上。在淀积氧化硅膜期间，把高频电源加到衬底上，因此氧化硅膜被溅射蚀刻，结果形成对角形部分。因此，氧化硅膜106的最终形状如图1C所示。形成氧化硅膜106的条件例如如下。流量约60sccm的氧(O2)、流量约40sccm的硅烷(SiH4)和流量约40sccm的氩(Ar)经过进气口312引入到室305中，并且室305内的压力控制到约5毫乇。调节流过基座307的冷却水温度以及在要处理的衬底306和基座307之间填充的氦气压力来把淀积温度控制成约350℃。约3500W(瓦)的高频功率通过高频电源308加到电感线圈303上，并且约1600W的高频功率通过高频电源309加到基座307上。要处理的衬底或晶片306的直径是6英寸。在该过程中，能形成氧化硅膜106，使衬底101的微小槽充满氧化硅膜106的材料，而不产生任何孔隙。而且，在该过程中，重要的是在每个槽104a-104c中形成的氧化硅膜106比每个槽104a-104c的深度要厚。
接着，如图2A所示，在氧化硅膜106上淀积约200nm厚的磷掺杂氧化硅膜107。当形成磷掺杂氧化硅膜107时，使用如图5所示的用于淀积磷掺杂氧化硅膜的室405，该室405不同于用于淀积图1C所示的氧化硅膜106的室404。除了引入室中的气体种类外，用于淀积磷掺杂氧化硅膜的室405的结构基本上与用于淀积氧化硅膜的室404的结构相同。因此，作为加偏压的等离子体CVD装置，用于淀积磷掺杂氧化硅膜的室405的实际结构和与此相关的部分如图6所示，类似于用于淀积氧化硅膜的室404。用于淀积磷掺杂氧化硅膜107的条件例如如下。流量约60sccm的氧(O2)、流量约30sccm的硅烷(SH4)、流量约10sccm的磷化氢(PH3)和流量约40sccm的氩(Ar)通过进气口引入室405，并且把室405内的压力控制成约5毫乇。调节流过室405的基座的冷却水温度和在要处理的衬底与室405的基座之间充满的氦气压力，使淀积温度控制成约等于或低于400℃。
在该阶段中，在所形成的磷掺杂氧化硅膜107中的磷浓度变成约6wt％。磷掺杂氧化硅膜107的表面已经被电子充电。因此，从硅衬底101向磷掺杂氧化硅膜107提供预定电场。这是因为，由于13.56MHz的高频电源电压加到基座上，等离子体中的正离子不能跟随高频电源电压并且只有电子能跟随它。因此，磷掺杂氧化硅膜107的表面部分容易被电子充电。
而且，衬底101本身被加热。因此，如钠离子(Na+)等的可动离子108被从氧化硅膜106提取进入到磷掺杂氧化硅膜107中。
在这种情况下，当降低磷掺杂氧化硅膜107的淀积速度时，形成预定厚度磷掺杂氧化硅膜107所需的淀积时间变长。因此，处理时间变长并且使氧化硅膜106中可动离子移到磷掺杂氧化硅膜107中的作用变得更大。本发明人证实，如果磷掺杂氧化硅膜107中的磷浓度等于或大于4wt％，磷掺杂氧化硅膜107对氧化硅膜106中如钠离子(Na+)等的可动离子的吸收作用足够大。在这种情况下，如果磷掺杂氧化硅膜107中的磷浓度太高，当衬底101处于大气中时可能会出现磷掺杂氧化硅膜107的吸水现象。因此，磷浓度的上限是约8wt％。
在该方法中，高频电源加到衬底上，并且使用高密度等离子体CVD方法来形成磷掺杂氧化硅膜107。因此，在刚淀积之后双键P＝O就在磷掺杂氧化硅膜107中产生，并且磷掺杂氧化硅膜107具有可动离子的吸收能力。因此，与常压热CVD方法形成的PSG(二氧磷基硅酸盐玻璃phospho silicate glass)膜不同，不需要形成磷掺杂氧化硅膜107之后的热处理过程。
因为不使用热处理工艺，磷掺杂氧化硅膜107中的磷实际上不扩散到底层氧化硅膜106中。在磷掺杂氧化硅膜107刚淀积之后，磷扩散区域是氧化硅膜106的表面到约50nm深度的区域。在比该深度更深的区域中，磷浓度低于检测极限。
因此，淀积的氧化硅膜106厚度应当大于每个槽的深度。
接着，如图2B所示，通过使用化学机械抛光(CMP)方法去除全部磷掺杂氧化硅膜107和部分氧化硅膜106并且使衬底表面变平。由此形成槽104a-104c分别被氧化硅膜部分109a-109c充填的结构。如钠离子(Na+)等的可动离子108被捕获在磷掺杂氧化硅膜107中并且通过上述抛光处理与磷掺杂氧化硅膜107一起去除，因此，在氧化硅膜部分109a-109c中如钠离子(Na+)等的可动离子108几乎不存在。
最后，如图2C所示，使用湿法蚀刻方法去除氮化硅膜部分103和氧化硅膜部分102。因此，能形成用于元件隔离的填埋绝缘膜部分，该填埋绝缘膜部分中如钠离子(Na+)等的可动离子几乎不存在。(实施例2)
图3A-图3B按照工艺顺序示意性地说明根据本发明第二实施例的在半导体器件的制造期间内各个阶段的横截面结构。
在该实施例中，代替在第一实施例中所用的用于在氧化硅膜106上淀积磷掺杂氧化硅膜的加偏压的高密度等离子体CVD装置，使用常规大气压热CVD系统。
在进行参照图3A和3B描述的工艺步骤之前，进行与第一实施例中参照图1A-1C已描述的工艺步骤相类似的工艺步骤。在此不重复描述参照图1A-1C描述的工艺步骤。
在得到图1C所示的结构后，如图3A所示，使用大气压热CVD系统在氧化硅膜106上淀积约300nm厚的磷掺杂氧化硅膜501。使用硅烷(SiH4)、磷化氢(PH3)和氧(O2)作为材料在约390℃的温度下淀积磷掺杂氧化硅膜501。通过控制磷化氢气体的添加量把刚淀积之后的磷掺杂氧化硅膜501的磷浓度调节到约5wt％。
此后，在约800℃的氮气氛中热处理衬底约30分钟。通过该热处理，双键P＝O形成在磷掺杂氧化硅膜501中，因此磷掺杂氧化硅膜501有足够的对如钠离子等的可动离子吸收能力。
在这种情况下，担心的是在上述热处理期间磷掺杂氧化硅膜501中的磷可能扩散到底层氧化硅膜106中的问题。然而，在上述热处理中，本发明人证实磷仅扩散到距氧化硅膜106表面约10nm的深度。因此，把磷扩散区域的厚度考虑到氧化硅膜106内，可使氧化硅膜106的厚度比槽深度厚。
在该实施例中，使用常压CVD方法，其中将硅烷气体等用作材料来形成磷掺杂氧化硅膜501。然而，也能使用下述的常压热CVD方法来形成磷掺杂氧化硅膜501，其中使用TEOS(四乙氧基硅烷：Si(OC2H5)4)、TMP(磷酸三甲酯：PO(OCH3)3)和臭氧(O3)作为材料。代替常压热CVD装置，还可使用二极管平行板等离子体增强CVD装置来形成磷掺杂氧化硅膜501。
接着，如图3B所示，硅衬底的温度调节成约200℃，并且电子流投在磷掺杂氧化硅膜501上。这样，硅衬底例如在其底面处接地，并且磷掺杂氧化硅膜501的表面被电子流502带负电。因此，从氧化硅膜106向磷掺杂氧化硅膜501施加负偏压。
结果，氧化硅膜106中如钠离子等的可动离子被提取进入到磷掺杂氧化硅膜501中并捕获在其中。
此后，以类似于第一实施例的方式进行参照图2B和2C描述的工艺步骤并且由此完成STI结构。即，如图2B所示，通过使用化学机械抛光(CMP)方法，去除全部磷掺杂氧化硅膜501和部分氧化硅膜106并且使衬底表面变平。由此形成槽104a-104c分别被氧化硅膜部分109a-109c充填的结构。如钠离子(Na+)等的可动离子108被捕获在磷掺杂氧化硅膜501中并且通过上述抛光处理与磷掺杂氧化硅膜501一起去除，因此，在氧化硅膜部分109a-109c中如钠离子(Na+)等的可动离子108几乎不存在。
最后，如图2C所示，使用湿法蚀刻方法去除氮化硅膜部分103和氧化硅膜部分102。因此，能形成用于元件隔离的填埋绝缘膜部分，该填埋绝缘膜部分中如钠离子(Na+)等的可动离子几乎不存在。
与第一实施例的不同在于，在该实施例中新增加把如钠离子等的可动离子提取到磷掺杂氧化硅膜501中的工艺。也就是说，新增加投射电子流502在磷掺杂氧化硅膜501上的工艺，如图3B所示。
在这种情况下，代之以把电子流投射在磷掺杂氧化硅膜501上，如果在加热衬底的条件下直流偏压能加到衬底上以使衬底表面变成负电位侧，那么能使用任何其它方法。例如，通过在二极管平行板等离子体增强CVD系统中使用包括氩(Ar)和氧(O2)的气体系统来进行衬底的等离子体处理，就能得到与电子流相同的效果。在该情况下，在二极管平行板等离子体增强CVD系统的平行板电极中，设置衬底于其上的一个板电极接地，并且13.56MHz的高频电源等加到与衬底相对的另一个板电极上。因此，衬底的上表面，即磷掺杂氧化硅膜的表面被电子带负电。也可使用高密度等离子体CVD装置以通过使用包括氩和氧的气体系统来进行衬底的等离子体处理，从而得到与电子流相似的效果。
而且，在磷掺杂氧化硅膜501上可形成薄的导电膜如铝膜，此后直接在衬底的底面和导电膜的表面之间施加直流电压，由此得到类似于电子流的效果。而且在这种情况下，通过加热衬底能有效地提取并捕获氧化硅膜106中的可动离子使其进入磷掺杂氧化硅膜501中。
应当注意，甚至在第一实施例中，为得到进一步的改进结果，在参照图2A描述的工艺之后，也就是说，在使用高密度等离子体CVD方法淀积磷掺杂氧化硅膜107的工艺之后，也可增加参照图3B描述的工艺，即把电子流投射在磷掺杂氧化硅膜107上的工艺。
在根据本发明制造半导体器件的方法中，通过使用把高频电源加到衬底上的高密度等离子体CVD方法来形成氧化硅膜。因此，氧化硅膜从形成在衬底中的槽底部开始逐渐淀积，这样在氧化硅膜中没有形成孔隙。在这种情况下，微小槽的中心部分也充满致密的氧化硅膜。因此，在所形成的氧化硅膜中没有形成接缝。结果，甚至在使用稀释氢氟酸进行处理时，在CMP处理之后，在填埋在槽中的氧化膜中没有形成凹槽。
因此，在填埋在具有高的高宽比的微小槽中的氧化硅膜中没有形成任何接缝或凹槽，因此能够防止多晶硅膜形成的相邻栅极之间短路。
而且，在根据本发明制造半导体器件的方法中，当使用加偏压的高密度等离子体CVD方法形成氧化硅膜时，能够去除结合在氧化硅膜中的可动离子。特别是，在本发明中，磷掺杂氧化硅膜淀积在氧化硅膜上并且在加热衬底的条件下把负直流偏压加到衬底上。因此，氧化硅膜中如钠离子等的可动离子提取并捕获在磷掺杂氧化硅膜中。而且，捕获可动离子的磷掺杂氧化硅膜通过CMP方法去除。因此填埋在槽中的氧化硅膜中几乎没有可动离子存在。
结果，能够制造具有高可靠STI结构的半导体器件。特别是，根据本发明，得到的另一有益效果是形成在衬底上的MOS晶体管的阈电压不发生变化。
在上述说明书中已参照特定实施例描述了本发明。然而，本领域专业技术人员能够理解，在不脱离下面权利要求所描述的本发明范围内能够进行各种变型和变更。因此，说明书和附图仅是示意性说明，而非限制性的，并且所有变型将包括在本发明范围内。因而，本发明应包括在后附的权利要求范围内的各种变更和变型。

Claims (16)

1.一种制造半导体器件的方法，其特征在于，包括：
制备半导体衬底；
在所述半导体衬底中形成槽；
在对所述半导体衬底施加高频电压的同时，通过使用高密度等离子体CVD方法在所述半导体衬底上形成氧化硅膜，使所述氧化硅膜材料充满所述槽；
在对所述半导体衬底施加高电压的同时，通过使用高密度等离子体CVD方法在所述氧化硅膜上形成磷掺杂氧化硅膜；以及
去除所述磷掺杂氧化硅膜和部分所述氧化硅膜。
2.如权利要求1所述的制造半导体器件的方法，其特征在于，为了使所述氧化硅膜的材料充满所述槽，在所述的形成氧化硅膜的过程中形成在所述半导体衬底上的所述氧化硅膜的厚度比所述槽的深度厚。
3.如权利要求1所述的制造半导体器件的方法，其特征在于，所述磷掺杂氧化硅膜的磷浓度等于或大于4wt％。
4.如权利要求1所述的制造半导体器件的方法，其特征在于，所述磷掺杂氧化硅膜的磷浓度等于或大于4wt％并且等于或小于8wt％。
5.如权利要求1所述的制造半导体器件的方法，其特征在于，在所述的去除所述磷掺杂氧化硅膜和部分所述氧化硅膜的步骤中，通过使用化学机械抛光方法去除所述磷掺杂氧化硅膜和部分所述氧化硅膜。
6.一种制造半导体器件的方法，其特征在于，包括：
制备半导体衬底；
在所述半导体衬底中形成槽；
在对所述半导体衬底施加高频电压的同时，通过使用高密度等离子体CVD方法在所述半导体衬底上形成氧化硅膜，使所述氧化硅膜材料充满所述槽；
通过使用CVD方法在所述氧化硅膜上形成磷掺杂氧化硅膜；
对至少所述磷掺杂氧化硅膜进行热处理；
在预定时间期间内使所述磷掺杂氧化硅膜的电位相对于所述半导体衬底保持为负；以及
去除所述磷掺杂氧化硅膜和部分所述氧化硅膜。
7.如权利要求6所述的制造半导体器件的方法，其特征在于，为了使所述氧化硅膜的材料充满所述槽，在所述的形成氧化硅膜的过程中形成在所述半导体衬底上的所述氧化硅膜的厚度比所述槽的深度厚。
8.如权利要求6所述的制造半导体器件的方法，其特征在于，在通过使用CVD方法在所述氧化硅膜上形成磷掺杂氧化硅膜的所述步骤中，通过使用热CVD方法形成所述磷掺杂氧化硅膜。
9.如权利要求6所述的制造半导体器件的方法，其特征在于，所述磷掺杂氧化硅膜的磷浓度等于或大于4wt％。
10.如权利要求6所述的制造半导体器件的方法，其特征在于，所述磷掺杂氧化硅膜的磷浓度等于或大于4wt％并且等于或小于8wt％。
11.如权利要求6所述的制造半导体器件的方法，其特征在于，在所述对至少所述磷掺杂氧化硅膜进行热处理的步骤中，所述半导体衬底与形成在所述半导体衬底上的所述氧化硅膜和所述磷掺杂氧化硅膜一起进行热处理。
12.如权利要求6所述的制造半导体器件的方法，其特征在于，在所述对至少所述磷掺杂氧化硅膜进行热处理的步骤中，磷和氧的双键形成在所述磷掺杂氧化硅膜中。
13.如权利要求6所述的制造半导体器件的方法，其特征在于，在加热所述半导体衬底的同时，进行所述的在预定时间期间内使所述磷掺杂氧化硅膜的电位相对于所述半导体衬底保持为负的步骤。
14.如权利要求6所述的制造半导体器件的方法，其特征在于，在所述的在预定时间期间内使所述磷掺杂氧化硅膜的电位相对于所述半导体衬底保持为负的步骤中，所述半导体衬底接地并且把电子投射到所述磷掺杂氧化硅膜的表面上。
15.如权利要求6所述的制造半导体器件的方法，其特征在于，还包括：
在所述磷掺杂氧化硅膜上形成导体膜；
其中，在所述的在预定时间期间内使所述磷掺杂氧化硅膜的电位相对于所述半导体衬底保持为负的步骤中，将直流电压施加在所述半导体衬底和所述导体膜之间以使所述导体膜的电位相对于所述半导体衬底为负。
16.如权利要求6所述的制造半导体器件的方法，其特征在于，在所述的去除所述磷掺杂氧化硅膜和部分所述氧化硅膜的步骤中，通过使用化学机械抛光方法去除所述磷掺杂氧化硅膜和部分所述氧化硅膜。
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