CN1252722C - 用于电可编程存储单元器件的整体集成选择器 - Google Patents

用于电可编程存储单元器件的整体集成选择器 Download PDF

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Abstract

一种用于电可编程存储单元器件的整体集成式选择器，可以在输出端(OUT)在高电压(HV)和低电压(LV)之间转换。它包括从输出端快速地放电(GND)的管脚(N2、N1)和通过相位发生器(PHG)驱动选择器转换的放电控制管脚(P1、N3、N4)。

Description

用于电可编程存储单元器件的整体集成选择器
本发明一般涉及用于非易失存储器的高压和低压选择电路，特别涉及整体集成到用于存储器的CMOS技术高转换速度电路的选择器。
集成电路越来越涉及到根据被激活的操作相分配给电路内部的不同电压的供给。例如，在器件的不同功能相期间为了偏置字线，在半导体非易失存储器(FLASH、EPROM、E2PROM)中需要不同的电压。例如，对于NOR存储器结构，读操作包括给被寻址单元的字线加上与电源电压(Vdd＝3或5伏)相同的偏压，而在编程相期间必须施加适当的更高的电压(例如Vpp＝12伏)。Vdd是来自器件外部电源的电源电压，而Vpp可以是外部输送的电压，或者是从Vdd内部产生的电压。而且，对于多级存储器件，在读相期间字线偏置电压可以超过电源电压Vdd(通常为3或5伏)。为了以可靠方式分配大于两个的更大数量的级，可行的单元电流的范围必须扩展到至少100-120μA；但是，这种电流值只是可能的，其中采用5到6伏范围的栅电压。此外，在特殊功能相期间(如为测试目的而激活的那些相)，为了在DMA(直接存储器存取)模式中读取，必须使选择的单元的字线达到0到Vpp范围的模拟电压，正如本领域技术人员都将认识到的那样。
如此工作的集成电路必须与选择器结合，而选择器由适当的控制信号控制，从而每次接受和分配所希望的电压给相关的块。
具体地说，在非易失存储器的情况下，考虑到给字线加偏压，基本上有两个电压线(这以下称为LV和HV)，并且主要利用选择器给字线加偏压。在这种情况下，如图1所示，根据被寻址单元是否被读或编程，选择器将解码末级的电源在低LV和高HV电压之间转换。
在由本申请人申请的欧洲专利申请No.98830332.7中公开了现有选择器的例子。
最通用的编程技术(称为程序检验算法)包括给所选择单元的控制栅施加高压HV脉冲(对应于将热电子注入到浮置栅中，因此对应于单元编程相)，然后施加低压LV脉冲，在低压LV脉冲期间单元的编程状态由读(检验)操作“检验”。如果单元的编程状态与所希望的状态匹配，程序停止；否则利用新的高压HV脉冲继续编程处理。
在多兆位存储器中，选择器输出节点OUT具有高电容负载(例如，对于4096个字线，有约800pF的负载)。在这种情况下，所特殊关注的是HV/LV和LV/HV转换时间和在选择线上的电压的稳定时间，特别是对于内部编程，即通过集成到器件内部的电路块实现的编程。实际上，内部编程而不是外部编程(即通过特殊编程装置实现的)的优点之一是其速度，可以理解为编程和检验脉冲的持续时间短，因而，整个编程过程短。特别是，作为大小的表示，典型的持续时间的范围可以是，从对于外部编程的一百μs每脉冲到对于内部编程的一μs每脉冲。很容易理解，当在这个范围内操作时，转换时间和稳定时间成为临界参数。
这个问题在下述情况下有特殊的重要性，即要在控制信号中的转换后分配的电压的发生器具有高输出阻抗。在这种情况下，鉴于在节点“OUT”上存在高电容负载，除非采取适当的措施，否则转换时间/稳定时间可能太长。例如，就是这种情况：由集成电压发生器(即电荷泵型)(一个或多个发生器)产生的电压LV，其输出阻抗实际上很高。这样，在这种情况下，HV/LV转换具有上述缺陷。
另一方面，在互补的LV->HV转换期间，由于HV电压假设是从低输出阻抗发生器输送的，则认为不存在这种问题。
本发明的根本技术问题是提供用于电可编程存储单元器件的整体集成选择器，由此以更快的速率进行操作。
这个问题是通过如前面所述的和在权利要求1中限定的可整体地集成的电压选择器来解决的。
通过下面参照附图以非限制性例子所给的实施例的描述使本发明的电压选择器的特点和优点更加明显。
附图中：
图1表示存储器件的电路结构，包括用于末解码级的电压选择器；
图2是部分以方块图形式表示的根据本发明的电压选择器的电路图；
图3是电路信号的时序图；
图4是例如适用于多级型存储器件的根据本发明的电压选择器的部分的电路图。
如图2所示，根据本发明整体集成到CMOS技术电路并用于电可编程存储单元器件的选择器具有第一和第二端子，分别用于耦合到第一HV和第二LV电压发生器，由此产生的电压分别为较高和较低；输出端OUT；第一控制端编程和第二控制端检验，分别用于到第一和第二电压发生器的输出OUT连接。
根据本发明，它包括：适于在选择器的输出端和电路地GND之间提供低阻抗放电路径的电路装置N1、N2，和检测在选择器输出端的电压的电路装置P1、N3、N4。这些部件被耦合到第二电压发生器(LV)，并根据输出端OUT的电压下降到预定值用于去激活(de-activate)放电路径的电路装置，并通过耦合到第一和第二控制端的相位发生器(PHG)发送控制信号给第二控制端，其中所述预定值接近于由第二电压发生器产生的电压LV的值。
放电路径的第一电路装置包括第一N1和第二N2n沟道晶体管，它们一起串联在地GND和选择器输出端OUT之间。
电压检测电路装置包括第三N3和第四N4n沟道晶体管、和第五p沟道晶体管P1，它们一起串联在地GND和选择器输出端OUT之间。
第二和第四晶体管的栅端连接到参考电压VCASC1和VCASC2(在某些情况下可以是相同的)，第一、第三和第五晶体管的栅端分别通过第一、第二和第三反相元件INV1、INV2、INV3被施加从相位发生器获得的信号B，Bdelay。
第一晶体管N1的栅端通过AND型第一逻辑门AND1连接到第一反相元件INV1和与第三N3和第四N4晶体管互连的电路节点ND上。
第三反相元件INV3与第二电压LV发生器连接以给其供电，该元件是本发明的特征元件之一。
相位发生器PHG包括AND型的第二逻辑门AND2，如图4所示，由此其与电路节点ND和时钟信号CK的输入端连接。
从相位发生器获得并施加于第一晶体管N1的信号B是通过时钟信号得到的，施加于第三N3和第五Pi晶体管的信号Bdelay具有对于时钟信号的预定延迟。
第二逻辑门AND2的输出端耦合到第二连接控制端检验。NAND型逻辑门(NAND)的输入端耦合到时钟信号(CK)的输入端和第二逻辑门AND2的输出端，并且其输出端耦合到第一连接控制端编程。
提供快速放电管脚(leg)N1/N2和放电停止控制管脚N3/N4/P1，以利用由栅阴放大器级(cascode stages)常规形成的保护结构提高可靠性(晶体管N2和N4的栅极被偏置到适当的固定电压VCASC1和VCASC2)。实际上，没有这种结构，在由选择器分配的整个操作相期间，晶体管N1和N3的漏端将被偏置到电压HV。鉴于通过电压HV取得的值(在被考虑的应用中该值可以为12伏或更高)，在这些晶体管上感应的电应力可能使它们被破坏。相比之下，使用适当尺寸和偏置的栅阴放大器级容许电压HV在n沟道晶体管之间被适当地分割，由此使它们的Vd值回到可靠性可接受的范围内。
为评估系统操作，现在讨论典型的检验-编程-检验循环，再次涉及施加于所选择单元的栅极的电压。还应当指出，在实现选择器电路中p沟道穿通晶体管一般用做“开关”块选择元件。因而，在采用低逻辑值时(不是人们所想到的高值)，编程和检验控制相将分别确定HV和LV的选择。相应地，前述信号将在低电平有效，并被表示为编程和检验。图3是在所建议的电路的操作中使用的信号的时序图。
在检验周期期间，外部时钟CK固定地保持在1。因而，控制相B和 B(图2)将分别为0和HV。这些值使晶体管P1截止，晶体管N3被导通，因此在节点ND为低逻辑值。一旦这个值以求反形式转移到门AND2，与信号 B结合将引起ELEVATOR2输入变高，结果使检验信号变为无效。控制信号 编程借助级联的NAND门和两个反相器被强制为1。
在检验周期结束时，外部时钟CK退出逻辑高状态并变为零。响应这个变化，相B和 B分别变为HV和0，并且由于 B的无效值，信号 检验将从0变为HV，由此终止检验周期或电压LV的选择周期。
另一方面，控制信号 编程将保持其状态等于HV直到B和 检验都变为高逻辑电平，并且只有那时它将从HV转换到零，这样就使HV电压在选择器被选择。然后节点OUT从其相应的发生器被快速充电到HV的值。同时，控制相BDELAY的高逻辑值通过反相器INV1和INV2驱动N3和P1的栅到零。结果，N3被截止，P1被导通，这就使节点ND被充电到Vout(即HV)的值。
使用控制相Bdelay代替标准相B是因为需要避免在驱动晶体管N1(相应地控制快速放电过程)的门AND1的一个输入处的1-1型的寄生结构。实际上，在节点ND由于晶体管P1被导通而被充电到电压HV之前，门AND1的另一输入通过反相器INV1被相B驱动到零。
使用反相器驱动晶体管P1初看起来就可能是不合理的。实际上之所以不合理是因为P1的栅被固定偏置到LV电压足以保证它在编程周期期间处于导通。但是这只对于两级存储器件是真实的，其中HV＝12V，LV＝Vdd＝3V或SV。在多级情况下，HV电压可以从GV最小值改变到12V的最大值(例如使用编程技术的可变栅压型)。这样，可以理解在HV的最小值不能保证晶体管P1的导通，将损害整个放电系统的操作。
至于晶体管N1的状态，应该注意，信号B和Vstop的构形(特别是它们的定时)也确保它将被截止。实际上，如果在检验周期期间在门AND1的输出端的低逻辑值已经被节点ND的电压Vstop确定，该电压值在编程周期期间将由控制信号B确定。
在编程脉冲持续时间(例如1μs)结束时，外部时钟CK将通过回到1而终止编程周期。响应这一点，信号B将回到零，并因此信号编程将变为1。然后，控制信号 检验将不再根据来自外部时钟的命令直接改变，因为位于节点ND上的高逻辑值正在禁止逻辑门AND2的另一输入端，因此也就禁止在其输出端的任何变化。
由控制信号B采取的低逻辑值激活晶体管N1、N3并在P1的栅上产生等于LV的电压(注意在这方面，反相器INV3被提供电压LV)。结果，节点OUT通过管脚N1-N2开始快速放电下降到LV+|VthP1|的值(＝放电停止阈值)。在这种情况下，Pi被截止，节点ND通过N3被相对快速放电到零。响应这一点，门AND1将其输出变到零，结果晶体管N1被去激活(由此终止节点OUT快速放电过程)。
这样，考虑到节点ND的放电时间(由N3的驱动能力和从该节点看到的负载决定)和门AND1的转换时间，放电过程停止的值将比LV+|VthP1|小。晶体管N1和N3的适当尺寸设置将使该值被调整到尽可能接近于电压LV的值。然后，当选择器使下一个检验相开始时，希望LV的发生器施加非常小量的调节，包括更短的稳定时间(在考虑的这种情况下为-100ns)，即使在LV发生器的输出阻抗本身就很高的情况下。
所提出的系统特别是在非易失存储器编程的领域中有特殊的应用。考虑到可靠性(在读和编程以及保持时不受干扰)和技术(编程和读电路的灵敏性)，规定使用约5.5V的电压LV。在存储器件具有单一3V电源的地方(称为仅3V器件)，在器件内部产生电压LV的单一手段不能满足这一规定，典型地借助从电源电压Vdd＝3V产生LV的电荷泵。
在这方面，在HV/LV改变期间选择器输出电压Vout的稳定时间上的性能受到LV发生器的输出特性的限制。不幸的是，由于设计通常包括高输出阻抗，因此涉及功耗的这个发生器的设计要求，尤其是电压发生的准确度与快速响应速率的要求不一致。因此，如果LV发生器完全控制Vout的HV/LV转变，关于稳定时间的性能将不是令人满意的。在典型的设计中，Vout的最坏情况(即HV＝12V)稳定时间可以在1μs范围内。
根据电路被设计的多级应用的要求，本发明的电路设备相对于现有技术改进了性能。
该系统通过采取节点Vout(可以处于几伏数量级)的“粗糙”初始放电而解决了长稳定时间的问题，并借助电压LV发生器实现“精细”最后调节(可以处于几百毫伏数量级)。这种操作容许Vout的稳定时间被减小一个数量级大小(与在没有高速控制放电系统情况下提供的约1μs相比为-100ns)。
以此方式，检验周期的持续时间还可以进一步减少。
实际上减少了编程脉冲的时间，可以为1μs；在保持关于所有处理和操作变化的安全余量的同时，可以使检验周期减少到小于500ns，这对于编程处理的整个持续时间也是有益的。
在下面权利要求书的范围内可以对本发明做出改变和修改。

Claims (5)

1.一种用于电可编程存储单元器件的整体集成选择器，具有：分别耦合到第一(HV)和第二(LV)电压发生器上的第一和第二输入端，来自所述发生器的电压分别是较高的电压和较低的电压；输出端(OUT)；和分别将所述输出端(OUT)连接到第一和第二电压发生器的第一( 编程)和第二( 检验)控制端；其特征在于它包括：适于在选择器的输出端(OUT)和电路地之间形成低阻抗放电路径的第一电路装置(N1、N2)；和检测选择器的输出端的电压的电路装置(P1、N3、N4)，它们被耦合到第二电压发生器(LV)并适于根据输出端电压下降到预定值而使所述第一电路装置去激活，并适于通过耦合到第一和第二控制端的相位发生器(PHG)发送控制信号给第二控制端，其中所述预定值接近于来自第二电压发生器的电压值。
2.根据权利要求1的选择器，其特征在于第一电路装置包括一起串联在地(GND)和选择器输出端(OUT)之间的第一(N1)和第二(N2)n沟道晶体管，并且电压检测电路装置包括第三(N3)和第四(N4)n沟道晶体管以及第五p沟道晶体管(P1)，它们一起串联连接在地(GND)和选择器输出端(OUT)之间，第二和第四晶体管的控制端连接到参考电压(Vcasc)，第一、第三和第五晶体管的控制端通过相应的第一、第二和第三反相元件(INV1、INV2、INV3)被施加从相位发生器得到的信号(B、Bdelay)，第一晶体管(N1)的控制端通过AND型第一逻辑门(AND1)连接到第一反相元件(INV1)和与第三(N3)和第四(N4)晶体管互连的电路节点(ND)，第三反相元件(INV3)与第二电压发生器(LV)连接以给其提供电源。
3.根据权利要求2的选择器，其特征在于相位发生器(PHG)包括AND型的第二逻辑门(AND2)，由此它耦合到所述电路节点(ND)和时钟信号输入端(CK)。
4.根据权利要求3的选择器，其特征在于从相位发生器获得并施加于第一晶体管(N1)的信号(B)与时钟信号一致，施加于第三(N3)和第五(P1)晶体管的那些信号(Bdelay)具有相对于时钟信号的预定延迟。
5.根据权利要求4的选择器，其特征在于第二逻辑门(AND2)的输出端耦合到第二连接控制端( 检验)，并且它包括NAND型逻辑门(NAND)，该NAND型逻辑门的输入端耦合到时钟信号输入端(CK)和第二逻辑门(AND2)的输出端，其输出端耦合到第一连接控制端( 编程)。
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