CN1249561C - 主处理器和与非门快闪存储器间的接口设备和方法 - Google Patents

主处理器和与非门快闪存储器间的接口设备和方法 Download PDF

Info

Publication number
CN1249561C
CN1249561C CNB031274722A CN03127472A CN1249561C CN 1249561 C CN1249561 C CN 1249561C CN B031274722 A CNB031274722 A CN B031274722A CN 03127472 A CN03127472 A CN 03127472A CN 1249561 C CN1249561 C CN 1249561C
Authority
CN
China
Prior art keywords
flash memory
sheffer stroke
stroke gate
gate flash
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031274722A
Other languages
English (en)
Other versions
CN1484129A (zh
Inventor
金镇守
金容济
表辰哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1484129A publication Critical patent/CN1484129A/zh
Application granted granted Critical
Publication of CN1249561C publication Critical patent/CN1249561C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1694—Configuration of memory controller to different memory types
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1678—Details of memory controller using bus width

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

一种用于在主处理器和与非门快闪存储器之间提供接口的接口设备及其方法，包括寄存器栈、内部存储器、快闪接口部分和有限状态时序机。寄存器栈从主处理器接收用于控制与非门快闪存储器的操作的命令以及用于执行命令的操作信息，并存储该命令和该操作信息。快闪接口部分控制用于操作与非门快闪存储器的控制信号，输出命令、操作信息或者主数据，并控制I/O信号线，快闪数据经由该I/O信号线输入给与非门快闪存储器。有限状态时序机从寄存器栈提取命令和操作信息，并控制内部存储器和快闪接口部分以执行命令。

Description

主处理器和与非门快闪存储器间的接口设备和方法
技术领域
本发明涉及一种接口设备，具体地讲，涉及一种在主处理器和与非门快闪存储器之间提供接口的与非门快闪存储器接口设备。
背景技术
快闪存储器是一种非易失性存储器，其允许在线数据编程和删除。快闪存储器使用与电可擦可编程只读存储器(EEPROM)相同的方式电子地删除数据，并且该存储器可以在一秒或者几秒内被整体地删除。存储在快闪存储器中的数据在整个芯片中以块为单位被删除，但无法以字节为单位删除数据。快闪存储器存储了可校正的控制程序，使用该控制程序来代替辅助存储器。
快闪存储器被分成与非门快闪存储器和或非门类型快闪存储器。或非门类型快闪存储器使用一种接口方式来作为SRAM或者ROM，以便容易地构造具有处理器的电路。进一步来讲，与非门快闪存储器比或非门类型快闪存储器更加成熟地使用了这种接口方式，并具有低经济成本的优点。然而，与非门快闪存储器比或非门快闪存储器的集成度高。
图1示出了主处理器10和与非门快闪存储器30的连接的方框图。
主处理器10包括多个控制线、多个地址信号线和多个数据信号线。与非门快闪存储器30包括多个控制线和包括从I/O 0至I/O 7的8比特的I/O(数据输入与输出)信号线。
主处理器10的控制线(即，CLE(命令锁存允许)、ALE(地址锁存允许)、CE(芯片允许)、RE(读出允许)、WE(写入允许)控制线)与与非门快闪存储器30的相应控制线连接。主处理器10的多个地址信号线和多个数据信号线与与非门快闪存储器30的I/O信号线连接。与非门快闪存储器30的R/B(就绪/忙输出)控制线与处理器10的相应控制线连接。
在下文，本说明书将描述上述连接状态中的与非门快闪存储器30的操作，例如，从与非门快闪存储器30提取数据时。主处理器10将CLE控制线的信号设置为“高”电平，并通过I/O信号线将读命令传送给与非门快闪存储器30。在传送读命令之后，主处理器10将ALE控制线的信号设置为“高”电平，并通过I/O信号线将地址传送给与非门快闪存储器30。从主处理器10送出的地址是指定到与非门快闪存储器30的一个位置，并从该位置中提取数据的地址。当收到读命令和地址时，与非门快闪存储器30便从内部存储器单元中提取数据，并将所提取的数据传送给内部输入/输出缓冲器。同时，与非门快闪存储器30的R/B控制线的信号电平变为“低”，这意味着内部操作正在被执行，即处于忙状态。
当与非门快闪存储器30的内部操作完成时，R/B控制线的信号电平变为“高”，并且内部输入/输出缓存器中存储的数据，被经由I/O信号线，传输到主处理器10。以与一般的SRAM中使用的接口方式相同的接口方式来操作控制线中的CE、RE和WE控制线。
如上所述，为了使用与非门快闪存储器30，需要电路来操作除了在一般SRAM中使用的CE、RE、WE控制线之外的CLE、ALE和R/B控制线。同样地，命令、地址和数据也必须经由I/O信号线在主处理器10和与非门快闪存储器30之间被传送。因此，与非门快闪存储器与存储器中使用的一般接口方式不兼容。
通常，ALE、CLE和R/B控制线与GPIO端口连接，以便使用与非门快闪存储器30。另一种方式是将CLE和ALE控制线分别与处理器的第0号地址信号线和第1号地址信号线连接，并将R/B控制线与闲置的上行数据线之一连接。
然而，上述方式对于控制与非门快闪存储器来讲过于复杂，并且整个操作的处理速度缓慢。同样，因为与非门快闪存储器30的I/O信号线包括8比特，所以当要求的数据宽度等于或大于16比特时，便至少需要两个与非门快闪存储器。因此，不得不根据处理器的类型来增加与非门快闪存储器的数目，从而存在整体电路的尺寸扩大的问题。
当与非门快闪存储器30存储引导程序代码时，还存在问题。对于引导程序代码，当与非门快闪存储器30以类似软件方式支持纠错码(ECC)校验功能而不使用额外电路的时候，引导速度很缓慢。因此便需要额外的电路。
发明内容
为解决相关的技术领域中的上述问题而开发了本发明。因此，本发明的一个方面是提供一种接口设备，使其能够通过仅仅使用在一般存储器中使用的接口方式来控制与非门快闪存储器。
本发明的另一方面是提供一种接口设备，其即使在连接到所述与非门快闪存储器的处理器的数据宽度增加的时候，也不要求增加与非门快闪存储器的数目。
本发明的另一方面是提供一种接口设备，其能够快速地检测错误，在数据输入/输出与非门快闪存储器时，以类似硬件的方式支持检错功能。
本发明的其他目的和优点，一部分将在随后的说明书中阐述，一部分根据本说明书将是显而易见的，或者可以通过本发明的实践而被了解。
根据本发明的一方面，提供一种接口设备，其包括：寄存器栈，其包含包括一个命令寄存器以及一个地址寄存器的内部寄存器，用于从主处理器接收用于控制与非门快闪存储器的操作的命令以及用于执行该命令的信息，并存储该命令和操作信息；内部存储器，用于接收和存储来自主处理器的主数据和存储从与非门快闪存储器提取出的并被传输给所述主处理器的快闪数据；快闪接口部分，用于控制用于操作所述与非门快闪存储器的控制信号，输出所述命令、操作信息或者主数据，并控制用于通过其输入所述快闪数据的I/O信号线；以及有限状态时序机，用于从所述寄存器栈中提取所述命令和操作信息，并控制所述内部存储器和快闪接口部分以执行该命令。
所述命令是读命令、写指令、擦除命令、无效检查命令或者写无效命令。所述操作信息包括分配给所述与非门快闪存储器的一个位置的初始地址，在该位置中根据所述命令执行操作。
所述控制信号包括ALE(地址锁存允许)控制信号、CLE(命令锁存允许)控制信号、CE(芯片允许)控制信号、RE(读出允许)控制信号和WE(写入允许)控制信号中的至少一个。此外，所述内部存储器还包括用于产生纠错码和在所述主数据和快闪存储器输入/输出的时候检测错误的ECC检查器。
所述寄存器栈配具有用于存储初始地址的地址寄存器、用于存储命令的指令寄存器、和状态寄存器，用于存储所述命令的操作状态信息以及所述命令的执行结果信息中的至少一个。
根据本发明的一个方面，提供了主处理器和包括控制线和I/O信号线的与非门快闪存储器之间提供接口的一种方法，该方法包括：从主处理器接收用于控制所述与非门快闪存储器的操作的命令，以及执行所述命令的操作信息；对所述命令和所述操作信息进行解码；以及控制所述控制线和I/O信号线以便根据解码的命令执行操作。
所述命令是读命令、写指令、擦除命令、无效检查命令或者写无效命令。所述操作信息包括分配给所述与非门快闪存储器的一个位置的初始地址，在该位置中根据所述命令执行操作。所述控制信号包括ALE控制信号、CLE控制信号、CE控制信号、RE控制信号和WE控制信号。
附图说明
本发明的这些和/或其他的目的及优点将结合下列附图，根据下述实施例的说明而变得显而易见，并更容易被理解，其中：
图1是示出传统上主处理器和与非门快闪存储器之间彼此连接的方框图；
图2是示出根据本发明的一个方面的接口设备、主处理器和与非门快闪存储器的连接的方框图；
图3是示出根据本发明的一方面的接口设备的方框图；
图4A至4G是示出根据本发明的一方面的接口设备的操作过程的流程图；和
图5A至5C是示出根据本发明的一方面的的主处理器相对于接口设备的操作过程的流程图。
具体实施方式
现在将详细参考本发明的实施例，其实例在附图中示出，其中相同的参考标号始终指得是相同元件。实施例说明如下，以便参照附图解释本发明。
图2是示出根据本发明的一方面的彼此连接的接口设备20、主处理器10和与非门快闪存储器的方框图。如图2中所示，接口设备20插入主处理器10和与非门快闪存储器30之间。
主处理器10具有多个控制线、多个地址(ADDR)信号线和多个数据信号线。接口设备20具有多个控制线、多个数据信号线和包括从I/O 0至I/O 7的8比特的I/O(数据输入/输出)信号线。与非门快闪存储器30具有多个控制线和包括I/O 0至I/O 7的8比特的I/O信号线。
主处理器10的CE(芯片允许)、RE(读出允许)和WE(写入允许)控制线与接口设备20的相应的控制线连接。主处理器10的ADDR信号线和DATA信号线分别连接到接口设备20的ADDR信号线和DATA信号线。
接口设备20的ALE(地址锁存允许)、CLE(命令锁存允许)、CE(芯片允许)、RE(读出允许)、WE(写入允许)控制线与与非门快闪存储器30的相应控制线连接。接口设备20的I/O信号线与与非门快闪存储器30的I/O信号线连接，而来自与非门快闪存储器30的R/B(就绪/忙输出)控制线与接口设备20的相应控制线连接。
在上述的连接状态下，主处理器10传送用于控制与非门快闪存储器30的操作的命令，并且传送将执行命令必需的操作信息给接口设备20。当命令涉及读取操作时，执行命令必需的操作信息包括分配给与非门快闪存储器30中从其提取数据的位置的地址。当命令涉及写操作时，操作信息包括分配给与非门快闪存储器30中向其存储数据的位置的地址。一旦从主处理器10收到命令，接口设备20就控制与非门快闪存储器30以执行命令。
例如，当接口设备20从主处理器10接收到读命令时，接口设备20将CLE控制线的信号电平设置为“高”，并将读命令经由I/O信号线传送给与非门快闪存储器30。在传送读命令之后，接口设备20将ALE控制线的信号电平设置为“高””，并通过I/O信号线将地址传送给与非门快闪存储器30。当收到读命令和地址时，与非门快闪存储器30便将数据从其中的内部存储器单元传输给内部输入/输出缓冲器。然后，R/B控制线的信号电平变为“低”，并且与非门快闪存储器显示为忙状态。当与非门快闪存储器30的操作完成时，R/B控制线的信号电平变为“高”，并且在内部输入/输出缓冲器中存储的数据被经由I/O信号线传输到接口设备20。接口设备20将数据经由DATA信号线传送给主处理器10。
当接口设备20从主处理器10接收到写指令时，按照与读命令相同的顺序执行命令和地址的传输。也就是说，接口设备20将CLE控制线的信号电平设置为“高”，并经由I/O信号线输出写指令。接口设备20将ALE控制线的信号电平设置为“高”，并经由I/O信号线输出地址。在输出地址之后，接口设备20顺序地输入数据。
在输入数据之后，接口设备20再次发送地址。在写入命令的情况下，命令被两次输入给接口设备20，第一次命令用于指示将数据输入给与非门快闪存储器30的内部缓冲区，和第二次命令用于指示将数据从内部缓冲区传输到存储单元。和读命令一样，当操作完成时，R/B控制线的信号电平是“高”。接口设备10通过检查I/O信号线来确认操作是否顺利地执行。结果信息被存储在接口设备20中，而主处理器10根据存储的信息识别操作结果。
图3是示出图2中的接口设备20的方框图。接口设备20包括寄存器栈22、有限状态时序机24、内部存储器26和快闪接口部分28。
寄存器栈22从主处理器10接收命令和执行该命令所必需的操作信息，并将其存储。寄存器栈22配具有指令寄存器和地址寄存器。从主处理器10传送来的命令和地址分别被存储在指令寄存器和地址寄存器中。
寄存器栈22也配备有状态寄存器。该状态寄存器存储当前执行指令的操作状态和命令的执行结果等等。主处理器根据状态寄存器识别命令执行的结果。
有限状态时序机24提取从主处理器10传送来的并存储在寄存器栈22中的命令，并控制包括内部存储器26和快闪接口部分28的接口设备20的操作，以执行与该命令相对应的操作。
当有限状态时序机24根据所提取的命令控制操作时，有限状态时序机24将执行启动信号输出给寄存器栈22，并在寄存器栈22中存储命令执行的操作状态结果。在完成根据命令进行的操作后，有限状态时序机24检查操作结果，并将其写入寄存器栈22的状态寄存器中，用于主处理器10的参考。
内部存储器26包括引导程序SRAM、缓存器和ECC检查器。在内部存储器26中具有四个可读和可写缓存器。缓存器被分成页，每一页具有预定大小。每一页具有保留区域，其为ECC分配字节，并为有效/无效块标记分配字节。
内部存储器26的缓存器存储要从主处理器10传送到与非门快闪存储器30的数据，以及从与非门快闪存储器30中提取的数据。内部存储器26的ECC检查器，产生与存储在内部存储器26中的数据相对应的纠错码，以便检测错误。错误检测的结果被传输到寄存器栈22，并被存储在寄存器栈22中。主处理器10根据寄存器栈22来识别错误检测的结果。
快闪接口部分28，根据有限状态时序机24的控制来控制ALE、CLE、CE、OE、WE控制线和I/O信号线，以便符合与非门快闪存储器30的接口标准，并从与非门快闪存储器30接收R/B控制线的信号。经由I/O信号线，快闪接口部分28将从主处理器10传送来的命令、执行命令必需的操作信息以及数据输出到与非门快闪存储器30。同样，经由I/O信号线，从与非门快闪存储器30中提取的数据被输入和存储在内部存储器26中。如果不得不改变与非门快闪存储器30的接口标准，那么仅仅调整接口设备20中的快闪接口29，就足以与改变的标准相符合。
表1示出接口设备20的引脚阵列。表1中的方向表示信号的流向。也就是说，I是输入引脚，接口设备20经由该引脚接收信号，0是输出引脚，接口设备20经由该引脚输出信号，而I/O是输入/输出引脚，接口设备20经由该引脚接收或者输出信号。
表1
  引脚名   方向   说明   备注
  CLOCK   I   接口设备操作时钟
  RESET   I   外部复位
  ADDR(15：0)   I   主机地址
  HOST_DATA(31：0)   I/O   主机数据
  CS   I   芯片选择   低活性
  OE   I   输出允许
  WE   I   写入允许
  FLASH_ALE   O   地址锁存允许
  FLASH_CLE   O   命令锁存允许
  FLASH_CE   O   芯片允许
  FLASH_RE   O   读出允许
  FLASH_WE   O   写入允许
  FLASH_BUSY   I   就绪/忙   低活性
  IO_DATA   I/O   I/O数据
  DATA_WIDTH   I   数据宽度
  FLASH_DATA_WIDTH   I   快闪数据宽度
  ASIC_BUSY   O   忙信号
如表1中所示，引脚ADDR(15：0)与主处理器10的ADDR信号线连接，而引脚HOST_DATA(31：0)与主处理器10的DATA信号线连接。引脚CS、OE和WE分别连接到CE、OE和WE控制线。
FLASH_ALE、FLASH_CLE、FLASH_CE、FLASH_RE、FLASH_WE输出引脚与快闪存储器30的ALE、CLE、CE、RE和WE控制线连接，而引脚FLASH_BUSY与R/B控制线连接。经由引脚CLOCK，输入用于操作的时钟信号，而经由引脚RESET，从外部输入复位信号。
经由引脚DATA_WIDTH，输入数据宽度配置信号。根据输入的信号，由接口设备20处理的数据宽度发生变化。引脚FLASH_DATA_WIDTH是为数据宽度等于或者大于16比特的与非门快闪存储器30保留的引脚。同样，引脚ASIC_BUSY是用于输出指示接口设备20是否处于忙状态的信号的引脚。
表2和3示出接口设备20中的存储映射。表2列出在具有16比特数据情况下的接口，而表3列出在具有32比特数据情况下的接口。根据经由引脚DATA_WIDTH输入的数据宽度配置信号作出数据宽度的变化。也就是说，当经由引脚DATA_WIDTH输入低信号时，接口设备20给16比特的数据提供接口，而在输入高信号时，接口设备20给32比特的数据提供接口。
(表2)
  范围   名称   说明
  0x0000-0x1fff   引导ROM   引导装入程序
  0x8000-0x810f   读缓冲器   读缓冲器0   当从与非门闪存中读出数据时使用的528字节的缓存器
  0x8200-0x830f   读缓冲器1   当从与非门闪存中读出数据时使用的528字节的缓存器
  0x8400-0x850f   写缓冲器   写入缓冲器0   当在与非门闪存上写数据时使用的528字节的临时缓存器
  0x8600-0x870f   写入缓冲器1   当在与非门闪存上写数据时使用的528字节的临时缓存器
0xc000-0xc1f 寄存器栈 寄存器栈
(表3)
  范围        名称   说明
  0x000-0x0fff       引导ROM   引导装入程序
  0x8000-0x8083   读缓冲器   读缓冲器0   当从与非门闪存中读出数据时使用的528字节的缓存器
  0x8200-0x8183   读缓冲器1   当从与非门闪存中读出数据时使用的528字节的缓存器
  0x8400-0x8283   写入缓冲器   写入缓冲器0   当在与非门闪存上写数据时使用的528字节的临时缓存器
  0x8600-0x8383   写入缓冲器1   当在与非门闪存上写数据时使用的528字节的临时缓存器
  0xc000-0xc00f       寄存器栈   寄存器栈
图4A至4G是示出关于与非门快闪存储器的接口设备20的操作流程的流程图。
如图4A中所示，在S40，复位信号被从外部源输入到接口设备20的RESET引脚。在S42，当输入复位信号时，寄存器栈22和有限状态时序机24被初始化。初始化之后，在S44，命令被从主处理器10输入接口设备20。接口设备20根据输入命令的类型控制与非门快闪存储器30的操作。在S46，如果输入命令是读命令，流程处理进行到图4B。
图4B示出读命令的情况。在S56，接口设备20经由I/O信号线输出值“00h”。读命令指示从与非门快闪存储器30提取数据，而值“00h”被定义为在与非门快闪存储器30中执行的读操作。在输出值“00h”之后，在S 58，接口设备20输出分配给与非门快闪存储器30中的一个位置的初始地址，从位置经由I/O信号线提取数据。因为与非门快闪存储器30具有等于或者大于几十兆字节的尺寸，因此需要数目的地址位大于或者等于20。然而，因为I/O信号线包括8比特，地址至少要被连续地输入三次。
当输入地址时，在S59，接口设备20检测R/B是否等于1。如果R/B等于1，与非门快闪存储器30完成内部操作。因此，在S60，接口设备20顺序地读取从与非门快闪存储器30的相应位置输出的数据。从与非门快闪存储器30输出的数据被存储在内部存储器26中。同时，在S62，产生ECC，而在S64，接口设备20通过检测该ECC来确定是否存在错误。如果确定发生了错误，在S68，结果T是ECC错误，而如果没有错误，在S66，结果是OK。
参照图4G，处理命令之后，在S138，接口设备20接受结果，而在S140将结果写入状态寄存器，完成读命令的操作。
又参照图4A，在S48，如果输入命令是写入命令，处理进行到图4C。图4C示出写入命令的情况。写入命令指示将数据存储在与非门快闪存储器30中。在该情况下，在S70，接口设备20输出值“80h”。在S72，接口设备20输出地址，而在S74，接口设备20通过使用与读命令相同的方法输出数据。然后，在S76，接口设备20输出值“10h”。如上，写入命令被输出两次。在输出命令之后，在S78，接口设备20读取状态寄存器的值。在S80，如果I/O信号线的I/O6等于1或者R/B等于1，则完成内部操作。如果不是，则在S80，内部操作正在进行处理，即，接口设备20等待内部操作的完成。因为信号线的值被存储在状态寄存器中，接口设备20，通过访问存储在状态寄存器中的值来识别内部操作的完成。
如果内部操作已完成，在S82，接口设备20确定I/O信号线的I/O 0是否等于0。如果写入命令被成功地执行，则I/O 0等于0。如果在执行写入命令期间发生错误，则I/O 0等于1。因此，确定在命令执行期间是否存在错误。如果检测到错误，在S86，结果是写入错误，而如果没有错误，在S84，结果是OK。然后，用与读命令处理方法一样的方法来执行处理，如图4G中所示。
又参照图4A，在S50，如果输入命令是擦除命令，处理进行到图4D。图4D示出擦除命令的情况。擦除命令指示删除存储在相应区域中的数据。在该情况下，在S88，接口设备20输出值“60h”。在S90，接口设备输出地址，而在S92，它输出“D0h”。在输出命令之后，在S94，接口设备20读取状态寄存器的值。在S96，如果I/O信号线的I/O 6等于1或者R/B等于1，则内部操作完成。如果不是，则在S96，内部操作正在处理，即，接口设备20等待内部操作的完成。然后，在S98，接口按照与写入命令处理相同的方法确定I/O 0是否等于0。如果I/O 0等于0，在S100，擦除命令被没有任何错误地执行，因此结果是OK。如果不是，在S102，在命令执行期间发生了错误，因此结果是擦除错误。然后，以与读命令处理方法一样的方法执行处理，如图4G中所示。
回过来参照图4A，在S52，如果输入命令是无效检查命令，处理进行到图4E。图4E示出无效检查命令的情况。在S104，接口设备20输出值“50h”。无效检查命令指示搜索具有至少一个损坏比特的从而不具有可靠性的无效块。在输出“50h”之后，在S106，接口设备20输出要检查的块的地址，而在S107，检查R/B是否等于1。如果R/B等于1，在S108，接口设备20读取数据，并在S110和S112检查备用区域的第6个字节是否为“FFh”。与非门快闪存储器30具有页，其中每一页具有几个设置为备用区的字节。无效块上的信息被存储在备用区的第6个字节中。如果备用区的第6个字节的值是“FFh”，在S114，在对应的块中没有损坏比特，并且结果是合法(VALID)。如果不是，在S116，结果是非法(INVALID)。然后，以用于读命令的处理的方法相同的方法执行处理，如图4G中所示。
回过来参照图4A，在S54，如果输入命令是写无效命令，处理进行到图4F。图4F示出写无效命令的情况。在S118，接口设备20输出“50h”，而在S120输出“80h”。写无效命令使用无效的块信息。在输出“80h”之后，在S124和S126，接口设备20写入与备用区的第6个字节数据的无效块信息相对应的值，并输出“10h”。在S128，接口设备20读取状态寄存器的值。在S130，如果I/O信号线的I/O 6等于1或者R/B等于1，则内部操作完成。如果不是，在S130，内部操作正在处理，因此接口设备等待内部操作的完成。如果内部操作完成，在S132，接口设备20确定I/O信号线的I/O 0是否等于0。如果I/O 0等于0，在S134，结果是OK。如果不是，在S136，结果是写入错误。以与读命令相同的方法执行进一步的处理。
图5A至5C是示出关于接口设备20的主处理器10的操作处理的流程图。
图5A示出擦除命令的情况。在该情况中，在S200，主处理器10写入擦除命令，在S202，读取接口设备20的状态，并在S204，检查接口设备20是否处于忙状态。主处理器通过参考从与非门快闪存储器30输出的、由接口设备20接收的并记录在寄存器栈22中的R/B控制信号，来识别接口设备20处于忙状态。或者，接口设备20可以在检查引脚ASCI_BUSY的信号以判断忙状态是否结束之后，在硬件级中断主处理器10。如果接口设备20处于忙状态，在S202和S204，主处理器等待。当忙状态完成时，在S206，主处理器10确定是否连续地输出命令。如果有要输出的命令，重复上述处理，而如果没有命令要输出时，完成处理。
图5B示出写入命令的情况。在该情况中，在S210，主处理器10写入数据，而在S212输出写入命令。在写入命令之后，在S212和S214，主处理器10读取接口设备20的状态，并检查接口设备20是否处于忙状态。如果接口设备20处于忙状态，在S214和S216，主处理器等待忙状态结束。当忙状态结束时，在S218，主处理器10确定是否连续地输出命令。如果有要输出的命令，重复上述处理，而如果没有命令要输出时，处理结束。
图5C示出读命令的情况。在该情况中，在S220，主处理器10写入命令，而在S222和S224，读取接口设备20的状态，并检查接口设备20是否处于忙状态。如果接口设备20处于忙状态，在S222和S224，主处理器等待。当忙状态结束，在S226主处理器10读取数据。如果有要输出的命令，重复上述处理，而如果没有命令要输出时，处理结束。
根据上述处理，主处理器10将命令传送给接口设备20。
如上，根据本发明的一个方面，主处理器10以与一般存储器的方法相同的接口方法来控制与非门快闪存储器30。同样，尽管主处理器10的数据宽度变大，也不需要增加与非门快闪存储器的数目。同样，在硬件级上支持检错功能，从而防止降低处理速度。
尽管已经示出和说明了本发明的一些实施例，但本领域的普通技术人员可以理解的是，可以在不脱离由权利要求书及其等效物定义的本发明的原理和精神的范围内在该实施例中进行变化。本申请要求以下优先权：在韩国知识产权局中的韩国专利申请2002-30691，申请日：2002年5月31日，引用其公开内容作为参考。

Claims (29)

1.一种用于在主处理器和与非门快闪存储器之间提供接口的接口设备，所述接口设备包括：
寄存器栈，包括一个内部寄存器，所述内部寄存器包括一个命令寄存器以及一个地址寄存器，所述寄存器栈从所述主处理器接收用于控制与非门快闪存储器的操作的命令以及用于执行所述命令的操作信息，并存储所述命令和操作信息；
内部存储器，用于接收和存储来自主处理器的主数据，并存储从与非门快闪存储器中提取的和被传输到所述主处理器的快闪数据；
快闪接口部分，用于控制用于操作所述与非门快闪存储器的控制信号，输出所述命令、操作信息或者主数据，以及控制I/O信号线，所述快闪数据经由该I/O信号线输入给所述与非门快闪存储器；以及
有限状态时序机，用于从所述寄存器栈提取所述命令和操作信息，并控制所述内部存储器和所述快闪接口部分以执行所述命令。
2.根据权利要求1所述的接口设备，其中所述命令是读命令、写指令、擦除命令、无效检查命令或者写无效命令。
3.根据权利要求1所述的接口设备，其中所述操作信息包括分配给所述与非门快闪存储器的一个位置的初始地址，在该位置上根据所述命令执行操作。
4.根据权利要求1所述的接口设备，其中所述控制信号至少包括ALE控制信号、CLE控制信号、CE控制信号、RE控制信号和WE控制信号之中的一个。
5.根据权利要求4所述的接口设备，其中所述接口设备：
将所述CLE控制信号的信号电平设置为预定状态，并经由所述I/O信号线将所述读命令传送给所述与非门快闪存储器，以便将所述ALE控制信号的信号电平设置为预定状态，并经由所述I/O信号线将用于提取数据的地址传送给所述与非门快闪存储器，并将所述数据传送给所述主处理器。
6.根据权利要求4所述的接口设备，其中所述接口设备：
将所述CLE控制信号的信号电平设置为预定状态，并经由所述I/O信号线输出写入命令，
将所述ALE控制信号的信号电平设置在预定状态，以及
经由所述I/O信号线将地址输出两次，以便将数据存储在所述与非门快闪存储器中。
7.根据权利要求6所述的接口设备，其中将所述命令输入给接口设备，其中第一次命令用于指示所述接口设备将数据输入给所述与非门快闪存储器，而第二次命令用于指示所述接口设备将来自所述与非门快闪存储器的数据传输到存储单元。
8.根据权利要求4所述的接口设备，其中所述内部存储器包括引导程序SRAM、缓存器和ECC检查器。
9.根据权利要求4所述的接口设备，其中所述快闪接口部分控制ALE、CLE、CE、OE、WE控制信号和所述I/O信号线，以便与所述与非门快闪存储器的接口标准相一致。
10.根据权利要求9所述的接口设备，其中当所述与非门快闪存储器的接口标准改变时，仅仅调整所述快闪接口部分来与已改变的标准相符合。
11.根据权利要求1所述的接口设备，其中所述内部存储器包括：
缓存器，用于存储所述主数据和所述快闪数据，以及
引导程序存储器，用于存储用于引导系统的引导程序代码。
12.根据权利要求11所述的接口设备，其中所述内部存储器还包括：
ECC检查器，用于产生纠错码并且在所述主数据和快闪存储器被输入/输出的时候检测错误。
13.根据权利要求12所述的接口设备，其中所述缓存器被分成页，每一页具有预定尺寸，并具有保留区域，该保留区域被分配了用于ECC的字节和用于无效/有效块标记的字节。
14.根据权利要求1所述的接口设备，其中所述寄存器栈包括状态寄存器，用于存储命令操作状态信息和命令执行结果信息中的至少一个。
15.一种用于在主处理器和具有控制线和I/O信号线的与非门快闪存储器之间提供接口的方法，所述方法包括：
从所述主处理器接收用于控制所述与非门快闪存储器的操作的命令，以及用于执行所述命令的操作信息；
对所述命令和所述操作信息进行解码；以及
控制所述控制线和所述I/O信号线，以便根据所述已解码命令来执行操作。
16.根据权利要求15所述的方法，其中对控制线的控制包括：
通过在数据输入所述与非门快闪存储器或从所述与非门快闪存储器输出时产生纠错码来检测错误。
17.根据权利要求15所述的方法，其中所述命令是读命令、写指令、擦除命令、无效检查命令或者写无效命令。
18.根据权利要求15所述的方法，其中所述操作信息包括分配指定到所述与非门快闪存储器一个位置的初始地址，在该位置上根据所述命令执行操作。
19.根据权利要求15所述的方法，其中所述控制信号包括ALE控制信号、CLE控制信号、CE控制信号、RE控制信号或者WE控制信号中的至少一个。
20.根据权利要求15所述的方法，其中当所述命令是读命令时，所述方法还包括：
经由所述I/O信号线输出值‘00h’，以便在所述与非门快闪存储器中执行读操作，其中所述读命令指示从所述与非门快闪存储器中提取数据；
经由所述I/O信号线输出分配给所述与非门快闪存储器中一个位置的初始地址，从所述位置上提取数据；以及
从所述与非门快闪存储器中的所述位置顺序地读取数据。
21.根据权利要求20所述的方法，还包括：
在所述主处理器和所述与非门快闪存储器之间读取接口设备的状态，
通过参考从所述与非门快闪存储器输出的R/B控制信号来检查所述接口设备是否处于忙状态，以及
确定是否连续地输出命令。
22.根据权利要求15所述的方法，其中当所述命令是一次写入命令时，所述方法还包括：
经由所述I/O信号线两次输出值‘80h’，以便在所述与非门快闪存储器中执行写入操作，其中所述写入命令指示在所述与非门快闪存储器中的一个位置存储数据；
经由所述I/O信号线输出分配给所述与非门快闪存储器中从其存储数据的一个位置的起始地址；
输出值‘10h’；以及
从所述与非门快闪存储器中的所述位置读取状态寄存器的值。
23.根据权利要求22所述的方法，还包括：
读取在所述主处理器和所述与非门快闪存储器之间的接口设备的状态，
通过参考从所述与非门快闪存储器输出的R/B控制信号来检查所述接口设备是否处于忙状态，以及
确定是否连续地输出命令。
24.根据权利要求15所述的方法，其中当所述命令是擦除命令时，所述方法还包括：
经由所述I/O信号线两次输出值‘60h’，以便在所述与非门快闪存储器中执行擦除操作，其中所述擦除命令指示从所述与非门快闪存储器中一个位置上删除数据；
经由所述I/O信号线输出分配给所述与非门快闪存储器中一个位置的初始地址，从所述位置删除数据；
经由所述I/O信号输出值‘D0h’；以及
从所述与非门快闪存储器中的所述位置读取状态寄存器的值。
25.根据权利要求24所述的方法，还包括：
在所述主处理器和所述与非门快闪存储器之间读取接口设备的状态，
通过参考从所述与非门快闪存储器输出的R/B控制信号来检查所述接口设备是否处于忙状态，以及
确定是否连续地输出命令。
26.根据权利要求25所述的方法，还包括：
在检查引脚ASCI_BUSY的信号以确定所述忙状态是否结束之后，在硬件级中断所述主处理器。
27.根据权利要求15所述的方法，其中当所述命令是无效检查命令时，所述方法还包括：
经由所述I/O信号线输出值‘50h’，以便执行无效检查操作，其中所述无效检查命令指示搜索具有至少在所述与非门快闪存储器中的一个位置中一个损坏比特的无效块；
输出所述与非门快闪存储器中要被检查的块的地址；
读出数据，并检查所述与非门快闪存储器中的备用区的第6个字节是否为‘FFh’，其中无效块的信息被存储在所述备用区的所述第6个字节中。
28.根据权利要求27所述的方法，其中当所述备用区是‘FFh’时则没有损坏比特。
29.根据权利要求27所述的方法，其中当所述命令是写无效命令时，所述方法还包括：
经由所述I/O信号线输出值‘50h’和值‘80h’，以便在所述与非门快闪存储器中执行写无效操作，其中所述写无效命令使用在所述与非门快闪存储器中的一个位置中的无效块信息；
写入与所述与非门快闪存储器中的备用区的第6个字节数据的无效块信息相对应的值；
经由所述I/O信号输出值‘10h’；以及
从所述与非门快闪存储器中的所述位置读取状态寄存器的值。
CNB031274722A 2002-05-31 2003-05-31 主处理器和与非门快闪存储器间的接口设备和方法 Expired - Fee Related CN1249561C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR30691/02 2002-05-31
KR30691/2002 2002-05-31
KR10-2002-0030691A KR100441608B1 (ko) 2002-05-31 2002-05-31 낸드 플래시 메모리 인터페이스 장치

Publications (2)

Publication Number Publication Date
CN1484129A CN1484129A (zh) 2004-03-24
CN1249561C true CN1249561C (zh) 2006-04-05

Family

ID=29417459

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031274722A Expired - Fee Related CN1249561C (zh) 2002-05-31 2003-05-31 主处理器和与非门快闪存储器间的接口设备和方法

Country Status (5)

Country Link
US (1) US6985778B2 (zh)
EP (1) EP1367496A3 (zh)
JP (1) JP2004005699A (zh)
KR (1) KR100441608B1 (zh)
CN (1) CN1249561C (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4550439B2 (ja) * 2003-02-28 2010-09-22 東芝メモリシステムズ株式会社 Ｅｃｃ制御装置
ITRM20030354A1 (it) * 2003-07-17 2005-01-18 Micron Technology Inc Unita' di controllo per dispositivo di memoria.
US7277978B2 (en) * 2003-09-16 2007-10-02 Micron Technology, Inc. Runtime flash device detection and configuration for flash data management software
EP1711898B1 (en) * 2004-02-05 2009-06-03 Research In Motion Limited System and method for detecting the width of a data bus
KR101050623B1 (ko) * 2004-04-28 2011-07-19 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 블록의 오류 복구 방법
US20070083785A1 (en) * 2004-06-10 2007-04-12 Sehat Sutardja System with high power and low power processors and thread transfer
US20070094444A1 (en) * 2004-06-10 2007-04-26 Sehat Sutardja System with high power and low power processors and thread transfer
US7702848B2 (en) * 2004-06-10 2010-04-20 Marvell World Trade Ltd. Adaptive storage system including hard disk drive with flash interface
US7730335B2 (en) 2004-06-10 2010-06-01 Marvell World Trade Ltd. Low power computer with main and auxiliary processors
US20080140921A1 (en) * 2004-06-10 2008-06-12 Sehat Sutardja Externally removable non-volatile semiconductor memory module for hard disk drives
US7634615B2 (en) * 2004-06-10 2009-12-15 Marvell World Trade Ltd. Adaptive storage system
US7788427B1 (en) 2005-05-05 2010-08-31 Marvell International Ltd. Flash memory interface for disk drive
US7617359B2 (en) * 2004-06-10 2009-11-10 Marvell World Trade Ltd. Adaptive storage system including hard disk drive with flash interface
EP1619588B1 (en) * 2004-07-21 2007-05-09 STMicroelectronics Limited Memory access
JP4391954B2 (ja) * 2005-02-18 2009-12-24 富士通株式会社 ファイル制御システムおよびファイル制御装置
KR100626392B1 (ko) 2005-04-01 2006-09-20 삼성전자주식회사 읽기 속도를 향상시킬 수 있는 플래시 메모리 장치
KR100708128B1 (ko) * 2005-04-30 2007-04-17 삼성전자주식회사 낸드 플래시 메모리 제어 장치 및 방법
US7523381B2 (en) * 2005-09-01 2009-04-21 Micron Technology, Inc. Non-volatile memory with error detection
US20080215799A1 (en) * 2005-10-28 2008-09-04 Zhang Hua-Long Control Chip of Adapter Interconnecting Pc and Flash Memory Medium and Method of Enabling the Control Chip to Program the Flash Memory Medium to be Accessible by the Pc
US7574611B2 (en) 2005-11-28 2009-08-11 Atmel Corporation Command decoder for microcontroller based flash memory digital controller system
KR101030385B1 (ko) 2006-02-13 2011-04-20 삼성전자주식회사 내부 메모리만을 가지는 시스템의 부팅 장치 및 방법
ITRM20060074A1 (it) 2006-02-15 2007-08-16 Micron Technology Inc Circuito per dati a latch singolo in un dispositivo di memoria volatile e delle a piu livelli
US7702885B2 (en) * 2006-03-02 2010-04-20 Atmel Corporation Firmware extendable commands including a test mode command for a microcontroller-based flash memory controller
CN100394403C (zh) * 2006-05-31 2008-06-11 杭州华三通信技术有限公司 受限处理器访问存储器的方法、系统及可访问存储器单元
US8140738B2 (en) * 2006-07-20 2012-03-20 Stmicroelectronics Pvt. Ltd. Flash memory interface device
US20080263324A1 (en) 2006-08-10 2008-10-23 Sehat Sutardja Dynamic core switching
KR100877609B1 (ko) 2007-01-29 2009-01-09 삼성전자주식회사 버퍼 메모리의 플래그 셀 어레이를 이용하여 데이터 오류 정정을 수행하는 반도체 메모리 시스템 및 그 구동 방법
KR100898123B1 (ko) * 2007-08-07 2009-05-27 (주) 라모스테크놀러지 낸드 플래시 메모리 제어 장치
TWI343577B (en) * 2007-08-28 2011-06-11 Novatek Microelectronics Corp Program and read method and program apparatus of nand type flash memory
US8103936B2 (en) 2007-10-17 2012-01-24 Micron Technology, Inc. System and method for data read of a synchronous serial interface NAND
KR100921787B1 (ko) * 2007-11-01 2009-10-15 주식회사 이스트후 낸드 플래시 메모리 제어장치
US7966445B2 (en) * 2007-12-24 2011-06-21 Telefonaktiebolaget L M Ericsson (Publ) Read status controller
TWI358024B (en) 2008-01-23 2012-02-11 Phison Electronics Corp Non-volatile memory storage system and method for
CN101615422B (zh) * 2008-06-24 2013-10-16 威刚科技股份有限公司 自动切换内存接口模式的闪存装置
US8225052B2 (en) * 2009-06-03 2012-07-17 Micron Technology, Inc. Methods for controlling host memory access with memory devices and systems
US8261012B2 (en) * 2009-10-30 2012-09-04 Western Digital Technologies, Inc. Non-volatile semiconductor memory comprising power fail circuitry for flushing write data in response to a power fail signal
US8843692B2 (en) 2010-04-27 2014-09-23 Conversant Intellectual Property Management Inc. System of interconnected nonvolatile memories having automatic status packet
US8589730B2 (en) * 2010-08-31 2013-11-19 Apple Inc. Handling errors during device bootup from a non-volatile memory
RU2454739C1 (ru) * 2011-01-12 2012-06-27 Российская Федерация, от имени которой выступает Министерство обороны Российской Федерации Способ программирования имс flash-памяти типа nand и устройство для его реализации
TWI514389B (zh) * 2012-09-03 2015-12-21 Silicon Motion Inc 快閃記憶體控制器和快閃記憶體控制方法
CN104461959B (zh) * 2014-11-05 2017-04-19 福州瑞芯微电子股份有限公司 区分NOR Flash与NAND Flash的方法和装置
US10063376B2 (en) 2015-10-01 2018-08-28 International Business Machines Corporation Access control and security for synchronous input/output links
US10120818B2 (en) 2015-10-01 2018-11-06 International Business Machines Corporation Synchronous input/output command
KR20210157749A (ko) 2020-06-22 2021-12-29 삼성전자주식회사 메모리 장치 및 메모리 컨트롤러 사이 인터페이스를 위한 장치, 이를 포함하는 패키지 및 시스템
US11640308B2 (en) * 2021-02-19 2023-05-02 Macronix International Co., Ltd. Serial NAND flash with XiP capability
CN114882935A (zh) * 2022-04-22 2022-08-09 西北核技术研究所 一种nand闪存的辐射效应实时测试方法、系统及终端设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69422794T2 (de) * 1994-02-18 2000-06-08 St Microelectronics Srl Programmierbare logische Feldstruktur für nichtflüchtige Halbleiterspeicher, insbesondere Flash-EPROMS
US6353554B1 (en) * 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
KR980011497A (ko) * 1996-07-06 1998-04-30 김광호 고속동작 불휘발성 반도체 메모리 장치(a high-speed action NAND flash memory apparatus)
JPH1063442A (ja) * 1996-08-22 1998-03-06 Toshiba Corp 半導体ディスク装置
JPH1139245A (ja) * 1997-07-15 1999-02-12 Toshiba Corp 半導体デバイス制御装置および半導体デバイス制御方法
KR19990074371A (ko) * 1998-03-10 1999-10-05 윤종용 롬 디스크 장치를 구비한 컴퓨터 시스템 및 그 컴퓨터 시스템의기동방법
US6263399B1 (en) * 1998-06-01 2001-07-17 Sun Microsystems, Inc. Microprocessor to NAND flash interface
KR100287018B1 (ko) 1998-08-07 2001-04-16 윤종용 에러 정정 회로를 구비한 반도체 메모리 장치
KR20000026010A (ko) * 1998-10-16 2000-05-06 김영환 플래시 메모리 장치
JP2001025053A (ja) 1999-07-09 2001-01-26 Mitsubishi Electric Corp 携帯電話のメモリシステム
US6601167B1 (en) 2000-01-14 2003-07-29 Advanced Micro Devices, Inc. Computer system initialization with boot program stored in sequential access memory, controlled by a boot loader to control and execute the boot program
US7165137B2 (en) * 2001-08-06 2007-01-16 Sandisk Corporation System and method for booting from a non-volatile application and file storage device
KR100448905B1 (ko) 2002-07-29 2004-09-16 삼성전자주식회사 낸드플래쉬메모리를 시스템구동 및 저장용으로 사용하는장치
US20040054864A1 (en) * 2002-09-13 2004-03-18 Jameson Neil Andrew Memory controller
US20040193782A1 (en) * 2003-03-26 2004-09-30 David Bordui Nonvolatile intelligent flash cache memory

Also Published As

Publication number Publication date
US20040003168A1 (en) 2004-01-01
JP2004005699A (ja) 2004-01-08
EP1367496A3 (en) 2005-01-26
US6985778B2 (en) 2006-01-10
KR100441608B1 (ko) 2004-07-23
EP1367496A2 (en) 2003-12-03
CN1484129A (zh) 2004-03-24
KR20030092854A (ko) 2003-12-06

Similar Documents

Publication Publication Date Title
CN1249561C (zh) 主处理器和与非门快闪存储器间的接口设备和方法
JP5547741B2 (ja) データをメモリ装置に再入力することなくページをプログラムするためのページバッファプログラムコマンド及び方法
US8756401B2 (en) Method for controlling non-volatile semiconductor memory system
US7116578B2 (en) Non-volatile memory device and data storing method
US6349056B1 (en) Method and structure for efficient data verification operation for non-volatile memories
US20180307496A1 (en) Methods for gc (garbage collection) por (power off recovery) and apparatuses using the same
US10482038B2 (en) Programmable protocol independent bar memory for SSD controller
KR20120063734A (ko) 비휘발성 메모리 장치, 이를 포함하는 장치들, 및 이의 동작 방법
US11543969B2 (en) Nonvolatile memory including intermediate buffer and input/output buffer and memory system including the nonvolatile memory
CN112817529A (zh) 存储设备、存储系统和计算设备
US20100106897A1 (en) Storage device, disk device, write determining method, and control device
US10134477B2 (en) Nonvolatile memory device detecting power noise and operating method thereof
CN115145478A (zh) 快闪存储器控制器的控制方法、快闪存储器控制器以及储存装置
US20210064267A1 (en) Handling bad blocks generated during a block erase operation
CN115576860A (zh) 快闪存储器控制器的控制方法、快闪存储器控制器以及储存装置
US11176048B2 (en) Data storage device, operation method thereof, and controller therefor
US11126379B2 (en) Memory system
US10776273B2 (en) Memory system having multiple cache pages and operating method thereof
CN111708480B (zh) 数据存储装置及其操作方法和控制器
TWI571881B (zh) 有效資料合併方法、記憶體控制器與記憶體儲存裝置
CN111755061A (zh) 检查存储器系统中的存储器装置的操作状态的设备及方法
US9652378B2 (en) Writing method, memory controller and memory storage device
CN111477258A (zh) 半导体存储器装置、控制器以及两者的操作方法
KR102409405B1 (ko) 메모리 컨트롤러의 동작 방법 및 이를 포함하는 비휘발성 메모리 장치
US20220188026A1 (en) Data storage apparatus and operation method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060405