CN1246761A - 用于交换机处理器之间的通信装置及其方法 - Google Patents

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Abstract

本发明涉及交换机处理器之间的通信装置及通过在交换机上提供集线器电路而能够对多个处理器中的通信进行控制的方法。本发明的交换机处理器之间的通信装置包括:用于对多个数据传输请求进行数据传输仲裁的集线器电路;及多个处理器,当其需要传送数据时向该集线器电路传送数据传输请求信号,以及当其上加载了来自集线器电路的数据传输允许信号时进行数据传输。

Description

用于交换机处理器之间的通信装置及其方法
本发明涉及用于交换机处理器之间的通信，具体涉及根据集线器方法所实现的用于交换机处理器之间的通信装置及其方法。
图1所示为用于在处理器之间进行通信的多个模块的示意简图，用以说明常规交换机中各处理器之间的通信方法。如图所示，由多个处理器1～n构成的常规交换机包括一个主处理器Proc(1)，及连成多点(分支)类型的多个从处理器Proc2～ProcN(2～n)。
主处理器1和从处理器2～n基于占用某串行总线的方法进行处理器之间的通信，并根据循环复用方法来传送数据。这里，主处理器1包括用于产生帧同步信号FRS及计数器同步时钟信号ASTCLK的同步信号发生器10以及用于控制总线的总线控制器20-1。从处理器2～n包括用于控制总线的总线控制器20-2～20-n。
图2所示为主处理器1的同步信号发生器10的详细结构示意图。如图所示，同步信号发生器10包括用于提供32次总线占用机会以及用于产生作为用于对每个处理器的本地计数器进行初始化的参考信号的帧同步信号FRS的计数器电路11，用于产生1.25MHz时钟信号的时钟信号发生器13，用于根据由时钟信号发生器13所产生的时钟信号产生用于使每个处理器的本地计数器保持同步的计数器同步时钟信号ASTCLK的缓冲器电路12。
此外，图3所示为每个处理器1～n所配备的总线控制器20-1～20-n的方框图。如图所示，总线控制器20-1～20-n每个均包括用于根据由同步信号发生器10加载的帧同步信号FRS，由其它处理器加载的计数器同步时钟信号ASTCLK及总线占用信号AST累加固有仲裁地址AA[6∶0]的计数器电路21，用于与通信芯片(未示出)交换数据传输请求信号RTS及数据传输检验信号CTS并在其占用总线时产生用于通知其它处理器的总线占用信号AST的控制电路22，及用于经总线通过与某种时钟信号BRCLK保持同步将从通信芯片(未示出)输出的数据及时钟信号TxData，TxCLK/RxData，RxCLK传送到其它处理器或从该处接收上述信号的缓冲器电路23。
图4所示为信号FRS，ASTCLK，AST，BRCLK及DATA的波形图。
接下来将参照附图对常规交换机中各处理器之间的通信进行说明。
首先，主处理器1的同步信号发生器10通过总线将用于在每个处理器处进行仲裁的帧同步信号FRS和计数器同步时钟信号ASTCLK加载到处理器2～n的总线控制器20-1～20-n上。
当帧同步信号FRS被激励时通过总线连在一起的处理器1～n根据在装配系统时所给定的仲裁地址值AA[6∶0]对计数器电路21进行初始化。
当总线占用信号AST处于未激励状态时，即没有处理器占用总线时，处理器1～n根据由主处理器1的总线控制器20-1加载的计数器同步时钟信号ASTCLK操作相应的计数器电路21，并累加其仲裁地址值AA[6∶0]。当总线占用信号AST处于激励状态时，即有其它处理器占用总线时，计数操作将被停止。
接下来将以第三处理器3为例对其传送数据的操作进行说明。
处理器3的总线控制器20-3的计数器电路21累加当总线占用信号AST处于未激励状态时总线上所给出的仲裁地址值AA[6∶0]。当计数值达到某个值(设置为具有总线占用权)时，当存在来自通信芯片(未示出)的数据传输请求(RTS：请求发送)时，处理器3的控制电路22激励总线占用信号AST，以由此通知其它处理器该控制电路22占用总线。
此时，其它处理器将停止计数操作。处理器3的缓冲器电路23通过总线将来自通信芯片(未示出)的传输数据TxData及传输时钟信号TxCLK传送到某个目的地。
在完成了数据传输之后，处理器3将总线占用信号AST去激励，而随后每个处理器的计数器电路21开始计数。
当计数值达到某个数值时，处理器具有总线使用权，而具有总线使用权的处理器在有要传送的数据时将激励总线占用信号AST并将数据传送到某个目的地。
上述操作被重复执行一定次数。例如，设定32次总线占用权，而主处理器1的同步信号发生器10产生帧同步信号FRS并初始化本地计数器21。重复执行上述操作。
在常规交换机中各处理器之间的上述通信方法中，由于所有处理器通过一条通信线连在一起，所以如果在这些处理器中有一个出现错误，则整个通信系统将出现严重的问题。具体地说，在装配或卸载这些处理器时，先前所安装的处理器的通信将受到影响，于是通信的内容将被破坏。
此外，由于用于在各处理器之间实施同步化的信号为分布式的，所以有可能会出错。由于仲裁地址是在安装系统时被手工设置在印刷板背面上的，所以有可能会由于一些小疏漏或接触错误而错误地识别仲裁地址。
因此，本发明的一个目的是提供交换机各处理器之间的通信装置及通过在交换机中配备用于克服在现有技术中所遇到的问题的集线器电路而能够在多个处理器中实施准确通信的方法。
为了实现上述目的，其提供了一种用于交换机各处理器之间的通信方法，其包括：其中多个处理器中有数据需要传送的一个处理器传送第一控制信号给缓冲器的步骤，其中错误检测单元检测产生该第一控制信号的处理器是否出现错误并将检测结果通知给控制器的步骤，其中控制器根据某种仲裁方法来传送该第一控制信号，在多个没有错误的处理器中选择一个处理器并将向对应处理器传送第二控制信号的步骤，其中从控制器接收到该第二控制信号的对应处理器传送传输数据及时钟信号的步骤，其中错误检测单元检测传送该数据的处理器是否出现错误并将检测结果通知给控制器的步骤，其中当出现错误时控制器停止对应处理器的数据传输的步骤，其中当没出现错误时，完成数据传输的对应处理器释放第一控制信号的步骤，其中通过释放加载到处理器上的第二控制信号来完成数据传输的步骤，该通信系统包括多个处理器，用于从处理器接收控制信号或数据以及将其传送到处理器的缓冲器，用于控制处理器的数据传输的控制器，以及用于检测处理器是否出现错误的错误检测单元。
本发明的其它优点，目的及特性将从接下来的说明中变得显而易见。
本发明将从接下来结合附图所作的详细说明中被完全理解，其中附图仅是本发明的例示而不是对本发明的限制，其中：
图1所示为交换机处理器之间的常规通信装置的方框图；
图2所示为图1所示的同步信号发生器的方框图；
图3所示为图1所示的总线控制器20-1～20-n的方框图；
图4所示为信号FRS，ASTCLK，AST，BRCLK及DATA的时序波形图；
图5所示为根据本发明的交换机处理器之间的通信装置的方框图；
图6所示为用于例示根据本发明在每个处理器处的数据传输过程的流程图；
图7所示为用于例示根据本发明用于在集线器电路一侧的处理器之间控制数据传输的方法的流程图；
图8所示为用于例示根据本发明多个处理器在集线器电路的控制下顺序传送数据的过程的波形图。
接下来将参照附图对本发明的实施例进行说明。
图5所示为根据本发明利用集线器方法来实施的交换机各处理器之间的通信装置的方框图。根据本发明的通信装置包括对多个数据传输请求进行总线占用仲裁的集线器电路60，及根据集线器电路60的控制执行数据传输/接收操作的多个处理器50-1～50-n。
集线器电路60包括与处理器50-1～50-n对应的多个缓冲器40-1～40-n，及用于对处理器50-1～50-n的数据传输进行控制的控制器30。
缓冲器40-1～40-n包括用于接收数据传输请求信号(请求发送：RTS)，传输数据，及时钟信号(TxData & Clock)的传输缓冲器(Tx缓冲器)41-1～41-n，用于从控制器30接收数据传输允许信号(清零以发送：CTS)及从其它处理器传送来的数据和时钟信号(Data & Clock)并将所接收的数据和时钟信号(RxData & Clock)传输给对应处理器的接收缓冲器(Rx缓冲器)42-1～42-n，及用于通过检测传送给传输缓冲器41-1～41-n的信号的频率或传输时间来判断是否出现错误以及将判断结果提供给控制器30的错误检测单元43-1～43-n。
图6所示为用于例示根据本发明处理器50-1～50-n每一个的数据传输过程的流程图，而图7所示为用于例示根据本发明在集线器电路60一侧对处理器50-1～50-n的数据传输的过程进行控制的流程图。
图8所示为根据本发明每个处理器的数据传输的信号波形图。
接下来参照附图将对根据本发明的交换机各处理器之间的通信操作进行说明。
首先，处理器50-1～50-n中有数据需要传送的处理器激励数据传输请求信号RTS，并将激励后的信号RTS加载到与集线器电路60相对应的传输缓冲器41-1～41-n。
错误检测单元43-1～43-n中的一个对应单元对数据传输请求信号RTS进行检测，并将错误发生状态通知给控制器30。
接收多个数据传输信号的控制器30按某个程序在多个处理器中选择出一个请求进行数据传输且没有错误的处理器，并将允许其进行数据传输的控制信号传送给缓冲器40-1～40-n中对应的一个缓冲器。
此时，可以根据与每种系统相对应的仲裁方法，如循环复用方法，优先级方法，FIFO(先进先出)方法，并利用ASIC(特定用途集成电路)，FPGA(现场可编程门阵列)，EPLD(可擦写可编程逻辑器件)以多种形式来实现控制器30。
被控制器30允许进行数据传输的接收缓冲器42-1～42-n向处理器50-1～50-n传送数据传输允许信号CTS，而处理器50-1～50-n则将传输数据和时钟信号TxData & Clock传送给缓冲器40-1～40-n的传输缓冲器41-1～41-n。
此时，错误检测单元43-1～43-n对所传送来的传输数据Tx Data &Clock进行检测，当时钟信号超过某个频率范围时或当数据传输时间超过先前所设定的最大数据传输时间时，判断其出现错误并向控制器30通知错误状态。
控制器30对缓冲器40-1～40-n中对应的一个缓冲器进行控制，以使出现错误的处理器能够停止数据传输操作。
当正常地完成了数据传输而没有出现错误时，完成数据传输的处理器50-1～50-n将去激励数据传输请求信号RTS，并通知集线器电路60数据传输已完成。
控制器30将数据传输允许信号释放给处理器，选择多个处理器中具有优先级的一个处理器，并允许其进行数据传输。
重复执行上述操作，以在多个处理器中实施数据传输。
图6所示为用于例示在处理器50-1～50-n一侧的数据传输过程的流程图。接下来将参照图6对处理器一侧的数据传输过程进行说明。
步骤S10中，处理器50-1～50-n每一个的通信芯片判断是否要传送数据，如果需要传送数据则在步骤S11中激励数据传输请求信号RTS。
其后，在步骤S12中判断数据传输允许信号CTS是否被激励。如果数据传输允许信号CTS被激励了，则在步骤S13中数据传输允许信号CTS信号被激励的那一时刻开始进行数据传输。
当完成了数据传输时，数据传输请求信号RTS信号被去激励，从而在步骤S14中完成数据传输过程。图7所示为用于例示在集线器电路60一侧的处理器50-1～50-n的数据传输控制方法的流程图。
如图所示，在集线器电路60的控制器30处，在步骤S20中判断是否存在其中数据传输请求信号RTS被激励的处理器。而在步骤S21中，从这些处理器中选出一个其中RTS信号被激励且没有RTS信号错误的处理器。此时，为了选出一个处理器，可以根据循环复用方法，优先级方法，FIFO等方法来对控制器30进行编程。
在步骤S22中，控制器30激励所选中的处理器上的数据传输允许信号CTS，以使其中CTS信号被激励的处理器开始进行数据传输。
在步骤S23中，控制器30判断在该处理器处上的数据传输请求信号RTS是否已被去激励，并在步骤S24中检测处理器的数据传输过程中是否有错误出现。
如果RTS信号被去激励了，或进行数据传输的处理器出现了错误，则在步骤S25中该处理器的CTS信号也被去激励，完成与该处理器有关的数据传输，接着例程将返回到初始步骤S20，并重复执行步骤S20～S25。
图8所示为用于例示多个处理器根据上述操作所进行的数据传输的波形图。处理器Proc1～ProcN顺序地根据循环复用方法来传输数据。接下来将对图8中第一到第三处理器Proc1～Proc3传送数据的情况进行说明。
如图8所示，当第一到第三处理器Proc1～Proc3激励了RTS信号时，集线器电路60的控制器30将根据优先级来激励到第一处理器Proc1的CTS信号。
第一处理器Proc1驱动传输数据Tx_D及传输时钟信号Tx_C，并将其传送到某一目的地。
当完成了数据传输时，第一处理器Proc1将RTS信号去激励，而控制器30则将第一处理器Proc1的CTS信号去激励。
其后，控制器30激励到具有下一优先级的第二处理器Proc2的CTS信号，以由此实施第二处理器Proc2的数据传输。第三处理器Proc3的数据传输也是以相同的方式来进行的。
在没有数据需要传送的处理器Proc4～N中没有信号变化。由于处理器Proc1～ProcN的接收缓冲器为常开状态，所以可以直接接收数据Rx_D及时钟信号Rx_C，而不论RTS信号或CTS信号是何状态。
本发明中，各处理器中用通常用于MODEM的数据传输请求信号RTS及数据传输允许信号CTS来作为数据传输的控制信号，利用具有常见串行I/O端口的串行通信芯片，而不需增加额外的电路。
由于可以利用ASIC，FPGA，EPLD等来简单实现集线器电路60的控制器30，所以可以在不改变电路结构的情况下方便地改变仲裁方法。此外，由于缓冲器40-1～40-2由常见的缓冲器芯片构成，所以该电路的结构十分简单。
由于每个处理器均是按集线器电路的控制来进行操作的，所以在装配/卸载任何类型的处理器时均不会影响其它处理器之间的通信。
控制器30的仲裁时间与ASIC，FPGA及EPLD的门延迟时间对应，所以仲裁时间将减小，而与总线方法相比其消息传输速度将提高。
通过另外再安装集线器电路可以实现其中两个集线器电路以运行状态或待命状态进行操作的双类型系统。
如上所述，本发明适用于大容量全电子交换系统中或各处理器之间需要进行高速通信的各种应用产品，其也适用于因频繁的消息通信而不使用冲突检测方法的产品。
尽管为了例示目的而公开了本发明的优选实施例，但本领域技术人员应理解在不背离由附加的权利要求所阐明的本发明的精神和范围的情况下，可以对本发明进行多种修正，增加或替换。

Claims (8)

1.在交换机各处理器之间用于在多个处理器之间进行数据传输/接收操作的通信系统中，一种交换机各处理器之间的通信装置，包括：
用于对多个数据传输请求进行数据传输仲裁的集线器电路；及
多个处理器，当其需要传送数据时向该集线器电路传送数据传输请求信号，以及当其上加载了来自集线器电路的数据传输允许信号时进行数据传输。
2.如权利要求1所述的装置，其特征在于所述集线器电路包括：
分别与多个处理器相对应的多个缓冲器，用于从每个处理器接收控制信号及数据或向其传送控制信号及数据；及
用于根据某种仲裁方法对多个处理器的数据传输进行控制的控制器。
3.如权利要求2所述的装置，其特征在于所述控制器由ASIC(特定用途集成电路)，FPGA(现场可编程门阵列)，或EPLD(可擦写可编程逻辑器件)来实现。
4.如权利要求2所述的装置，其特征在于所述多个缓冲器分别包括：
用于接收第一控制信号或来自对应处理器的传输数据和时钟信号，以及将所接收的信号传输给控制器或其它处理器的传输缓冲器；
用于从控制器接收数据传输允许信号以及来自其它处理器的数据和时钟信号，并将所接收的数据和信号传送给对应的处理器的接收缓冲器；及
用于对传送给传输缓冲器的信号的频率或传输时间进行检测，判断错误发生并将判断结果传送给控制器的错误检测单元。
5.在用于交换机各处理器之间并包括多个处理器以及对来自各处理器的数据传输请求进行数据传输仲裁的集线器电路的通信系统中，一种交换机各处理器之间的通信方法，包括：
其中由多个处理器中具有要发送数据的一个处理器激励数据传输请求信号的第一步骤；
其中集线器电路根据某种仲裁方法从多个传送数据传输请求信号的处理器中选择出一个处理器，并向对应处理器传送数据传输允许信号的第二步骤；
其中接收到数据传输允许信号的对应处理器与某时钟信号同步地传送传输数据的第三步骤；
其中传送传输数据的对应处理器将数据传输请求信号去激励的第四步骤；及
其中集线器电路将加载到该处理器上的数据传输允许信号去激励而例程将返回第二步骤的的第五步骤。
6.如权利要求5所述的方法，其特征在于另外包括如下步骤：
在第三步骤中检测传送数据的对应处理器是否出现错误；
当检测结果为出现错误时，则停止对应处理器的数据传输。
7.如权利要求6所述的方法，其特征在于所述错误检测步骤是根据来自对应处理器的时钟信号是否超过某一频率范围以及对应处理器的数据传输时间是否超过最大传输时间来实现的。
8.如权利要求5所述的方法，其特征在于根据系统环境的不同可采用多种仲裁方法。
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