KR100391712B1 - 교환기의 아이피시 정합 장치 - Google Patents

교환기의 아이피시 정합 장치 Download PDF

Info

Publication number
KR100391712B1
KR100391712B1 KR10-2000-0079752A KR20000079752A KR100391712B1 KR 100391712 B1 KR100391712 B1 KR 100391712B1 KR 20000079752 A KR20000079752 A KR 20000079752A KR 100391712 B1 KR100391712 B1 KR 100391712B1
Authority
KR
South Korea
Prior art keywords
ipc
bus
frame
link
gateway
Prior art date
Application number
KR10-2000-0079752A
Other languages
English (en)
Other versions
KR20020050576A (ko
Inventor
김영호
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR10-2000-0079752A priority Critical patent/KR100391712B1/ko
Publication of KR20020050576A publication Critical patent/KR20020050576A/ko
Application granted granted Critical
Publication of KR100391712B1 publication Critical patent/KR100391712B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/10—Packet switching elements characterised by the switching fabric construction
    • H04L49/104—Asynchronous transfer mode [ATM] switching fabrics
    • H04L49/105—ATM switching elements
    • H04L49/108—ATM switching elements using shared central buffer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5625—Operations, administration and maintenance [OAM]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/54—Store-and-forward switching systems 
    • H04L12/56—Packet switching systems
    • H04L12/5601—Transfer mode dependent, e.g. ATM
    • H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management

Abstract

본 발명은 교환기의 IPC(Inter Processor Communication) 정합장치에 관한 것으로 특히, IPC 수행을 위한 게이트웨이의 구조를 간소화 시키고 GS-BUS(Global Subsystem Bus)를 송신 라인과 수신 라인으로 이중화하여 IPC 트래픽 용량을 증가시키기 위한 교환의 IPC 정합장치에 관한 것이다.
U-Link 상에서의 프레임 처리속도가 GS-BUS 상에서의 프레임 처리속도 보다 빠르다. 또한, GS-BUS는 하나의 물리적인 시리얼 라인으로 되어 있어서 각 PP는 중재 회로부의 중재에 따라 IPC 송신 권한(Tx Turn)을 가지게 될 때까지 기다렸다가 자기에게 송신 권한이 주어지면 비로소 IPC 프레임을 전송할 수 있기 때문에 U-Link와 GS-BUS 상에서의 프레임 처리속도의 차이는 더욱 커지게 된다. 이러한 U-Link와 GS-BUS 상에서의 프레임 처리속도 차이로 인하여 송수신되는 IPC 프레임이 유실될 수 있는 문제점이 있었으며, IPC 트래픽의 용량을 증가 시키는 데에 있어서도 한계가 있었다.
본 발명은 IPC 수행을 위한 서브 시스템의 게이트웨이 구조를 간소화 시키고, GS-BUS를 송신 라인과 수신 라인으로 이중화함과 동시에 GS-BUS의 IPC 프레임 전송속도를 향상 시킴으로써, 게이트웨이 구현에 소용되는 비용을 절감하고, 교환기 내에서의 IPC 트래픽 용량을 증가시킬 수 있게 된다.

Description

교환기의 아이피시 정합 장치{IPC Matching Apparatus of Switching System}
본 발명은 교환기의 IPC(Inter Processor Communication) 정합장치에 관한 것으로 특히, IPC 수행을 위한 게이트웨이의 구조를 간소화 시키고 GS-BUS(Global Subsystem Bus)를 송신 라인과 수신 라인으로 이중화하여 IPC 트래픽 용량을 증가시키기 위한 교환의 IPC 정합장치에 관한 것이다.
일반적으로 교환기에서는 교환기 내에 분산되어 있는 다수 개의 프로세서들이 IPC에 의해 메시지를 상호 교환함으로써 호처리 등의 기능을 수행한다. 프로세서간에 송수신되는 IPC 프레임은 비트 본위 프레임(Bit Oriented Frame)으로서 메시지의 시작과 끝을 표시해 주는 플래그(Flag)와, 메시지의 수신측을 알려주는 어드레스 영역(Address Field)과, 전달하고자 하는 정보가 실리는 정보 영역(Information Field)으로 구성된다. 그리고 상기 어드레스 영역은 그룹 어드레스(Group Address) 영역과 프로세서 어드레스(Processor Address) 영역으로 구성된다.
도 1은 교환기 내에서 IPC 통신을 수행하기 위한 서브 시스템의 구성을 도시한 블록도이다.
교환기 내에 구비되어 있는 서브 시스템은 기본적으로 서브 시스템간에 IPC 프레임을 스위칭하기 위한 IPC 스위칭부(10)와, U-Link 정합되어 있는 상위 프로세서(Main Processor ; 이하 'MP' 라고함)(100)와, 상기 MP(100)와 GS-BUS로 정합되어 있는 다수의 하위 프로세서(Peripherical Processor ; 이하 'PP'라고 함)(20a~20n)로 이루어진다. MP(100)는 내부에 게이트웨이(110)와 제1메모리(120)와 제2메모리 (130)를 구비하고 있어서 IPC 스위칭부(10)에 의해 스위칭된 IPC 프레임을 입력받아 GS-BUS에 연결되어 있는 PP(20a~20n)에게 전송하는 한편, PP(20a~20n)가 전송한 IPC 프레임을 GS-BUS를 통해 수신하여 이를 다시 U-Link를통해 IPC 스위칭부(10)에게 전송한다.
도 2는 상기 도 1에 도시된 게이트웨이의 내부 구조를 상세히 설명하기 위한 블록도이다.
게이트웨이(110)는 U-Link 인터페이스부(111)와, 프레임 주소 비교부(112)와 메모리 인터페이스부(114)와, GS-BUS 인터페이스부(113)와, 중재 회로부(115)로 구성된다.
여기서, U-Link 인터페이스부(111)는 IPC 스위칭부(10)와 게이트웨이(110)의 사이에서 U-Link 인터페이스를 제공한다.
프레임 주소 비교부(112)는 게이트웨이(110)로 입력 되는 모든 IPC 프레임의 그룹 어드레스가 자신이 속해 있는 서브 시스템의 그룹 어드레스와 동일한지 여부를 판단하는 한편 상기 IPC 프레임을 메모리에 일시 저장했다가 상기 IPC 프레임을 U-Link를 통해 IPC 스위칭부(10)로 전송하거나 GS-BUS를 통해 PP(20a~20n)로 전송한다.
제1메모리(120)는 프레임 주소 비교부(112)의 제어에 따라 U-Link 인터페이스부(111)를 통해 게이트웨이(110) 내로 입력된 IPC 프레임(이하, 'Rx 프레임'이라고 함)을 저장하고, 제2메모리(130)는 프레임 주소 비교부(112)의 제어에 따라 GS-BUS를 통해 게이트웨이(110) 내로 입력된 IPC 프레임(이하, 'Tx 프레임'이라고 함)을 저장한다.
GS-BUS 인터페이스부(113)는 게이트웨이(110)와 PP(20a~20n) 사이의 인터페이스를 제공하며 중재 회로부(115)는 각각의 PP(20a~20n)가 GS-BUS를 충돌 없이 점유 하도록 하기 위해 일종의 라운드-로빈(Round-Robin) 방식에 의해 버스 점유를 중재하는 기능을 수행한다.
이하, 도 2에 도시된 게이트웨이(110)의 동작을 설명한다.
먼저, 프레임 주소 비교부(112)는 IPC 스위칭부(10)로부터 U-Link 인터페이스부(111)를 통해 게이트웨이(110) 내부로 입력된 Rx 프레임의 그룹 어드레스가 자신이 속해 있는 서브 시스템의 그룹 어드레스와 동일한지 여부를 판단하여, 상기 Rx 프레임의 그룹 어드레스가 자신이 속해 있는 서브 시스템의 그룹 어드레스와 일치하는 경우에는 이를 제1메모리(120)에 저장하고, Rx 프레임의 그룹 어드레스가 자신이 속해 있는 서브 시스템의 그룹 어드레스와 일치하지 않는 경우에는 이를 수신하지 않는다. 이후, 프레임 주소 비교부(112)는 제1메모리에 저장되어 있는 상기 Rx 프레임을 GS-BUS를 통해 PP(20a~20n)로 전송하는데, GS-BUS 상에 존재하는 PP(20a~20n)는 중재 회로부(115)의 중재에 따라 자신의 프로세서 어드레스를 가지는 Rx 프레임을 수신하게 된다.
한편, 프레임 주소 비교부(112)는 PP(20a~20n)로부터 GS-BUS 인터페이스부 (113)를 통해 게이트웨이(110) 내부로 입력된 Tx 프레임을 제2메모리(130)에 저장하는 한편, 상기 Tx 프레임의 그룹 어드레스가 자신이 속해 있는 서브 시스템의 그룹 어드레스와 동일하지 않는 경우에는 상기 Tx 프레임을 U-Link 인터페이스를 통해 IPC 스위칭부(10)로 전송하고, 자신이 속해 있는 서브 시스템의 그룹 어드레스와 동일한 경우에는 IPC 스위칭부(10)로 전송하지 않는다.
IPC 스위칭부(10)는 수신한 Tx 프레임으로부터 그룹 어드레스를 추출하여 해당 그룹 어드레스를 가지는 서브 시스템으로 상기 Tx 프레임을 스위칭해 준다.
전술한 종래의 교환기의 IPC 정합장치은 다음과 같은 문제점이 있다.
즉, U-Link 상에서의 프레임 처리속도가 GS-BUS 상에서의 프레임 처리속도 보다 빠르다. 또한, GS-BUS는 하나의 물리적인 시리얼 라인으로 되어 있어서 각 PP는 중재 회로부의 중재에 따라 IPC 송신 권한(Tx Turn)을 가지게 될 때까지 기다렸다가 자기에게 송신 권한이 주어지면 비로소 IPC 프레임을 전송할 수 있기 때문에 U-Link와 GS-BUS 상에서의 프레임 처리속도의 차이는 더욱 커지게 된다. 이러한 U-Link와 GS-BUS 상에서의 프레임 처리속도 차이로 인하여 송수신되는 IPC 프레임이 유실될 수 있는 문제점이 있었으며, IPC 트래픽의 용량을 증가 시키는 데에 있어서도 한계가 있었다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, IPC 수행을 위한 서브 시스템의 게이트웨이 구조를 간소화 시키고 GS-BUS를 송신 라인과 수신 라인으로 이중화함과 동시에 GS-BUS의 IPC 프레임 전송속도를 향상시킴으로써 게이트웨이 구현에 소용되는 비용을 절감하고 교환기 내에서의 IPC 트래픽 용량을 증가시킬 수 있도록 하는 데 있다.
도 1은 교환기 내에서 IPC 통신을 수행하기 위한 서브 시스템 구성을 도시한 블록도.
도 2는 도 1에 도시된 게이트웨이의 상세 구조를 도시한 블록도.
도 3은 본 발명에 따른 게이트웨이 내부 구조를 도시한 블록도.
*도면의 주요부분에 대한 부호의 설명*
10 : IPC 스위칭부 310 : 게이트웨이
312 : U-Link 인터페이스부 314 : GS-BUS 인터페이스부
316 : 중재 회로부 30a~30n : 하위 프로세서(PP)
상술한 바와 같은 목적을 달성하기 위한 본 발명은, IPC 스위칭부를 U-Link를 통해 게이트웨이에 접속하고, 다수개의 하위 프로세서를 GS-BUS를 통해 상기 게이트웨이에 접속하여 이루어진 교환기의 아이피시(IPC) 정합장치에 있어서, 상기 게이트웨이는, 상기 IPC 스위칭부에 접속되는 U-Link를 인터페이스하는 U-Link 인터페이스부와, 상기 하위 프로세서에 접속되는 GS-BUS를 인터페이스하는 GS-BUS 인터페이스부와, 상기 GS-BUS 인터페이스부를 통해 상기 하위 프로세서에 대한 상기 GS-BUS의 사용권한을 중재하는 중재 회로부를 구비하고; 상기 GS-BUS는 송신 데이터 라인, 수신 데이터 라인, 송신 클럭 라인 및 수신 클럭 라인을 구비하고, 상기 U-Link 인터페이스부와 GS-BUS 인터페이스부 사이는 송신 데이터 라인, 수신 데이터 라인, 송신 클럭 라인 및 수신 클럭 라인으로 접속한 것을 특징으로 한다.
여기서, 상기 하위 프로세서는, IPC 프레임을 수신하는 경우에 그룹 어드레스 및 프로세서 어드레스에 의거하여 구분하여서 수신하고, IPC 프레임을 송신하는 경우에 상기 중재 회로부의 중재에 의해 GS-BUS의 사용권한을 얻은후 송신하는 것을 특징으로 한다.
그리고, 상기 하위 프로세서는, 내부에 구비되어 있는 시리얼 컨트롤러에 의해 상기 GS-BUS 상에서의 IPC 프레임 처리속도를 상기 U-Link 상에서의 IPC 프레임 처리속도에 동기시키는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 3은 본 발명에 따른 게이트웨이 내부 구조를 도시한 블록도이다.
본 발명에 따른 게이트웨이(310)는 U-Link 인터페이스부(312)와 GS-BUS 인터페이스부(314)와 중재 회로부(316)로 구성된다.
U-Link 인터페이스부(312)와 GS-BUS 인터페이스부(314)는 두개의 데이터 라인(송신 데이터 라인(TxD)과 수신 데이터 라인(RxD))과 두개의 클럭 라인(송신 클럭 라인(TxCLK)과 수신 클럭 라인(RxCLK))에 의해 상호 직접 연결되어 있으며, GS-BUS 인터페이스부(314)와 각각의 PP(30a~30n)를 연결하는 GS-BUS도 두개의 데이터 라인(송신 데이터 라인(TxD)과 수신 데이터 라인(RxD))과 두개의 클럭 라인(송신 클럭 라인(TxCLK)과 수신 클럭 라인(RxCLK))으로 구성되어 있다. 따라서, 전체적으로 보면 U-Link 인터페이스부(312)와 GS-BUS 인터페이스부(314)에 의해 U-Link와 GS-BUS가 직접 연결되어 있는 것과 동일하게 동작한다. 또한, 각 PP(30a~30n)에 구비되어 있는 시리얼 콘트롤러에 의하여 GS-BUS의 프레임 처리속도를 U-Link의 프레임 처리속도에 동기시킬 수 있으며, 이에 따라 GS-BUS와 U-Link의 프레임 처리속도가 상이한 문제를 해결하기 위해 종래 필요했던 메모리(도2의 120, 130)와 메모리 인터페이스부(도 2의 114)가 본 발명에 따른 게이트웨이(310)에서는 불필요하다.
이하, 본 발명에 따른 게이트웨이(310)의 동작관계를 설명한다.
먼저, IPC 스위칭부(10)는 서브 시스템으로부터 수신한 IPC 프레임의 그룹 어드레스를 가지는 서브 시스템의 게이트웨이(310)로 U-Link를 통해 해당 IPC 프레임을 스위칭한다. 상기 U-Link로부터 게이트웨이(310) 내로 입력된 IPC 프레임은 U-Link 인터페이스부(312)와 GS-BUS 인터페이스부(314)를 통해 GS-BUS 상의 RxD라인으로 바로 전달된다. 이에, GS-BUS의 RxD, RxCLK과 연결되어 있는 PP(30a~30n)는 수신되는 IPC 프레임의 그룹 어드레스 및 프로세서 어드레스를 자신의 그룹 어드레스 및 프로세서 어드레스와 비교하여 일치하는 경우에 해당 IPC 프레임을 수신한다.
또한, PP(30a~30n)가 IPC 프레임을 전송하고자 하는 경우에는 중재 회로부(316)의 중재에 따라 IPC 송신 권한(tx Turn)을 획득한 후, GS-BUS 상의 TxD 라인을 통해 GS-BUS 인터페이스부(314)와 U-Link 인터페이스부(312)를 거쳐 U-Link로 바로 전달된다.
본 발명은 상술한 실시예에 대해서만 상세히 설명되었지만, 본 발명의 사상과 범위 내에서 수정이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게 명백한 것이며, 그러한 수정이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
이상과 같이, 본 발명은 IPC 수행을 위한 서브 시스템의 게이트웨이 구조를 간소화 시키고, GS-BUS를 송신 라인과 수신 라인으로 이중화함과 동시에 GS-BUS의 IPC 프레임 전송속도를 향상 시킴으로써, 게이트웨이 구현에 소용되는 비용을 절감하고, 교환기 내에서의 IPC 트래픽 용량을 증가시킬 수 있게 된다.

Claims (3)

  1. IPC 스위칭부를 U-Link를 통해 게이트웨이에 접속하고, 다수개의 하위 프로세서를 GS-BUS를 통해 상기 게이트웨이에 접속하여 이루어진 교환기의 아이피시(IPC) 정합장치에 있어서,
    상기 게이트웨이는, 상기 IPC 스위칭부에 접속되는 U-Link를 인터페이스하는 U-Link 인터페이스부와,
    상기 하위 프로세서에 접속되는 GS-BUS를 인터페이스하는 GS-BUS 인터페이스부와,
    상기 GS-BUS 인터페이스부를 통해 상기 하위 프로세서에 대한 상기 GS-BUS의 사용권한을 중재하는 중재 회로부를 구비하고;
    상기 GS-BUS는 송신 데이터 라인, 수신 데이터 라인, 송신 클럭 라인 및 수신 클럭 라인을 구비하고, 상기 U-Link 인터페이스부와 GS-BUS 인터페이스부 사이는 송신 데이터 라인, 수신 데이터 라인, 송신 클럭 라인 및 수신 클럭 라인으로 접속한 것을 특징으로 하는 교환기의 아이피시 정합장치.
  2. 제1항에 있어서,
    상기 하위 프로세서는, IPC 프레임을 수신하는 경우에 그룹 어드레스 및 프로세서 어드레스에 의거하여 구분하여서 수신하고, IPC 프레임을 송신하는 경우에 상기 중재 회로부의 중재에 의해 GS-BUS의 사용권한을 얻은후 송신하는 것을 특징으로 하는 교환기의 아이피시 정합장치.
  3. 제1항에 있어서,
    상기 하위 프로세서는, 내부에 구비되어 있는 시리얼 컨트롤러에 의해 상기 GS-BUS 상에서의 IPC 프레임 처리속도를 상기 U-Link 상에서의 IPC 프레임 처리속도에 동기시키는 것을 특징으로 하는 교환기의 아이피시 정합장치.
KR10-2000-0079752A 2000-12-21 2000-12-21 교환기의 아이피시 정합 장치 KR100391712B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0079752A KR100391712B1 (ko) 2000-12-21 2000-12-21 교환기의 아이피시 정합 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0079752A KR100391712B1 (ko) 2000-12-21 2000-12-21 교환기의 아이피시 정합 장치

Publications (2)

Publication Number Publication Date
KR20020050576A KR20020050576A (ko) 2002-06-27
KR100391712B1 true KR100391712B1 (ko) 2003-07-16

Family

ID=27684243

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0079752A KR100391712B1 (ko) 2000-12-21 2000-12-21 교환기의 아이피시 정합 장치

Country Status (1)

Country Link
KR (1) KR100391712B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100787699B1 (ko) * 2001-09-14 2007-12-21 엘지노텔 주식회사 아이피씨 인터페이스를 위한 게이트웨이 정합 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970078369A (ko) * 1996-05-13 1997-12-12 김주용 교환기내 프로세스와 외부 유닉스 시스템내의 프로세스 간의 통신방법
KR980010278A (ko) * 1996-07-15 1998-04-30 유기범 전전자 교환기에서 프로세서간 통신을 제어하기 위한 엠버스 중재방법
KR980013469A (ko) * 1996-07-25 1998-04-30 유기범 전전자 교환기에서의 프로세서간 통신 장치
KR20000018869A (ko) * 1998-09-03 2000-04-06 서평원 교환기에서 프로세서간의 통신 시스템 및 방법
KR20000039888A (ko) * 1998-12-16 2000-07-05 서평원 교환기에서 프로세서간 아이피씨데이타 송수신 방법
KR20000046378A (ko) * 1998-12-31 2000-07-25 강병호 전전자교환기의 개선된 프로세서간 통신장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970078369A (ko) * 1996-05-13 1997-12-12 김주용 교환기내 프로세스와 외부 유닉스 시스템내의 프로세스 간의 통신방법
KR980010278A (ko) * 1996-07-15 1998-04-30 유기범 전전자 교환기에서 프로세서간 통신을 제어하기 위한 엠버스 중재방법
KR980013469A (ko) * 1996-07-25 1998-04-30 유기범 전전자 교환기에서의 프로세서간 통신 장치
KR20000018869A (ko) * 1998-09-03 2000-04-06 서평원 교환기에서 프로세서간의 통신 시스템 및 방법
KR20000039888A (ko) * 1998-12-16 2000-07-05 서평원 교환기에서 프로세서간 아이피씨데이타 송수신 방법
KR20000046378A (ko) * 1998-12-31 2000-07-25 강병호 전전자교환기의 개선된 프로세서간 통신장치

Also Published As

Publication number Publication date
KR20020050576A (ko) 2002-06-27

Similar Documents

Publication Publication Date Title
US5590124A (en) Link and discovery protocol for a ring interconnect architecture
CN101385296B (zh) 用于总线间信息自动路由的网关
US4866664A (en) Intercomputer communication control apparatus & method
US5524113A (en) ATM switch interface
EP1779609B1 (en) Integrated circuit and method for packet switching control
US20050132089A1 (en) Directly connected low latency network and interface
US9817705B2 (en) Method for enabling a communication between processes, processing system, integrated chip and module for such a chip
Ahuja S/Net: A high-speed interconnect for multiple computers
US20040019704A1 (en) Multiple processor integrated circuit having configurable packet-based interfaces
KR100257712B1 (ko) 인터넷을 이용한 프로세스 간의 정보교환 장치
US6195334B1 (en) Apparatus and method for terminating a data transfer in a network switch in response to a detected collision
US20030217177A1 (en) Smart routing between peers in a point-to-point link based system
US6219353B1 (en) Message hub
WO2005015850A1 (en) Device and method for diagnosis in multi-channel-can-applications
KR102303424B1 (ko) 랜덤 액세스 메모리를 포함하는 하나 이상의 처리 유닛을 위한 직접 메모리 액세스 제어 장치
US20080021573A1 (en) Communication system for flexible use in different application scenarios in automation technology
US8799519B2 (en) Network-to-network bridge
KR100391712B1 (ko) 교환기의 아이피시 정합 장치
US20040037292A1 (en) Processing of received data within a multiple processor device
US20040017813A1 (en) Transmitting data from a plurality of virtual channels via a multiple processor device
US6618376B2 (en) ATM utopia bus snooper switch
US20030065869A1 (en) PCI/LVDS half bridge
US8521940B2 (en) Paired node controllers
KR940010847B1 (ko) 버스 점유 중재장치
JP2001142852A (ja) 高速並列計算用同期及び通信制御装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee