CN1234609A - 在动态随机存取存储器中制作半导体存储单元的方法 - Google Patents

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Abstract

本发明揭露一种在一动态随机存取存储器中制作一半导体存储单元的方法。本发明利用一内接填塞(Interplug)技术及氮化硅侧壁间隙壁,以改进电容底部电极接触窗过深的蚀刻而造成的损坏和降低对一般平台垫工艺(Landing padprocesses)。因此,本发明的方法降低传统方法制作具有高纵横比的存储电极的接触窗的困难度。

Description

在动态随机存取存储器中制作 半导体存储单元的方法
本发明涉及一种半导体存储单元的制作，特别是一种在动态随机存取存储器中形成接触窗的方法。
容易制造、低成本、及高性能为制作良好动态随机存取存储器的基本条件。传统上，电容高于位线上(Capacitor-over-bitline)为一种动态随机存取存储器的结构，而形成电容高于位线上的结构方法称为COB，目前大部分皆采用此种结构。而这种工艺因具有过深的底部电极接触窗蚀刻而影响动态随机存取存储器中的暂存时间的功能。此问题的产生是因为电容底部电极至基底的距离相当深。除此之外，具有高纵横比的底部电极接触窗对于过深的底部电极接触窗蚀刻问题也是一项大挑战。
在过去几年的时间，一种形成接触窗填塞的方法已被提出来，以降低制作在底部电极中具有高纵横比的接触窗的困难度。参见美国专利第5,332,685号题目为“制作动态随机存取存储器的方法”，作者为Park等(US.PatentNo.5,332,685 entitled“Method of Manufacturing a DRAM Cell”,to Park etal.)，以及最近韩国三星公司所提出使用平台垫的观点来制作已改进了上述的缺点；参见期刊IEDM′94，第635页，作者为Kang等，题目为“对于可靠性的256M位及1G位的动态随机存取存储器的高度可制作工艺”(IEDM 94,p.635,Kang et al.,“Highly Manufacturable Process Technology for Reliable 256Mbit and 1Gbit DRAMs)。无论如何，此方法增加了工艺中需要光掩模的步骤，因此增加了工艺的复杂性。因此，需要寻求一简单工艺方法并且能同时解决过深的底部电极接触窗蚀刻的问题。
本发明的目的是提供一种在一动态随机存取存储器中制作一半导体存储单元的方法，其通过提供一内接填塞技术以简化工艺上的负担，但是仍然保持一定水平的性能。
为实现上述目的，本发明提供一种动态随机存取存储单元的制作方法，该方法至少包括以下步骤：在一基底之上形成隔绝区；在该基底及该隔绝区之上形成栅极；在该栅极的侧壁上形成第一间隙壁；在该基底的表面上形成源极及漏极区；在该源极及漏极区及该栅极之上形成一第一介电层；将该第一介电层构图并蚀刻，以露出部分该源极及漏极区，以形成第一接触窗；在该第一介电层上及该第一接触窗内形成一第一传导层；除去位于该第一介电层之上的该第一传导层，以形成内接填塞；在该第一传导层及该第一介电层之上形成一第二介电层；将该第二介电层构图并蚀刻，直到一部分的该第一传导层暴露出来，以形成第二接触窗；在该第二介电层上及第二接触窗内形成一第二传导层，以形成位线；在该第二传导层之上形成一第三介电层；对该第三介电层、该第二传导层、以及该第二介电层构图并蚀刻，直到一部分的该第一传导层暴露出来，以形成一预第三接触窗；在该预第三接触窗的侧壁形成第二间隙壁，以形成一第三接触窗；在该第三介电层之上及该第三接触窗之内形成一第三传导层；将该第三传导层构图并蚀刻，以形成一电容的一存储电极；在该存储电极之上形成一电容绝缘层；以及在该电容绝缘层之上形成一电容的一顶部电极。
以下结合附图来详述本发明的优选实施例。附图中：
图1A至图6B所示为根据本发明的方法制作一个动态随机存取存储器的各个阶段的剖面结构图。
本发明揭露一种在一动态随机存取存储器中制作一半导体存储单元的方法。图1A至图6B所示为本发明方法制作一个动态随机存取存储器的各个阶段的剖面结构图。
图1A所示为根据本发明的方法在中央电路区制作一个动态随机存取存储器的第一个阶段的剖面结构图。图1B所示为根据本发明的方法在周边电路区制作一个动态随机存取存储器的第一个阶段的剖面结构图。中央电路为制作元件的区域而周边电路为制作内连线的区域。提供一个具有(100)晶体方向的单晶基底10。在基底10之上形成隔绝区。隔绝区可以是场氧化区或是浅沟渠区。
在此实施例中，在基底10之上在界于元件之间形成厚场氧化区12。此场氧化区12是使用传统的方法形成的。在此实施例中，此场氧化区12是经由标准光刻工艺及干蚀刻步骤形成的，以便使用形成于基底上的一氮化硅/氧化硅层限定场氧化区12。此暴露出的部分基底使其在一个氧蒸气环境下进行热氧化反应，以便形成厚度约4000-6000埃的场氧化区12。然后，除去氮化硅/氧化硅层。下一步，一氧化硅层形成于基底10的表面。此氧化硅层视为一栅极氧化层。
在此实施例中，此氧化硅层是在一个温度约800-950℃的氧蒸气环境下进行热氧化反应形成的。或者，使用任何合适的化学气相沉积法形成此氧化硅层。在此实施例中，此氧化硅层的厚度约为80～150埃之间。
然后，使用一低压化学气相沉积工艺在场氧化区12及氧化硅层之上形成一第一多晶硅层。此第一多晶硅层为掺杂多晶硅层以便形成一传导栅极。在此实施例中，此第一多晶硅层的厚度约为500-2000埃，并且掺有浓度约为1020-1021离子/cm3磷杂质。形成一钨金属硅化层于第一多晶硅层上，以改进界于栅极多晶硅与后续形成的金属内连续之间的连接。钨金属硅化物层和第一多晶硅层堆积成一多晶硅化金属层14。
一第一介电层16使用传统方法沉积而成。在此实施例中，第一介电层16为一氮化硅层或一氧化硅层。此第一介电层16的厚度约为1000～2500埃。下一步，使用标准光刻工艺及蚀刻工艺形成栅极氧化层14及栅极16所组成的栅极结构。侧壁间隙壁16A形成于栅极结构14及16的侧壁。在此实施例中，侧壁间隙壁16A由氮化硅组成。
图2A所示为根据本发明的方法在中央电路区制作一个半导体存储单元的下一个阶段的剖面结构图。图2B所示为根据本发明的方法在周边电路区制作一个半导体存储单元的下一个阶段的剖面结构图。使用已知制作工艺植入合适的杂质，以便形成有源区17(Active region)(例如：源极或漏极)并且活化此杂质物。在此实施例中，本领域的技术人员可以将有源区17改成一微掺杂漏极结构(LDD)。然后，一第二介电层18沉积于此栅极结构及基底10之上，作为隔绝之用。在优选实施例中，此第二介电层18使用标准化学气相沉积法制作，以形成厚度约为1500～3000埃的氧化层。例如，以正硅酸乙酯(TEOS)作为反应物，或者BPSG(硼磷硅酸盐玻璃)，并且需要作平坦化处理。
然后，限定第二介电层18的图案，并且除去第二介电层18，以暴露一部分的源极或漏极17，以便形成第一接触窗。在此实施例中，使用一标准光刻工艺限定第二介电层18的图案。进行一两阶段蚀刻工艺，以除去第二介电层18。在此实施例中，两阶段蚀刻工艺的第一阶段为一自对准接触窗蚀刻(Self-aligned contact etching)。此自对准接触窗蚀刻是用来除去第二介电层18，以形成一开口。在此实施例中，进行一选择性蚀刻，以蚀刻穿过此第二介电层18直到部分源极或漏极区露出。氧化层的蚀刻率对氮化层的蚀刻率的比为20∶1。
在此实施例中，一各向同性蚀刻为两阶段蚀刻工艺的第二阶段。使用此各向同性蚀刻用来扩大此顶部开口区。在此实施例中，此各向同性蚀刻可使用任何合适的蚀刻工艺。例如，使用一湿式蚀刻。此湿式蚀刻可以使用含HF的溶液。或者，使用一等离子蚀刻。此等离子蚀刻是使用CF4气体。因此，形成此第一接触窗，如图2A及图2B所示。
参见图3A及图3B，在第一接触窗内及第二介电层18之上形成一第二多晶硅层。在此实施例中，此第二多晶硅层是使用一低压化学气相沉积工艺形成的。此第二多晶硅层为掺杂多晶硅层，以便形成一传导填塞。在此实施例中，此第二多晶硅层的厚度约为2000～4000埃，并且掺杂浓度约为1017-1018离子/cm3的磷杂质。
下一步，除去位于第二介电层18上的多晶硅层，以便形成内接填塞(Interplugs)20。在此实施例中，此步骤是使用一全面式多晶硅回蚀工艺。此全面式多晶硅回蚀工艺可使用任何合适的蚀刻工艺。例如，在此全面式多晶硅回蚀工艺中使用CF4气体。此内接填塞20是为了降低电容底部电极的接触窗的纵横比。在此中央电路区的此最后结构如图3A所示，在此周边电路区的此最后结构如图3B所示。
下一步，参考图4A及图4B所示，在第二介电层18及内接填塞20上形成一第三介电层22。此第三介电层22的形成是用来隔绝内接填塞20及后续所形成的位线的绝缘层。在此实施例中，此第三介电层22由氧化层所组成，例如，使用一标准化学气相沉积法工艺以形成厚度约为3500～8500埃的硼磷硅玻璃(BPSG)层。优选地，将此第三介电层22平坦化使其成为厚度约为1500～3000埃的第三介电层22。此平坦化工艺可使用一化学机械研磨工艺(CMP)或者一回蚀工艺。此回蚀工艺可使用任何合适的工艺。
下一步，限定此第三介电层22的图案及蚀刻此第三介电层22，以形成第二接触窗。此第二接触窗的形成是为了位线的连接与周边电路的连接。在此实施例中，使用一标准光刻工艺以限定此第三介电层22的图案。使用一降低接触窗蚀刻(RCE)方法以除去此第三介电层22。此降低接触窗蚀刻方法的应用是为了确保在分步光刻机(Stepper)重复的区域内的位线落在内接填塞区20。在此实施例中，此降低接触窗蚀刻方法是使用如氧化物RCE、SiN、RCE、多晶(poly)RCE，形成第二接触窗。其特征是利用形成间隙壁(spacer)来降低接触尺寸(contact size)，及利用不同材质对蚀刻选择的差异而达到作出超小接触窗(contact hole)的蚀刻。
一第三多晶硅层24形成于此第二接触窗内及第三介电层22之上。在此实施例中，此第三多晶硅层24是使用一低压化学气相沉积工艺形成的。此第三多晶硅层为掺杂多晶硅层，以便形成一传导填塞。在此实施例中，此第三多晶硅层的厚度约为500-2000埃，并且掺有浓度约为1020～2021离子/cm3的磷杂质。在第三多晶硅层上形成一第二钨金属硅化层26并且完全填满第一接触窗，以改进界于后续形成的金属内连线之间的连接。钨金属硅化层和第三多晶硅层堆积成一多晶硅化金属层以当成一位线。
在第二钨金属硅化层26之上形成一第四介电层28。此第四介电层28的形成是用来隔绝存储电极及位线。在此实施例中，此第四介电层28由氧化层组成，例如，使用一标准化学气相沉积法工艺以形成厚度约为1000～3000埃的硼磷硅玻璃(BPSG)层。在中央电路区的此最后结构如图4A所示以及在此周边电路区的最后结构如图4B所示。
图5A所示为根据本发明的方法在中央电路区制作一个半导体存储单元的下一个阶段的剖面结构图以及图5B所示为本发明方法在周边电路区制作一个半导体存储单元的下一个阶段的剖面结构图。限定第四介电层28、第二钨金属硅化层26、第三介电层22、此第三多晶硅层24的图案并且除去第四介电层28、第二钨金属硅化层26、第三介电层22、此第三多晶硅层24以形成一预第三接触窗(Pre-third contact)。在此实施例中，使用一标准光刻工艺限定第四介电层28、第二钨金属硅化层26、第三介电层22、此第三多晶硅层24的图案。使用一降低接触窗蚀刻(RCE)方法以蚀刻穿过第四介电层28、第三介电层22并绕过第二钨金属硅化层26、及第三多晶硅层24。此降低接触窗蚀刻方法的应用是为了确保电容底部电极接触窗位于内接填塞区域。在此实施例中，此降低接触窗蚀刻方法是使用如氧化物RCE、SiN RCE、多晶RCE，形成第三接触窗。其特征是利用形成间隙壁(spacer)来降低接触尺寸(contact size)，及利用不同材质对蚀刻选择的差异而达到作出超小接触窗(contact hole)的蚀刻。
然后，在此预第三接触窗的侧壁形成间隙壁30，以形成一第三接触窗。此第三接触窗为一电容底部电极接触窗。在此实施例中，间隙壁30可由任何合适的材料构成。例如，间隙壁30可以是氮化物间隙壁、高分子间隙壁、多晶硅间隙壁、或氧化物间隙壁。在此实施例中，一薄氮化层等角地沉积于第四介电层28之上及预第三接触窗之内。然后，使用一蚀刻工艺来回蚀此氮化层，以形成氮化间隙壁。此间隙壁30将确保在湿式蚀刻工艺时电容底部电极接触及位线的分开。一般，使用此湿式蚀刻工艺是在传导材料填入接触窗前用来清洁接触窗之用。是否使用此湿式蚀刻工艺视制作工艺而定。此最后结构的剖面结构图如图5A所示。
图6A所示为根据本发明的方法在中央电路区制作一个半导体存储单元的最后一个阶段的剖面结构图以及图6B所示为根据本发明的方法在周边电路区制作一个半导体存储单元的最后一个阶段的剖面结构图。一第四多晶硅层32形成于第四介电层28之上及接触窗内。此第四多晶硅层32是使用一传统低压化学气相沉积工艺形成，以完全地填入接触窗内。此第四多晶硅层32为掺杂多晶硅层以便增加传导性。在此实施例中，此第四多晶硅层32位于第四介电层28上的厚度约为1500-10000埃，并且掺有浓度约为1020-1021离子/cm3的磷杂质。此第四多晶硅层32视为电容的底部电极。任何合适的方法皆可形成掺杂多晶硅层，例如，内部掺杂(In-situ doping)。然后，此电容完全藉由任何合适的方法形成一电容介电层(例如，氧化层/氮化层/氧化层)以及顶部存储电极构成。
下一步，一第五介电层34沉积于电容底部存储电极之上。最后，一第五多晶硅层36沉积于第五介电层34之上，以形成电容。
在本发明中，内接填塞解决了传统电容底部电极接触窗过深的蚀刻问题，例如，开一个深且小的接触窗的困难、因过深的蚀刻所引起的过多的底部电极基底的损坏、相邻接合深度及元件性能的困难度、以及设计暂存时间的要求等。此外，应用降低接触窗蚀刻(RCE)方法以保护位线不会掉入位于分步光刻机重叠区的内接填塞区。因此，在此发明中可达到一扩大的填塞表面以给与工艺变化中的工艺的容忍度。
虽然已结合优选实施例描述了本发明，但是其并非用以限定本发明。本领域的技术人员在不脱离本发明的精神范围内所作的修改，均应包括在后附权利要求的范围内。

Claims (21)

1．一种动态随机存取存储单元的制作方法，该方法至少包括以下步骤：
在一基底之上形成隔绝区；
在该基底及该隔绝区之上形成栅极；
在该栅极的侧壁上形成第一间隙壁；
在该基底的表面上形成源极及漏极区；
在该源极及漏极区及该栅极之上形成一第一介电层；
将该第一介电层构图并蚀刻，以露出部分该源极及漏极区，以形成第一接触窗；
在该第一介电层上及该第一接触窗内形成一第一传导层；
除去位于该第一介电层之上的该第一传导层，以形成内接填塞；
在该第一传导层及该第一介电层之上形成一第二介电层；
将该第二介电层构图并蚀刻，直到一部分的该第一传导层暴露出来，以形成第二接触窗；
在该第二介电层上及第二接触窗内形成一第二传导层，以形成位线；
在该第二传导层之上形成一第三介电层；
对该第三介电层、该第二传导层、以及该第二介电层构图并蚀刻，直到一部分的该第一传导层暴露出来，以形成一预第三接触窗；
在该预第三接触窗的侧壁形成第二间隙壁，以形成一第三接触窗；
在该第三介电层之上及该第三接触窗之内形成一第三传导层；
将该第三传导层构图并蚀刻，以形成一电容的一存储电极；
在该存储电极之上形成一电容绝缘层；以及
在该电容绝缘层之上形成一电容的一顶部电极。
2．如权利要求1所述的方法，其中上述栅极至少包括一多晶硅化金属层/氮化硅层的堆积结构。
3．如权利要求1所述的方法，其中形成上述的第一间隙壁至少包括：
在该栅极电极及该基底之上沉积一氮化硅层；以及
蚀刻该氮化硅层以形成氮化硅间隙壁。
4．如权利要求1所述的方法，其中上述第一介电层至少包括一氧化层。
5．如权利要求4所述的方法，其中上述氧化层的厚度约为1000～2500埃。
6．如权利要求1所述的方法，其中除去上述第一介电层为一两阶段工艺，至少包括：
一选择性蚀刻，其中此选择性蚀刻具有一对于氧化物与硅选择比约为20∶1的选择比例；以及
一各向同性蚀刻。
7．如权利要求1所述的方法，其中上述第一传导层至少包括一多晶硅层。
8．如权利要求7所述的方法，其中上述多晶硅层的厚度约为500～2000埃厚。
9．如权利要求1所述的方法，其中上述第二介电层至少包括一氧化层。
10．如权利要求1所述的方法，其中上述氧化层之厚度约为1500～3000埃厚。
11．如权利要求1所述的方法，其中上述第二介电层至少包括使用一降低接触窗蚀刻工艺。
12．如权利要求1所述的方法，其中上述第二传导层至少包括一多晶硅金属层。
13．如权利要求1所述的方法，其中上述多晶硅金属层的厚度约2000～4000埃。
14．如权利要求1所述的方法，其中上述第二间隙壁系由多晶硅、氮化硅、氧化物、以及高分子材料中选择其一所构成。
15．如权利要求1所述的方法，其中上述电容绝缘层至少包括氧化层/氮化层/氧化层的堆积结构。
16．如权利要求1所述的方法，其中上述电容的一顶部电极由多晶硅层构成。
17．一种在一动态随机存取存储器中制作一半导体存储单元的方法，其中该方法至少包括：
在一基底之上形成隔绝区；
在该基底及该隔绝区之上形成栅极；
在该栅极的侧壁之上形成第一间隙壁；
在该基底的表面上形成源极及漏极区；
在该源极及漏极区及该栅极之上形成一第一介电层；
在该第一介电层之内形成第一接触窗；
在该第一介电层之上及该第一接触窗内形成一第一传导层；
除去位于该第一介电层之上的该第一传导层，以形成填塞，其中该第一介电层视为一蚀刻终点；
在该第一传导层及该第一介电层之上形成一第二介电层；
在该第二介电层之内形成第二接触窗；
在该第二介电层上及第二接触窗内形成一第二传导层，以形成位线；
在该第二传导层之上形成一第三介电层；
形成一预第三接触窗穿过该第三介电层、该第二传导层、以及该第二介电层直到一部分的该第一传导层暴露出来；
在该预第三接触窗的侧壁形成第二间隙壁，以形成一第三接触窗；以及
在该第三介电层之上形成一电容，其中该电容至少包括一存储电极、绝缘层、以及顶部电极，其中该存储电极透过该第三接触窗连接部分的该第一传导层。
18．如权利要求17所述的方法，其中上述栅极电极至少包括一多晶硅化金属层/氮化硅层的堆积结构。
19．如权利要求17所述的方法，其中上述第一间隙壁为一氮化硅层。
20．如权利要求17所述的方法，其中除去上述第一介电层为一两阶段工艺，至少包括：
一选择性蚀刻，其中此选择性蚀刻具有一对于氧化物与硅的选择比约为20∶1的选择比例；以及
一各向同性蚀刻。
21．如权利要求13所述的方法，其中上述第二间隙壁由多晶硅、氮化硅、氧化物、以及高分子材料中选择其一构成。
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