CN1222108C

CN1222108C - 多重非同步切换系统

Info

Publication number: CN1222108C
Application number: CN03108693.4A
Authority: CN
Inventors: 威廉·V·米勒
Original assignee: Via - Ceris Co
Current assignee: Via - Ceris Co
Priority date: 2002-06-11
Filing date: 2003-04-04
Publication date: 2005-10-05
Anticipated expiration: 2023-04-04
Also published as: US6842052B2; TW200308144A; CN1442953A; US20030227300A1; TW584985B

Abstract

一种多重异步切换系统，当在多个异步时钟讯号间选择一个异步时钟讯号时，此系统将使切换的过程不产生假信号脉冲。在此系统中，一个请求器耦接多个控制讯号。多个控制讯号指定请求器在二个以上的异步时钟讯号中请求一个异步时钟讯号。此请求器将此一请求告知选择器。选择器决定那一个异步时钟讯号将被选择。随后，检测器会检测到此被选择的异步时钟讯号。之后，检测器输出此被选择的异步时钟讯号至一个讯号输出单元。最后，此讯号输出单元输出此被选择的异步时钟讯号。

Description

多重非同步切换系统

技术领域

本发明涉及一种时钟讯号，且特别是有涉及一种在异步时钟讯号的间切换而不产生假信号脉冲的切换电路。

背景技术

当提供异步时钟讯号至逻辑电路时，在切换讯号的过程中，不产生假信号脉冲(glitch)是非常重要的。假信号脉冲是讯号中由于不成功的切换动作所引起的任何错误，例如：脉冲宽度变形(pulse width violation)。假如切换时钟未经准确地切换，切换过程中的讯号将产生错误。在美国专利6107841号中提到一个利用切换电路与亚稳锁存器(metastable latches)在多个时钟源间进行切换而不产生假信号脉冲的方法。如美国专利6107841号中所述，此发明藉由切换电路产生二个控制讯号，其中，第二控制讯号受亚稳锁存器的影响。

在Vijay Nebhrajani所著的「切换异步时钟讯号」一文中，提供一个建议，此建议使时钟切换不产生假信号脉冲。然而，根据此文所提供的技术，由于讯号有时序上的问题，所以也会产生假信号脉冲。

当在多个异步时钟讯号源间作切换时，也需要一个时钟切换系统。其中，此时钟切换系统具有降低假信号脉冲的能力。

当在多个异步时钟讯号源间作切换时，需要一个时钟切换系统。其中，此时钟切换系统能够利用简化逻辑电路(reduced logic circuitry)来降低假信号脉冲。

发明内容

根据本发明的目的，本发明的一较佳实施例叙述本发明包含一个异步时钟讯号切换系统，此系统包括：二个以上的异步时钟讯号；一个请求器，耦接于一个检测器，在二个以上的异步时钟讯号中请求一个异步时钟讯号；多个选择讯号，包含一个延迟，耦接于检测器，从二个以上的异步时钟讯号中来选择一个异步时钟讯号；该检测器，耦接于一个讯号输出单元，检测一个被选择的异步时钟讯号；一个讯号输出单元，耦接于检测器与请求器，输出一个被选择的异步时钟讯号。

根据本发明的另一目的，本发明的另一较佳实施例叙述本发明包含一个异步时钟讯号切换系统，此系统包括：一个请求器；一个以上的控制讯号输入请求器；一个以上的请求讯号由请求器输出；一个以上的第二检测器逻辑门分别接收该一个以上的请求讯号；一个以上的状态机构分别接收来自一个以上的第二检测器逻辑门的输入；一个以上的选择讯号分别相关于一个以上的状态机构，状态机构耦接于缓冲器，选择讯号由一个以上的状态机构输出；一个以上的第一检测器逻辑门分别相关于一个以上的状态机构，一个以上的第一检测器逻辑门接收与一个以上的状态机构独立于一个以上的选择讯号并输出到第二检测器逻辑门；一个以上的第三检测器逻辑门分别相关于一个以上的状态机构，以分别接收一个以上的选择讯号；二个以上的异步时钟讯号耦接一个以上的第三检测器逻辑门的各别的一个输入端；一讯号输入单元接收来自一个以上的第三检测器逻辑门的输入以及提供输出讯号至请求器；一个以上的反相器分别相关于一个以上的状态机构，以分别接收二个以上的异步时钟讯号且分别输出异步时钟讯号到该一个以上的状态机构。

根据本发明的又一目的，本发明的又一较佳实施例叙述本发明包含一个异步时钟讯号切换系统，此系统包括：一个请求器；一个以上的控制讯号输入请求器；一个以上的请求讯号由请求器输出；一个以上的第二检测器逻辑门分别接收该一个以上的请求讯号；一个以上的状态机构分别接收来自一个以上的第二检测器逻辑门的输入；一个以上的选择讯号分别相关于一个以上的状态机构，状态机构耦接于缓冲器，选择讯号由一个以上的状态机构输出；一个以上的第一检测器逻辑门，分别相关于一个以上的状态机构，一个以上的第一检测器逻辑门接收与一个以上的状态机构独立于一个以上的选择讯号并输出到第二检测器逻辑门；一个以上的第三检测器逻辑门分别相关于一个以上的状态机构，以分别接收一个以上的选择讯号；二个以上的异步时钟讯号，耦接一个以上的第三检测器逻辑门的各别的一个输入端；一个讯号输入单元，接收来自一个以上的第三检测器逻辑门的输入以及提供输出讯号至请求器。

根据本发明的其它目的，本发明的其它较佳实施例叙述本发明包含一个异步时钟讯号，此系统包括：一个请求器；一个控制讯号输入请求器；请求器输出二请求讯号；二个第一检测器逻辑门分别接收该请求讯号；二个状态机构分别接收来自多个第一检测器逻辑门的输入讯号；二个选择讯号由多个状态机构分别输出；请求器的二个反相器分别接收独立于选择讯号作为输入且分别提供输出至多个第一检测器逻辑门；二个第二检测器逻辑门分别接收二个选择讯号；二个异步时钟讯号分别输入多个第二检测器逻辑门；二反相器分别接收二个异步时钟讯号且提供输出至二个状态机构；一个讯号输入单元接收来自多个第二检测器逻辑门的输入；讯号输入单元耦接至请求器。

前述的本发明的各项目的及优点，随后将有详细及明确的说明，或者藉由本发明的实施而可加以学习。藉由随后附上的权利要求中所指出的构件及组合，本领域的技术人员可明了及获得本发明的各项目的及优点。

必须注意的是，前述一般性的叙述及随后详尽的说明皆仅为举例与解释的用，并非用以限定本发明的权利要求中所定义的条件。

随后结合附图的说明书的内容，列举了几个实施例以解释本发明的各项精髓。

附图说明

图1绘示的是本发明的一较佳实施例的异步时钟讯号切换系统的功能方块图；

图2绘示的是本发明的一较佳实施例的电路方块图，此电路实现如图1异步时钟讯号切换系统，其具有二个以上异步时钟讯号；

图3绘示的是本发明的一较佳实施例的电路方块图，此电路实现如图1异步时钟讯号切换系统，其具有三个异步时钟讯号；

图4绘示的是本发明的一较佳实施例的多个异步时钟讯号作切换的时序图；

图5绘示的是本发明的一较佳实施例的电路方块图，此电路实现如图1异步时钟讯号切换系统，其中，异步时钟讯号切换系统以正边缘来切换时钟讯号；

图6绘示的是把图5的系统及其群请求逻辑单元540的部份更加详细地描绘出来；

图7绘示的是在图6的系统切换多个异步时钟讯号的时序图；

图8绘示的是实现具有二个时钟讯号的异步时钟讯号切换系统；以及

图9绘示的是绘示的是在二个异步时钟讯号间作切换的时序图。

附图标记说明：

100，200，300，500，600，800：异步时钟讯号切换系统

105：异步时钟讯号

110：选择器

115：检测器

120：信号输出单元

125：被选择时钟讯号

130：请求器

210a-n，315a-b，510a-n，610a-b，810a-b，840：D型触发器

215a-n，220a-n，570，865a-b，895a-b：与门

224a-n，825a-b：群选择讯号

225a-n：延迟群选择讯号

230a-n，530a-n，830a-b：群请求讯号

235a-n，535a-n，835a-b：异步时钟讯号

240，540：群请求逻辑单元

245，545，845：被选择时钟讯号

250a-n，310a-b，620，850a-e，905：反相器

260a-n：缓冲器

265a-n，320a-b：或非门

270，615a-b，515a-n，520a-n，870：或门

305a-b，605a-n：编码群请求讯号

524a-n：群选择线讯号

525a-n：延迟群选择线讯号

565a-b：与非门

890a-b：与时钟讯号

900：控制讯号

具体实施方式

本发明的较佳实施例将于随后详细地说明，并附上相对应的附图。相关的标号可在附图中找到对应标号的组件。

图1绘示的是本发明的一最佳实施例的异步时钟讯号切换系统100的功能方块图。异步时钟讯号切换系统100包括选择器110、检测器115、请求器130、讯号输出单元120、异步时钟讯号105、控制讯号135及被选择时钟125。请求器130耦接于选择器110和讯号输出单元120，检测器115耦接于选择器110和讯号输出单元120，讯号输出单元120耦接于检测器115和请求器130。其中，被选择时钟125由讯号输出单元120输出，请求器130接收来自控制讯号135的数据，而控制讯号135指定被请求的异步时钟讯号105。接着，请求器130通知被请求的异步时钟讯号105的选择器110，选择器110接收到请求，并且决定选择异步时钟讯号105内某个异步时钟讯号。最后，检测器115检测被选择的异步时钟讯号105，并将其输出至讯号输出单元120，讯号输出单元120于是输出被选择时钟125。

图2绘示的是本发明的一最佳实施例的电路方块图，此电路实现如图1异步时钟讯号切换系统，其具有二个以上异步时钟讯号。首先讨论的是检测器115中接收异步时钟讯号235a的输入端，在检测器115中其余如同异步时钟讯号235a的输入端的功能皆相同。

请求器130包括群请求逻辑单元240，请求器130请求一个异步时钟讯号235a-n，并且对异步时钟切换系统200内的群请求讯号230a-n送出请求讯号，藉由选择群请求讯号230a-n，所以可以选择一个群选择讯号224a-n。再者，由于群选择讯号224a-n选择一个异步时钟讯号235a-n，所以异步时钟切换系统200产生一个被选择时钟讯号245。

如图2所示，异步时钟讯号235a耦接至反相器250a，之后再耦接至状态机构，状态机构是D型触发器210a。D型触发器210a的Q输出端输出群选择讯号224a，群选择讯号224a经过缓冲器260a后，产生一个延迟群选择讯号225a。另一方面，D型触发器210a的D输入端或数据输入端根据各种输入接收讯号。第二检测器逻辑门(与门215a)连接至D型触发器210a的D输入端，与门215从第一检测器逻辑门(或非门265a)与群请求讯号230a接收输入数据。或非门265a从延迟群选择讯号225b-n接收讯号，但或非门265a不会接收检测器115所产生的群选择讯号。因此，检测器115中接收异步时钟讯号235a的相关部份电路内的或非门265a将不会接收延迟群选择讯号225a。

或非门265a必须确保在同一时间内只选择一个延迟群选择讯号225b-n。若延迟群选择讯号225b是高电压电平，则或非门265a避免其余的延迟群选择讯号225c-n通过或非门265a。

为了确保群请求讯号230a-n的传输较群选择讯号快，所以把群选择讯号224a-n输入缓冲器260a-n，以便产生延迟群选择讯号225a-n。

群选择讯号224a与异步时钟讯号235a输入第三检测器逻辑门(与门220a)。若异步时钟讯号235a是一个被请求讯号，则群选择讯号224a将变成高电压电平。若异步时钟讯号235a不是一个被请求讯号，则群选择讯号224a将变成低电压电平。低电压电平输入与门后，将使与门输出低电压电平。因此，若群选择讯号224a是低电压电平，则与门220a将输出低电压电平。

与门220a的输出将输入讯号输出单元120。讯号输出单元120包括或门270，和其它与门220b-n的输出端一同连接至或门270的输入端，或门270输出被选择时钟讯号245。相同的，被选择时钟讯号245也输入至群请求逻辑单元240。

图3绘示的是本发明的一最佳实施例的电路方块图，此电路实现如图1异步时钟讯号切换系统，其具有三个异步时钟讯号。图2实施例具有n个时钟，而图3为图2实施例的其中一个例子。其中，图3为具有3个时钟的实施例。

图3所示为具有三个时钟讯号系统的群请求逻辑单元240与对应的具有三个时钟讯号系统的组成组件。检测器115内的组件检测时钟讯号，讯号输出单元120内的组件产生一个输出，请求器130内的组件产生一个请求讯号。

为了一个特定的异步时钟讯号235a-c，根据选择编码群请求讯号305a-b产生一个请求讯号。若编码群请求讯号305a-b二者皆未被选择，则二个低电压电平讯号被输入编码群请求讯号305a-b，编码群请求讯号305a-b个别地输入状态机构(D型触发器315a-b)，由于二个低电压电平讯号输入群请求讯号230a，所以群请求讯号230a成为高电压电平。类似的状况，群请求讯号230b与群请求讯号230c成为低电压电平。因此，上述动作可选择到一个异步时钟讯号235a。

由于群请求讯号230b-c皆未被选择，所以延迟群选择讯号225b与延迟群选择讯号225c为低电压电平。上述结果将使第一检测器逻辑门(或非门265a)输出高电压电平。由于或非门265a输出高电压电平，且群请求讯号230a输入一个高电压电平讯号至第二检测器逻辑门(非门215a)，所以与门215a输出一个高电压电平。上述结果导致D型触发器210a的Q输出端输出一个高电压电平。由于异步时钟讯号235a与群选择讯号224a输入第三检测器逻辑门(与门220a)，所以经过与运算后输出为异步时钟讯号235a。

由于或非门265b与或非门265c产生低电压电平讯号，所以其余的与门220b-c输出低电压电平讯号。低电压电平输入与门将产生低电压电平的输出。因此，异步时钟讯号235a是或门270输出的唯一被选择时钟讯号245。

通过这个系统，特定时钟讯号的请求将产生对应时钟讯号的输出。

图4绘示的是本发明的一最佳实施例的多个异步时钟讯号作切换的时序图。预设的被选择时钟讯号245是异步时钟讯号235a。如图3所示，由于D型触发器210a-c的初始化设定状态之故，当群选择讯号224b-c二者皆为零时，操作的目标为群选择讯号224a。因此，异步时钟讯号235a是第一个由被选择时钟讯号245输出的讯号。当群选择讯号224a为高电压电平时，被选择时钟讯号245是异步时钟讯号235a。当群选择讯号224a转换为低电压电平时，会产生一个短暂的空白周期，在空白周期中，没有任何一个时钟讯号会被选择。

在这个短暂的空白周期之后，群选择讯号224b转换为高电压电平且选择来自异步时钟讯号235b的讯号。直到群选择讯号224b转换为低电压电平之前，异步时钟讯号235b持续被选为被选择时钟讯号245。类似的，当群选择讯号224b转换为低电压电平时，会产生一个短暂的空白周期，在空白周期中，没有任何一个时钟讯号会被选择。

最后，群选择讯号224c转换为高电压电平，异步时钟讯号235c被选择为被选择时钟讯号245。

在上述所有的例子中，时钟讯号会被锁存或者于异步时钟讯号235a-c的负边缘执行时钟选择的动作。

图5绘示的是本发明的一最佳实施例的电路方块图，此电路可以实现如图1异步时钟讯号切换系统，其中，异步时钟讯号切换系统以正边缘来切换时钟讯号。换句话说，讯号于高电压电平时启动(active)，且讯号于低电压电平时关闭(inactive)，因此，系统对讯号的响应情况相反。

状态机构(D型触发器510a)的D输入端接收第二检测器逻辑门(或门515a)的输出，D型触发器510a接收与非门565a的输出且D型触发器510a以群请求线讯号530a为输入。第一检测器逻辑门(与非门565a)以延迟群选择线讯号525b-n为输入。D型触发器510的Q端输出将输入第三检测器逻辑门(或门520a)，D型触发器510a的Q输出端输出群选择线讯号524a。异步时钟讯号535a连接或门520a，且或门520a以异步时钟讯号535a为输入。

或门520a的输出会输入与门570，与门570接收所有或门520a-n的输出，与门570的输出即是被选择时钟545，被选择时钟545的输出的某一分支讯号输入群请求逻辑单元540。

图6绘示的是把图5的系统及其群请求逻辑单元540的部份更加详细地描绘出来。藉由接收编码群请求讯号605a与编码群请求讯号605b的讯号，来决定选择那一个时钟讯号。举例来说，若编码群请求讯号605a与编码群请求讯号605b皆为低电压电平，则群请求线讯号530a为低电压电平且异步时钟讯号535a将被选为时钟讯号。

由于一个高电压电平讯号与一低电压电平讯号作或逻辑运算后会输出一个高电压电平讯号，所以群请求线讯号530b为高电压电平。由于反相器620输入低电压电平讯号且输出一个高电压电平讯号，所以群请求线讯号530c为高电压电平。由于本实施例的系统为低电压电平启动(low active)，所以由低电压电平来选择时钟讯号。

图7所绘示的是在图6的系统切换多个异步时钟讯号的时序图。若群选择线讯号524a是低电压电平，则群请求线讯号530a为被选择时钟545。接着，群选择线讯号524a转换为高电压电平且群选择线讯号524b转换为低电压电平。在此，群选择线讯号524c在群选择线讯号524b转换为高电压电平后，转换为低电压电平。在此，异步时钟讯号535c被选为被选择时钟545。值得注意的重点是，时钟讯号在异步时钟讯号535a-c的正边缘被选择或锁存。

图8所绘示的是实现具有二个时钟讯号的异步时钟讯号切换系统800。

状态机构(D型触发器840)的D输入端接收控制讯号900，且状态机构接收被选择时钟845为一个输入。D型触发器840的Q输出端输出群请求讯号830b，Q输出端的输出也输入反相器905，反相器905输出群请求讯号830a。

控制讯号900用于选择一个被请求的时钟讯号。若控制讯号900为低电压电平，则代表选择群请求讯号830a。若低电压电平讯号输入D型触发器840的D输入端，则D型触发器840的Q输出端输出低电压电平。接着，低电压电平讯号藉由反相器905转换为高电压电平的群请求讯号830。

群请求讯号830a输入第一检测器逻辑门(与门865a)，且群请求讯号830b输入与门865b。D型触发器810a的Q输出端输出群选择讯号825a至反相器850b后，输入与门865b。D型触发器810b的Q输出端输出群选择讯号825b至反相器850a后，输入与门865a。与门865b的输出会输入D型触发器810b的D输入端。异步时钟讯号835a输入反相器850c后，输入D型触发器810a。异步时钟讯号835b输入反相器850d后，输入D型触发器810b。群选择讯号825a与异步时钟讯号835a输入第二检测器逻辑门(与门895a)。群选择讯号825b与异步时钟讯号835b输入与门895b。与门895a的输出端输出及时钟讯号890a至或门870且与门895b的输出端输出及时钟讯号890b至或门870。或门870的输出端输出被选择时钟845。

如前所述，来自控制讯号900为低电压电平，致使群请求讯号830a为高电压电平。群请求讯号830a为高电压电平且群选择讯号825b为低电压电平，致使群选择讯号825a为高电压电平。群选择讯号825b为低电压电平，致使与门895b为低电压电平。与门895a接收异步时钟讯号835a及高电压电平的群选择讯号825a，致使及时钟讯号890a即为异步时钟讯号835a。及时钟讯号890a上的讯号与低电压电平的及时钟讯号890b，致使异步时钟讯号835a即为或门870的输出讯号。因此，异步时钟讯号835a即为被选择时钟845。被选择时钟845输入D型触发器840。

图9绘示的是在二个异步时钟讯号间作切换的时序图。如时序图所示，当控制讯号900为低电压电平，则被选择时钟845即为异步时钟讯号835a。当控制讯号900为高电压电平，则被选择时钟845即为异步时钟讯号835b。

虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围的前提下，可作若干的更动与润饰，因此本发明的保护范围视后附的权利要求所界定。

Claims

1.一种多重异步切换系统，包括：

一请求器，接收多个异步时钟讯号与在两两间具有一延迟的多个选择讯号，其中，为根据所述选择讯号自所述异步时钟讯号选择一异步时钟讯号；

一检测器，耦接至该请求器，检测被选择的该异步时钟讯号；以及

一讯号输出单元，耦接于该检测器与该请求器，输出被选择的该异步时钟讯号。

2.如权利要求1所述的多重异步切换系统，其中所述选择讯号中的该延迟，使该请求讯号通过该异步时钟切换系统比所述选择讯号快。

3.一种多重异步切换系统，包括：

一请求器，接收多个控制讯号与输出多个请求讯号；

多个第二检测器逻辑门，其分别接收所述请求讯号；

多个状态机构，分别接收来自所述第二检测器逻辑门的输入，且接收多个选择讯号，该状态机构耦接于多个缓冲器，且输出所述选择讯号；

多个第一检测器逻辑门，分别耦接至所述状态机构，所述第一检测器逻辑门接收与所述状态机构独立于多个选择讯号并输出到该第二检测器逻辑门；

多个第三检测器逻辑门，分别耦接至所述状态机构，以分别接收所述选择讯号，且每一所述第三检测器逻辑门之输入端则接收所述异步时钟讯号；

一讯号输出单元，接收来自所述第三检测器逻辑门的输入以及提供输出讯号至该请求器；以及

多个反相器，分别相关于所述状态机构，以分别接收所述异步时钟讯号且分别输出异步时钟讯号到所述状态机构。

4.如权利要求3所述的多重异步切换系统，其中所述第一检测器逻辑门包含一或非门。

5.如权利要求3所述的多重异步切换系统，其中所述第二检测器逻辑门包含一与门。

6.如权利要求3所述的多重异步切换系统，其中所述第三检测器逻辑门包含一与门。

7.如权利要求3所述的多重异步切换系统，其中该讯号输出单元为一或门。

8.如权利要求3所述的多重异步切换系统，其中所述状态机构包含一D型触发器。

9.如权利要求3所述的多重异步切换系统，藉由该缓冲器使所述请求讯号通过异步时钟切换系统的时间比所述选择讯号快。

10.一种多重异步切换系统，包括：

一请求器，接收多个控制讯号与输出多个请求讯号；

多个第二检测器逻辑门，分别接收所述请求讯号；

多个第三检测器逻辑门，分别耦接至所述状态机构，以分别接收所述选择讯号，且每一所述第三检测器逻辑门的输入端则接收所述异步时钟讯号；以及

一讯号输出单元，接收来自所述第三检测器逻辑门的输入以及提供输出讯号至该请求器。

11.如权利要求10所述的多重异步切换系统，其中所述第一检测器逻辑门包含一与非门。

12.如权利要求10所述的多重异步切换系统，其中所述第二检测器逻辑门包含一或门。

13.如权利要求10所述的多重异步切换系统，其中所述第三检测器逻辑门包含一或门。

14.如权利要求10所述的多重异步切换系统，其中该讯号输出单元为一与门。

15.如权利要求10所述的多重异步切换系统，其中所述状态机构包含一D型触发器。

16.如权利要求10所述的多重异步切换系统，其中藉由该缓冲器使所述请求讯号通过异步时钟切换系统的时间比所述选择讯号快。

17.一种多重异步切换系统，包括：

一请求器，接收一控制讯号，并输出二请求讯号；

二个第一检测器逻辑门，其分别接收所述请求讯号；

二个状态机构，分别接收来自所述第一检测器逻辑门的输入讯号，且所述状态机构输出二选择讯号；

二个检测反相器，分别接收独立于的选择讯号作为输入且分别提供输出至所述第一检测器逻辑门；

二个第二检测器逻辑门，分别接收该二选择讯号与二异步时钟讯号；

二个反相器，分别接收该二异步时钟讯号且提供输出至各该二状态机构；

一讯号输出单元，接收来自所述第二检测器逻辑门的输入并耦接至该请求器。

18.如权利要求17所述的多重异步切换系统，其中每一所述第一检测器逻辑门包含一个与门。

19.如权利要求17所述的多重异步切换系统，其中每一所述第二检测器逻辑门包含一与门。

20.如权利要求17所述的多重异步切换系统，其中该输出单元包含一或门。

21.如权利要求17所述的多重异步切换系统，其中每一所述状态机构包含一D型触发器。