CN1218287C - 用复合数据字减少相邻像素电极间数据相差的系统和方法 - Google Patents

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Abstract

用于降低相邻灰度值之间相位差的系统(900)和方法(1500)采用复合数据字(504)。复合数据字(504)包括第一组数据位(EB3-EB1)和第二组数据位(B5-B0)。显示驱动电路(900)构成提供引起第一组数据位(EB3-EB1)的每一位，在显示像素上输出相等时间周期，而第二组数据位(B5-B0)的每一位在显示像素上输出与每一位相关的有效值有关的时间周期。可替代地，该显示驱动电路(900)还包括复合数据字发生器(902)，它被构成提供复合数据字(504)。在显示像素上输出复合数据字的方法包括：将第一组位的每一位在显示像素上输出相等时间周期，和将第二组位的每一位在显示像素上输出与每一位相关的有效值有关的时间周期的步骤。

Description

用复合数据字减少相邻像素电极间数据相差的系统和方法
                        技术领域
本发明典型地涉及电子驱动电路，具体地说，涉及利用复合数据字驱动显示器的新型电路和方法。
                        背景技术
图1表示了典型的液晶显示器的单个像素单元100。像素单元100包括液晶层102和存储单元108，其中液晶层包含于透明普通电极104和像素存储电极106之间，存储单元108包括互补数据输入端110和112、数据输出端114和控制端116。响应于控制端116上的写信号，存储单元108读出在一对位线(bit line)(B+和B-)118和120上输出的互补数据信号，并锁存在输出端114和连接的像素电极106上的信号。
液晶层102旋转穿过它的光的偏振，旋转的角度与液晶层102两端的均方根(RMS)电压有关。如下所述，旋转偏振的能力用于调制反射的光的强度。入射光束122通过偏光器124进行偏振。然后偏振光束(polarized beam)穿过液晶层102，从像素电极106反射出去，并再次穿过液晶层102。在这两次穿过液晶层102期间，光束的偏振旋转这样一个量，该量依赖于输出在像素存储电极106上的数据信号。然后该光束通过只让具有特定偏振的光束部分穿过偏光器126。因此，穿过偏光器126的反射光束的强度，依赖于由液晶层102引起的偏振旋转量，反过来，该量又依赖于输出在像素存储电极106上输出的数据信号。
存储器单元108可以是模拟存储单元(例如电容)或数字存储单元(例如SRAM锁存器)。在数字存储单元情况下，驱动像素存储电极106的通用方式是借助于脉宽调制(PWM)。在PWM中，不同的灰度级通过多个多位字(即二进制数)表示。这些多位字转换成一个脉冲序列，其平均时间均方根(RMS)电压对应于需要达到所期望的灰度值的模拟电压。
例如，在4位PWM方案中，帧时间(灰度值被写入每一个像素中的时间)分为15个时间区间。在每一个区间期间，在像素存储电极106上输出着一个信号(高例如为5V或者低例如为0V)。因此，根据在该帧时间期间输出的“高”脉冲的数目，可能存在16种(0-15)不同的灰度值。0高冲的输出对应于0(RMS 0V)的灰度值，相反15高脉冲的输出对应于15(RMS5V)的灰度值。高脉冲的各中间数值对应于各个中间灰度级。
图2表示对应于4位灰度值(1010)的脉冲序列，其中最有效(significant)位是最左边的位。在二进制权(binary-weighted)脉宽调制的这个例子中，脉冲相应于二进制灰度值的被分成组。具体地说，第一组B3包括8个区间(23)，并对应于值(1010)的最有效位。类似地，组B2包括对应于次最有效位的4个区间(22)，组B1包括对应于再次最有效位的2个区间(21)，组B0包括对应于最低有效位的1个区间(20)。这种分组将需要的脉冲数量从15降低到4，该二进制灰度值的每一位，利用每个脉冲宽度与其相关联的位的有效值相对应。因此，对于值(1010)，第一个脉冲B3(8个区间宽度)为高，第二个脉冲B2(4个区间宽度)为低，第三个脉冲B1(2个区间宽度)为高，和最后一个脉冲B0(1个区间宽度)为低。这个脉冲序列导致RMS电压约为整个值(5V)的 (15个区间中的10个)，或者约等于4.1V。
图3表示象在普通的平板显示器中那样，相互邻接地排列的像素单元100(a-c)。由于相邻像素单元上的不同信号引起显示图像中出现人为因素，在这样的显示器中发生问题。例如，电场线302指示逻辑高信号输出在象素电极106(a和c)的每一个中。在像素单元100(b)的两端没有电场指示逻辑低信号输出在象素电极106B上。注意除了电场线302穿过液晶层102(a和c)两端外，横向场304存在于象素电极106(a和c)之间，并带有高信号，而象素电极106(b)带低信号。横向场304作用于穿过液晶层102(a-c)的光线的偏振旋转，因此潜在地引入可见的人为因素。
是否在相邻的像素单元之间产生可见的人为因素，在什么样的范围内产生，取决于逻辑上相反的信号(例如，高和低)被输出在相邻像素电极上的时间周期。带相反信号的相邻像素单元被说成异相的。相邻像素异相的总帧时间在这里被称为相邻单元之间的相位差。当相邻像素单元以强度相近但相位差大的灰度值写入时，可见的人为因素最显著。
图4表示在8位二进制权脉宽调制方案中选择的灰度值之间的位值和相位差的表格。注意灰度值127和128具有100％的相位差，而仅有一级强度差，因此当被写入相邻像素单元时，导致可见的人为因素。类似地，灰度值63和64(以及灰度值191和192)具有相位差127/255，它也引起不可接受图像人为因素。
所需要的是用于降低输出在相邻像素电极上的灰度值之间的最大可能的相位差的系统和方法。
                        发明内容
描述用于降低输出在相邻像素电极上的灰度值之间的最大可能的相位差的新系统和方法。该系统和方法采用复合数据字，它包括每一个都以相等时间周期输出在显示像素上的第一组位，以及在显示像素上输出与有效性有关的时间周期的第二组位。因而，在相邻像素电极上的灰度值(例如灰度值79和灰度值80)之间的最大相位差被限制在第一组的一位，以及第二组的所有有相位差的位。
在本发明的一个实施例中，显示驱动电路包括输出控制器，它构成提供产生在显示像素上输出相等时间周期的第一组数据位的显示控制信号。该控制信号还产生在显示像素上输出与每一位的有效性相关的时间周期的第二组数据位的每一位。因此，第一组的每一位被输出等于第一组其它位输出的时间周期，而第二组的每一位的输出周期不同于第二组其它位的时间周期。在一个具体的实施例中，每个相等时间周期长度是与第二组数据位的最高有效位相关的时间周期的两倍。
可替代地，该显示驱动电路包括复合数据字发生器，构成在输出端提供复合数据字。在一个具体的实施例中，复合数据字发生器包括用于接收第一类型(例如二进制权)的数据字的输入端，而根据接收的第一类型的数据字产生该复合数据字。该复合数据字发生器可以包括，例如查找表、运行在第一类型的数据字上以产生复合数据字的算术逻辑单元、或者从由第一类型数据字指示的存储位置检索复合数据字的存储装置。
在一个具体的实施例中，复合数据发生器构成：能将二进制权的数据字的最有效位(X)的第一集合转换成复合数据字的(2X-1)等权位，因此，保持了二进制权数据的灰度分辨率。在一个可替代的实施例中，二进制权数据字能够定义可能的灰度值的第一数目，该复合数据字能够将可能值的第二数目定义成少于可能值的第一数目，并且二进制权数据字被映射到复合数据字，牺牲一些灰度分别率。
公开了一种用于在显示像素上输出复合数据字的方法包括如下步骤：在显示像素上将复合数据字的位中的第一组的每一位输出一段相等的时间周期；以及在显示像素上将复合数据字的位中的第二组的每一位输出一段相关于每一位的有效值的时间周期。在一个具体的实施例中，第一组的每一位在显示像素上输出这样一段时间，该时间周期是第二组数据位的最高有效位的时间周期长度的两倍。可替代地，该方法还包括产生复合数据字的步骤。在具体的实施例中，产生复合数据字的步骤包括如下步骤：接收第一类型的数据字；以及从第一类型的数据字中产生复合数据字。在更具体的方法中，从第一类型的数据字中产生复合数据字的步骤包括对第一类型的数据字执行数学运算，或者从查找表或存储装置中检索复合数据字。
                        附图说明
参考下列附图描述本发明，其中相同的参考号表示同一部件。
图1表示液晶显示器的单个像素单元；
图2表示4位脉冲宽度调制数据的一帧；
图3表示液晶显示器的三个相邻像素单元；
图4表示在8位二进制权数据方案中的灰度值之间的位值和相位差表；
图5A表示二进制权数据字的两个最高有效位转换成复合数据字的三个等权位的框图；
图5B表示二进制权数据字的三个最有效位转换成复合数据字的七个等权位的框图；
图6A表示由图5A的复合数据字定义的选择的各灰度值之间的位值和相位差表；
图6B表示由图5B的复合数据字定义的选择的各灰度值之间的位值和相位差表；
图7表示由具有六个等权数据位和四个二进制权数据位的复合数据字定义的选择的各灰度值之间的位值和相位差表；
图8表示对于使用不同数目的等权数据位和二进制权数据位的复合数据字的可用灰度级的数目和相邻灰度级之间的最大相位差的表；
图9表示本发明的显示驱动电路框图；
图10表示详细描述图9所示的输出控制器的框图；
图11A是详细描述可替代的复合数据发生器的框图；
图11B是详细另一个可替代的复合数据发生器的框图；
图12表示本发明的可替代当显示驱动电路的框图；
图13是图12所示的复合数据发生器的框图；
图14是详细描述图13所示的逻辑阵列的框图；
图15表示用于从2个二进制权数据位产生3个等权数据位的方法的流程图；
图16表示一个可替代的复合数据发生器的框图；
图17是详细描述图16所示的逻辑阵列的框图；
图18表示用于从3个二进制权数据位产生7个等权数据位的方法的流程图；
图19表示按照本发明的一个可替代的显示驱动电路的框图。
                        具体实施方式
本专利申请涉及下列未审查的美国专利申请，它们提交于或大约提交于1997年11月14日并且转让给共同受让人，其每一个专利以其全部内容援引在这里供参考：
发明名称为De-Centered Lens Group For Use In An Off-Axis Proiector，申请号为08/970,887，发明人为Matthew F.Bone和Donald Griffn.Koch的美国专利申请；
发明名称为System And Method For Reducing Peak Current AndBandwidth Requirement In A Display Circuit，申请号为08/970,665，发明人为Raymond Pinkham，W.Spencer Worley，III，Edwin Lyle Hudson和John GrayCampbell的美国专利申请；
发明名称为System And Method For Using Forced States To lmprove GrayScale Performance of A Display，申请号为08/970,878，发明人为William SpencerWorley，III和Raymond Pinkham的美国专利申请；
发明名称为System And Method For Data Polarization，申请号为08/970,307，发明人为William Weatherford，W.Spencer Worley，III和Wing Chow的美国专利申请；以及
发明名称为Internal Row Sequencer For Reducing Bandwidth And PeakCurrent Requirements In A Display Driver Circuit，申请号为08/970,443，作者：Raymond Pinkham，W.Spencer Worley，III，Edwin Lyle Hudson和John GrayCampbell。
本专利申请还涉及未审结的美国专利申请：系列号为08/901,059，题目为：Replacing Defective Circuit Elements By Column And Row Shifting In A FlatPanel Display，作者：Raymond Pinkham，  它提交于1997年7月25日并且转让给共同受让人，它也以其全部内容援引在这里供参考。
本发明通过使用复合数据字来减少输出在平面显示器的相邻像素上的数据的相位差，克服与现有技术相关的问题。具体地说，本发明描述了一种用于驱动含有复合数据字的显示器的系统和方法。复合数据字是通过组合具有不同加权方案的两组位而形成的数据字。在一个具体例子中，复合数据字包括一组等权位和一组二进制权位。在下面的描述中，为了彻底理解本发明描述了许多具体细节(例如，为了形成复合数据字而组合的位的数目和类型)。然而，本领域的熟练技术人员应该认识到，可以在脱离这些特定细节的情况下，实施本发明。在另外一些例子中，省略了公知的显示驱动电路和方法的细节，从而使本发明清楚明了。
图5A表示第一类型的数据字502的位块表示，以及一个复合数据字504的位块表示，在这种情况下该第一类型为二进制权。每块的长度代表相关位的有效值，因此是该位将在像素电极上输出的时间量。数据字502有8位，B7到B0，每个位具有下一个最高有效位(二进制权)一半的有效值。例如，在数据字502，块B7的长度是块B6的两倍。
复合数据字504包括等权(等有效)第一组数据位，EB3-EB1，和二进制权数据位B5-B0的第二组。在三个三个等权数据位由二进制权数据位502的位B6和B7形成的特殊情况下，位EB3-EB1的有效值与位B6的有效值相同，因此完全可以认为B6不是等权第一组数据位的成员，就是二进制权第二组数据位的成员。然而，本领域熟练人员应该认识到，没有等权第一组数据位和二进制权第二组数据位之间的这种关系，同样可以实施本发明。
图5B表示由转换二进制权数据字502的位B7和B6为一组等权位EB7-EB1，所产生的复合数据字506。因为位EB1的有效值是位B4的有效值的两倍，同样可认为位EB1-B5是第二组二进制权数据位的成员。
图6A表示由图5A的复合数据字504定义的灰度值之间选择的位值和相位差表。最大相位差127/255发生在灰度值127-128之间，以及灰度值191-192之间。因此，相邻灰度值之间的最大相位差大约是图4所示的二进制权数据字值的二分之一。
图6B表示由图5B的复合数据字506定义的各灰度值之间选择的位值和相位差表。最大相位差63/255发生在灰度值31-32、63-64、95-96、127-128、159-160、191-192之间，以及灰度值223-224之间。因此，相邻灰度值之间的最大相位差大约是图4表示的二进制权数据字值的四分之一。
在相邻灰度值之间的最大相位差的减少，变成在一帧的时间内被必须写入像素单元的位数增加方面的消耗。具体地说，为了复合数据字能够定义和它从其中形成的二进制权数据字一样多的灰度值，二进制权数据字的最高有效位(X)必须被转换成复合数据字的等权位(2X-1)。例如，回忆一下，二进制权数据字502的2位(B7和B6)曾被转换成复合数据字504(图5A)的3等权位(EB3、EB2和EB1)。同样，二进制权数据字502的3位(B7、B6和B5)被转换成复合数据字506(图5B)的7个等权位(EB3、EB2和EB1)。
随着更多位二进制权数据字被转换成等权位，相邻灰度值之间的最大相位差持续下降。然而，增加的位数，增加了所要求的显示接口带宽。在一些系统，为了减少相邻灰度值之间的最大相位差到一个可接受的水平，该接口带宽阻止足够多的等权位的使用。
然而，通过减少复合数据字的灰度分辨率(限定的值数)，不用添加等权位的禁止数，就可减小相邻灰度值之间的最大相位差。例如，8位二进制权数据字能够定义256个灰度值。通常，(n)个二进制权数据位可以定义2n个灰度值。相反，(m)个等权数据位能够定义(m+1)个灰度值。因此，由第一组(m)等权数据位和第二组(n)二进制权数据位构成的复合数据字能够定义(m+1)2n个灰度值。因此，可以选择等权数据位数目(m)和二进制权数据位数目(n)来定义足够多的灰度值。然后，第一型的数据字，例如二进制权的数据字，能够映射到具有相似值值的复合数据字。如果复合数据字只能定义少于由二进制权数据字定义的灰度的灰度值，则一个以上的二进制权数据字将映射到某些复合数据字。
可以根据下列公式由二进制权数据字的值来计算复合数据字的值：
Vc = INT [ GC N ] ,
其中，G代表二进制权数据字的值，C代表由复合数据字可定义的灰度值的个数，N代表由二进制权数据字可定义的值的个数，而INT代表取整函数。
图7表示在由六个等权数据位(B9-B4)和四个二进制权数据位(B3-B0)构成的复合数据字定义的各个灰度值之间选择的位值和相位差表。最大相位差31/111发生在灰度值15-16、31-32、47-48、63-64、79-80和95-96之间。这个最大相位差除了少两位外，类似于复合数据字506的最大相位差(63/255，图6B)，然而，如图7所示，10位复合数据字(B9-B0)只能够定义112种不同的灰度值。
图8表示了对于采用等权数据位和二进制权数据位的各种数目，可利用的灰度级数目和相邻灰度级之间的最大相位差表800。如以上所指出的那样，具有(m)个等权数据位和(n)个二进制权数据位的复合数据字能够定义(m+1)(2n)个灰度值。相邻灰度级之间的最大相位差通过将一个等权数据位和所有二进制权数据位中的时间区间数之和，除以该帧时间中的时间区间总数。简化的结果如下：
2 m + 1 - 1 2 m ( n + 1 ) - 1
该计算假定当灰度值增加时，复合数据字的等权位均匀递增，使得不能有一个以上的等权数据位在相邻灰度级之间是异相的。例如，注意，对于图7的灰度值48，位B6-B4高而位B9-B7低。因为位B9-B4是等权的，所以灰度值48也能够以B9-B7为高和B6-B4为低写入。但这种可替代的表示总是有灰度值48的六个等权位中的五个关于灰度值47异相。从表800可以明显看出某些关系。首先，对于给出的总位数，可能的灰度级数随着二进制权数据位的增加而增加。另外，随着等权数据位数的增加，相邻灰度值之间的最大相位差降低。对于给定的显示器，具体的复合数据方案(即选择特定数目的等权位(m)和二进制权数据位(n))，以提供所需的灰度级数目，维持可接受的最大相位差，并在系统的接口带宽内操作。例如，假定在具体显示器可见的人为因素中，当在相邻灰度值之间的最大相位差超过35％，系统必须能够产生80个不同的灰度级。表800指示使用具有4等权位和4二进制权位(4，4)的8位复合数据可获得80个灰度级。然而，该(4，4)方案具有的最大相位差大约为39.2％，因此，对于这个例子中的系统是不可以接受的。另一方面，通过使用具有5等权位和4二进制权位(5，4)的9位复合数据可获得96个灰度级。可接受的最大相位差是32.6％。
在一个具体实施例中，帧时间以如下所述方式在复合数据字的位之间分配。首先，分配给每个等权位的时间被限定为在整个显示器上写一个位所用的时间。因此，分配给二进制权位的最高有效位的时间被限定为分配给每个等权位的时间的一半。例如，假定一个系统需要25个单位的时间间隔在整个显示器上写一个位。在这个系统中按下述方式给复合数据字每个位(6，4)分配时间。六个等权数据位的每一个被输出在到像素电极为25个时间单位。注意分配给等权数据位的时间单位的数不必是2的幂(即2，4，8，16，32...)。而四个二进制位被分别输出在12.5，6.25，3.125和1.5625时间单位。
图9是能够实现上述复合数据方案的显示驱动电路900的框图，显示驱动电路900包括一个复合数据发生器902，输入控制器904，控制选择器906，数据二维化器(planarizer)908，帧缓冲器902和输出控制器914。显示驱动电路900经数据输入总线接收8位二进制权数据字，经输入端918、920和922分别接收水平同步(Hsync)、垂直同步(Vsync)和像素点时钟信号。在将接收到的二进制权数据字转换成二维的复合数据字后，驱动电路900经32位数据输出总线924转移该二维化的复合数据字，与控制信号一同，经LCD控制总线926到微LCD 928，它包括一个液晶像素单元阵列(1024行*678列)，与图1表示的像素单元类似。显示驱动电路900在很多类型的系统中都有用，包括计算机显示器和视频投影仪，但不仅限于此。
复合数据发生器902经数据输入总线916接收8位二进制数据字，转换该二进制数据字成为10位复合数据字，并输出该复合数据字在复合数据总线926上。在一个实施例中，复合数据发生器902是一个随机存储器(RAM)，它从由接收到的二进制权数据字指示的存储单元中检索存储的复合数据字。本领域的熟练人员应该理解，其它存储设备，例如，只读存储器或查阅表，可以取代RAM。在另一个实施例中，复合数据发生器902包含一个算术逻辑单元，它在接收到的二进制数据字上执行数学计算，产生一个复合数据字。
数据二维化器908经复合数据总线936，按10位复合数据字方式，接收复合数据，每10位(Pr[0-9])对应于将被写入微LCD 928的特别像素(r)的一个灰度值。数据二维化器908累加关于32个像素的所述10位灰度值，并将该数据重新格式为32位数据字，每一个32位字包含来自32个10位复合数据字的每一组的一位。例如，由位P0[0]-P31[0]形成的32位字包括关于像素0-31的复合数据字的最低有效位。因为灰度级数据的每一位都在一次被写入微LCD 928的32个像素，所以重新格式是必要的。
输入控制器904使用Hsync和Vsync信号来协调从复合数据总线936到数据二维化器908的复合数据字的转移，与经由32位数据总线930、从数据二维化器908到帧缓存器A910和B912的转移。根据指示数据输入总线916上的有效数据的Hsync和Vsync信号，输入控制器904输出控制线DIR 932和CLK 934上的信号，以使得数据同步输入到数据二维化器908和从数据二维化器908同步输出。具体地说，输入控制器904同步输入32个10位字进入数据二维化器908，然后作为10个32位字同步输出该数据。
帧缓存器A910和帧缓存器B912均为宽同步图形随机存取存储器(synchronous graphics random access memory，SGRAM)。帧缓存器910和912的每一个都经由32位数据总线930接收数据，并将数据存储到与具体的位有效值和与微LCD 928的像素的具体组相关的存储位置。此外，帧缓存器910和帧缓存器912中的每一个都有足够的容量来存储关于微LCD 928中的每一个像素的灰度数据的10个位(即一帧显示数据)。例如，由于微LCD 828具有786，432个像素(1024X768)，所以帧缓存器908和910的每一个存储7，864，320位(相当于一个屏幕)数据，或者245，760个32位字。
输入控制器904与控制选择器906协作还控制从总线930到帧缓存器910和912的数据转移。输入控制器904在输入控制总线938上输出帧缓存器控制信号，并在选择线940上输出帧缓存器选择信号(SEL)。输入控制总线938包括写使能线，和用于指示数据将写入的存储位置的地址线。每一个存储位置对应于关于具体的一组像素的单元扩展过的复合数据字的一个具体的位。例如，一个具体的32位存储位置包含关于像素0-31中的每一个的第一等权数据位。
控制选择器906包括第一多路复用器942和第二多路复用器944。第一多路复用器942具有两个输入端，其第一个输入端连接到输入控制总线938的线上。第二多路复用器944也具有两个输入端，其第二个输入端连接到输入控制总线938的线上。第一多路复用器942的输出输出在帧缓存器A的控制总线946上，而第二多路复用器944的输出输出在帧缓存器B的控制总线948上。
第一多路复用器942和第二多路复用器944两个都通过由输入控制器904输出在选择线940上的SEL信号控制。根据输出在选择线940上的第一(例如高)SEL信号，第一多路复用器942将输入控制总线938和帧缓存器A的控制总线946连接在一起，从而容许输入控制器904将数据总线930中的数据装入帧缓存器A910。第一SEL信号也使得第二多路复用器944将输入控制总线938从帧缓存器B的控制总线948中分离开，以使得当正在装入帧缓存器A910时，没有任何数据装入帧缓存器B912。根据输出在选择线940上的第二(例如低)SEL信号，第一多路复用器942将输入控制总线938从帧缓存器A的控制总线946中分离开，并且将输入控制总线938和帧缓存器B的控制总线948连接在一起，从而容许输入控制器904将数据总线930中的数据装入帧缓存器B912。输入控制器904每触发一次SEL信号，就接收到一个Vsync信号，使得相当于一屏幕的数据交替地写入每个帧缓存器910和912。
输出控制器914经由线950接收Vsync信号、经由线952接收点时钟输入信号、控制来自帧缓存器A910和帧缓存器B912的数据输出、以及经由LCD控制总线926将显示控制信号提供给微LCD 928。输出控制器914通过在输出控制总线954上输出控制信号，来控制来自帧缓存器A910和帧缓存器B912的数据输出，其中输出控制总线954连接到第一多路复用器942的第二个输入端和第二多路复用器944第一个输入端。因此，当第二SEL信号控制由输入控制器904输出在选择线940上时，第一多路复用器942将输入控制总线938从帧缓存器A的控制总线946中分离开，并且将输出控制总线954和帧缓存器A的控制总线946连接在一起，从而容许输出控制器914使得帧缓存器A910将数据输出在数据总线924上。另一方面，当第一SEL信号控制由输入控制器904输出在选择线940上时，第二多路复用器944将输入控制总线938从帧缓存器B的控制总线948中分离开，并且将输出控制总线954和帧缓存器B的控制总线948连接在一起，从而容许输出控制器914使得帧缓存器B912将数据输出在数据总线924上。因此，当一帧的像素数据由输入控制器904装入帧缓存器A910时，通过输出控制器914从帧缓存器B912输出上一帧的像素数据，反之亦然。
输出控制器914按以下方式控制复合数据字的位在象素电极上输出的时间总量。首先，输出控制器914在输出控制总线954上输出控制信号，以使得帧缓存器A910或帧缓存器B912在数据总线924上，输出指示的存储位置的内容。然后，输出控制器914在LCD控制总线926上输出控制信号，以使得微LCD 928将输出在数据总线924上的多个位，装入到适当的相素单元。装入的数据维持在该像素单元，直到输出控制器914写下一个位到该像素单元，由输出控制器914控制的时间与前一装入位的有效值相应。因此，每一位数据在一段与该位的有效值有关的时间中维持在适当的像素电极上。
图10是更详细地表示输出控制器914的方框图，它包括：存储器1002、处理器1004、预换算器(prescale)1006和转移状态机1008。存储器1002时程序存储装置，它存储由处理器1004访问和执行的数据和命令。预换算器1006经由线952接收点时钟信号，产生更频率的定时信号(例如，点时钟信号频率的1/2)，并且将该定时信号经由线1010传送到处理器1004。该更低频率的定时信号使得处理器1004能够使用更小尺寸的部件，例如更小的计数器。
处理器1004借助转移请求线1012和转移选择总线1014控制转移状态机1008。根据从处理器1004接收到的信号，转移状态机1008按以下方式在LCD控制总线926上输出控制信号。转移选择线1014是用于通知将要从帧缓存器A910或帧缓存器B912转移出来的存储器块的地址的多位线。转移状态机1008使用该块地址初始化输出在输出控制总线954上的存储器地址，然后根据在转移请求线1012上的一系列转移请求信号，当在LCD控制总线926上正输出写信号的同时，顺序地递增该存储器地址。
本领域的熟练技术人员将认识到，数据不必按任何具体的次序写入显示器，只要预期对一个具体像素的组合数据字的每一位输出到整个帧时间的一部分的那个像素上，该部分对应于所输出的位的有效值。例如，存储器1002可以编程成使得输出控制器914提供引起第一有效值的位被写入各像素的第一组。然后，在该第一有效值的位输出到该第一组像素上的同时，输出控制器914可以写另一个有效值的位到另一组像素。这很好地取消了在相应于最低有效位的相当短的时间周期，要将数据写到整个显示器的要求。存储器1002可以利用代码进行编程，使得数据以有益的次序写到显示器928。
在一个实施例中，强制状态控制器914由以下可编程的逻辑装置实现，该装置的零件号码为EPF10K50 BC356-3，由加利福尼亚的Altera Corporationof Santa Clara制造。用于编程本发明的这个装置的verilog代码，以美国专利申请号为09/032,174的美国专利的缩微平片附件提供，并援引在这里以供参考。
图11A表示详细描述可替代的复合数据发生器1100的框图，通过将两个最高有效值的二进制权位(B7和B6)转换成三个等权位(EB1-EB3)，能够从一个8位二进制权数据字产生一个9位复合数据字。复合数据发生器1100经由8位(B7：B0)数据输入总线1102接收该8位二进制权数据字，并在包括二进制权位线1104、第一等权位线(EB1)1106、第二等权位线(EB2)1108和第三等权位线(EB3)1110在内的输出总线上，输出该复合数据字。由于产生的复合数据字包括接收到的二进制权数据字的位B5-B0，所以数据输入总线1102的位线B5-B0分别连接到二进制权位线1104的位线B5-B0。
复合数据发生器1100还包括逻辑OR门1112和逻辑AND门1114，并按以下方式产生EB1-EB3。EB1由逻辑OR门1112产生，该门被连接成逻辑地组合数据输入总线1102的位B7和B6，并将结果(B7 OR B6)输出在(EB1)线1106上。EB2通过将数据输入总线1102的位B7连接到EB2线1108(EB4＝B7)。EB3由逻辑AND门1114产生，该门被连接成逻辑地组合数据输入总线1102的位B7和B6，并将结果(B7 AND B6)输出在(EB3)线1110上。本领域的熟练技术人员应该理解，其它等效组合逻辑阵列可以代替逻辑OR门1112和逻辑AND门1114。
图11B是详细描述可替代的复合数据发生器1140的框图，通过将三个最高有效值的二进制权位(B7、B6和B5)转换成七个等权位(EB1-EB7)，能够从一个8位二进制权数据字产生一个12位复合数据字。数据发生器1100经由8位(B7：B0)数据输入总线1142接收该8位二进制权数据字，并在包括二进制权位线1144、第一等权位线(EB1)1146、第二等权位线(EB2)1148、第三等权位线(EB3)1150、第四等权位线(EB4)1152、第五等权位线(EB5)1154、第六等权位线(EB6)1156和第七等权位线(EB7)1158在内的输出总线上输出该复合数据字。由于产生的复合数据字包括接收到的二进制权数据字的位B4-B0，所以数据输入总线1142的位线B4-B0分别连接到二进制权位线1144的位线B4-B0。
复合数据发生器1140还包括第一OR门1160、第二OR门1162、第三OR门1164、第四OR门1166、第一AND门1168、第二AND门1170、第三AND门1172和第四AND门1174，并按以下方式产生等权位EB1-EB7。EB1由第一OR门1160产生，该门被连接成逻辑地组合位B7、B6和B5，并将结果(B7 OR B6 OR B5)输出在EB1线1146上。EB2由第二OR门1162产生，该门被连接成逻辑地组合位B7和B6，并将结果(B7 OR B6)输出在EB2线1148上。EB3由第三OR门1164产生，该门被连接成逻辑地组合位B5和B6的第一AND门1168，和被连接成逻辑地组合第一AND门1168的输出与位B7，并将结果([B6 AND B5]OR B7)输出在EB3线1150上。EB4通过将数据输入总线1142(EB4＝B7)的位线B7连接到EB4线1152。EB5由第二AND门1170产生，该门被连接成逻辑地组合位B5和B6的第四OR门1166，和被连接成逻辑地组合第四OR门1166的输出与位B7，并将结果([B6 OR B5]ANDB7)输出在EB5线1154上。EB6由被连接成逻辑地组合位B7和B6的第三AND门1172产生，结果(B7 AND B6)输出在EB6线1156上。EB7由第四AND门1174产生，该门被连接成逻辑地组合位B7、B6和B5，并将结果(B7AND B6 AND B5)输出在EB7线1158上的。
本领域的熟练技术人员应该理解，任何等效的逻辑电路都可以替代以上所述的复合数据发生器1140的逻辑门。本领域的熟练技术人员还应该理解，显示驱动电路900总需要一些常规的修改(例如，能够二维化9位或者12位复合数据字的二维化器)，以便采用替代的复合数据发生器1100或者替代的复合数据发生器1140。此外，按这个公开的观点，本领域的熟练技术人员应该理解，组合逻辑可以用于从任何(X)个二进制权数据位产生(2X-1)个等权数据位。
图12表示本发明的可替代当显示驱动电路1200的框图。显示驱动电路1200包括：复合数据发生器1202、输入控制器1204、控制选择器906、数据二维化器1208、帧缓存器A1210、帧缓存器B1212和输出控制器1214。显示驱动电路1200经由数据输入总线916接收8位二进制权数据字，并分别经由输入端918、920和922接收水平同步、垂直同步和像素点时钟信号。在将接收到的二进制权数据字转换成被二维化的复合数据字之后，显示驱动电路1200将被二维化的复合数据字经由32位数据输出总线924，连同控制信号经由LCD控制总线926一起转移给微LCD 928。
显示驱动电路1200不同于显示驱动电路900的地方是，其复合数据字是从被二维化的二进制权数据产生。换句话说，在显示驱动电路1200中，复合数据发生器1202被处理成来自数据二维化器1208的下流(数据流)，而在显示驱动电路900中，复合数据发生器902被处理成来自数据二维化器908的上流数据。与显示驱动电路900对照，这种变化要求/容许对显示驱动电路1200的各种部件进行如下所解释的某些修改。
数据二维化器1208经由数据输入总线916，以8位数据字为单位接收二进制权数据，每个8位(Pr[0-7])对应于将要写到微LCD 928的一个具体像素(r)的一个灰度值。数据二维化器1208累加关于32个像素的该8位灰度值，并重新将该数据格式化成32位数据字，每个32位字含有来自32个8位二进制权数据字的每一个组的一位。例如，由位P0[0]-P31[0]形成的32位字，包括关于像素0-31的二进制权数据字的最低有效位。由于数据二维化器1208二维化8位数据，所以与10位宽度的数据二维化器908相对比，它只需要8位宽度，因此，允许降低接近20％有益的尺寸。
输入控制器1204使用Hsync和Vsync信号协调从数据输入总线916到二维化器1208的二进制权数据转移，以及从二维化器1208经由32位数据总线930到帧缓存器A1210的被二维化的数据转移。根据指示数据输入总线916上有效数据的Hsync和Vsync信号，输入控制器1204在线DIR 932和CLK 934上输出信号，以使得将被时钟同步的数据进入输入控制器1204和从输入控制器1204中输出。输入控制器1204除了将32个8位字同步到二维化器1208，然后作为8个32位字同步输出外，基本上与输入控制器904相同。因此，与复合数据的二维化相比较，二维化二进制权数据需要的时钟周期减少接近5％。
除了帧缓存器A1210和帧缓存器B1212具有更小的容量，因此降低制造成本外，帧缓存器A1210和帧缓存器B1212分别等同于帧缓存器A910和帧缓存器B912。具体地说，帧缓存器1210和1212都有足够的容量存储关于微LCD 928中的每一个像素的8位灰度值(即相当于一帧显示数据)。例如，由于微LCD 928具有786，432个像素(1024X768)，所以帧缓存器808和810都能存储6，291，456位(相当于一显示屏幕)数据，或者196，608个32位字。
输入控制器1204与控制选择器906协作，还控制着将由数据二维化器1208输出在数据总线930上的数据转移到帧缓存器1210和1212。在这一点上，输入控制器1204实际上等同于输入控制器904。
输出控制器1214控制来自帧缓存器A1210和帧缓存器B1212的数据输出，并经由LCD控制总线926提供显示控制信号给微LCD 928，与以上关于输出控制器914所描述的一样。输出控制器1214还经由控制总线1256，提供控制信号给复合数据发生器1202，这些信号用于将二进制权数据转换为复合数据。控制总线1256中的位线数与将被转换为等权数据位的二进制权数据位的数量有关，这将在以下描述。所有在输出控制器1214的控制器下，复合数据发生器1202经由数据总线1224接收32位被二维化的二进制权数据，使用该被二维化的二进制权数据来产生被二维化的复合数据，并在复合数据输出总线924上输出该被二维化的复合数据。编程输出控制器1214以提供必要的控制信号，属于本领域的熟练技术人员的公知技能，在以下按照详细描述的复合数据发生器1202提供的该方案更是如此。
图13更详细地表示包括线缓存器1302和逻辑阵列1304的复合数据发生器1202的框图。该实施例的复合数据发生器1202从二进制权数据的2个最高有效位(B7和B6)，产生3个等权数据位(EB1、EB2和EB3)。根据经由3位控制总线1256的1线1306接收到的控制信号，线缓存器1302经由数据总线1224接收由关于32个相邻像素扩展的数据的最高有效位(B7)构成的32位被二维化的二进制权数据字。线缓存器1302存储该数据，并且在数据线1308上输出该存储的32位数据字。然后根据来自输出控制器1214(图12)的控制信号，不是帧缓存器A1210就是帧缓存器B1212，在数据总线1224上输出由关于该相同32个相邻像素扩展的、次最高有效位(B6)构成的32位数据字。最后，根据经由控制总线1256的2线1310接收到的控制信号，逻辑阵列1304逻辑地组合二进制权数据位(B7和B6)，以产生等权位(EB1-EB3)之一，并且在数据输出总线924上输出该等权位。
逻辑阵列1304也在数据输出总线924上输出较低有效值的二进制权数据位(B5-B0)。具体地说，根据经由控制总线1256的2线1310，从输出控制器1214接收到的控制信号，逻辑阵列1304有选择地将数据总线1224和数据输出总线924连接在一起。因此，由帧缓存器A1210和B1212在数据总线1224上输出的二进制权数据位，也被输出在数据输出总线924上。
图14更详细地描述包括OR门1402、AND门1404和4∶1多路复用器1406的逻辑阵列1304的框图。OR门1402有由32个输入端子构成的第一端子组1408、由32个输入端子构成的第二端子组1410和由32个输入端子构成的端子组1412。AND门1404有由32个输入端子构成的第一端子组1414、由32个输入端子构成的第二端子组1416和由32个输入端子构成的一端子组1418。多路复用器1406有由连接到OR门1402的输出端子1412的32个输入端子构成的第一端子组1420、由被连接到数据线1308的32个输入端子构成的第二端子组1422、由被连接到AND门1404的输出端子组1418的32个输入端子构成的第三端子组1424、由被连接到数据总线1224的32个输入端子构成的第四端子组1426和由被连接到控制总线1256的2线1310的2个控制端子构成的端子组1428。
OR门1402将第一端子组1408的每一个输入端子与第二端子组1410的对应输入端子逻辑地组合起来，并在端1412的对应的输出端子上输出该逻辑结果。AND门1404将第一端子组1408的每一个输入端子与第二端子组1416的对应输入端子逻辑地组合起来，并在端1418的对应的输出端子上输出该逻辑结果。根据在控制端子1428接收到的控制信号，多路复用器1406有选择地将输入端子组1420、1422、1424或1426之一与数据输出总线924连接起来。
因此构造的逻辑阵列1304能够输出复合数据字的每一位。当B7和B6分别输出在数据线1308和数据总线1224上时，多路复用器1406通过对应于所要的逻辑组合，有选择地将数据输出总线924与输入端子组1420、1422或1424之一连接在一起，来输出等权位EB1-EB3。具体地说，第一输入端子组1420对应于EB1(EB1＝B7 OR B6)，第二输入端子组1422对应于EB2(EB2＝B7)，第三输入端子组1424对应于EB3(EB3＝B7 AND B6)。当帧缓存器A1210或B1212之一在数据总线1224上输出二进制权数据位B5-B0时，多路复用器1406通过有选择地将输入端于组1426与数据输出总线924连接在一起，来输出二进制权数据位。
图15表示用于从2个二进制权数据位(B7和B6)产生3个等权数据位(EB1、EB2和EB3)的方法1500的流程图。方法1500虽然是根据复合数据发生器1202加以描述的，但本领域的熟练技术人员应该认识到，该复合数据发生器1202以及帧缓存器A1210和B1212，在输出控制器1214的控制下起作用。例如，复合数据发生器1202为了“读”数据位(例如B7)线，输出控制器1214必须提供控制信号给帧缓存器A1210和B1212，以使得B7被输出在数据总线1224上，还必须提供控制信号给复合数据发生器1202，以使得线(line)缓存器1302装载该被输出的数据。
在第一步1502中，输出控制器1214判断是否要产生第一等权位(EB1)，如果要产生EB1，则在第二步1504中复合数据发生器将B7读入线缓存器1302。接下来在第三步1506中复合数据发生器1202读取B6(即帧缓存器A1210或B1212将B6输出在数据总线1224上的)。然后，在第四步1508中OR门1402逻辑地组合B7和B6产生EB1，和在第五步1510中多路复用器1406通过将第一输入端子组1420与数据输出总线924连接在一起，来输出EB1，并在此后结束方法1500。
如果在第一步1502中输出控制器1214判断不产生EB1，则在第六步1512中输出控制器1214判断是否要产生第二等权位(EB2)，如果要产生EB2，则在第七步1514中复合数据发生器1202将B7读入线缓存器1302。接下来在第八步1516中，逻辑阵列1304设置EB2等于B7(被连接到数据线1308的输入端子1422的第二组)。然后，方法1500回到第五步1510，在第五步1510中多路复用器1406通过将第二输入端子组1422与数据输出总线924连接在一起，来输出EB2，并在那以后结束方法1500。
如果在第六步1512中输出控制器1214判断不产生EB2，则在第九步1518中输出控制器1214判断是否要产生第三等权位(EB3)，如果要产生EB3，则在第十步1520中复合数据发生器将B7读入线缓存器1302，并在第十一步1522中读取B6。然后在第十二步1524中，AND门逻辑地组合B7和B6，以产生EB3，然后，方法1500退回到第五步1510，在第五步1510中多路复用器1406通过将第三输入端子组1424与数据输出总线924连接在一起，输出EB3。如果在第九步1518中判断出不产生EB3，则方法1500返回第一步1502。
图16是更详细地表示包括第一线缓存器1602、第二线缓存器1604和逻辑阵列1606的可替代的复合数据发生器1202A的框图。复合数据发生器1202A的该实施例从二进制权数据的3个最高有效位(B7-B5)，产生7个等权数据位(EB1-EB7)。根据经由5位控制总线1256A的2线1608接收到的控制信号，第一线缓存器1604经由数据总线1224分别接收由最高有效位(B7)和次最高有效位(B6)构成的32位被二维化的二进制权数据字。线缓存器1602和1604存储该数据，并且在数据线1610和数据线1612上分别输出该存储的32位数据字。然后根据来自输出控制器1214(图12)的控制信号，不是帧缓存器A1210就是帧缓存器B1212，在数据总线1224上输出由次最高有效位(B5)构成的32位数据字。最后，根据经由控制总线1256A的3线1614接收到的控制信号，逻辑阵列1606逻辑地组合二进制权数据位(B7-B5)，以产生等权位(EB1-EB7)之一，并且在数据输出总线924上输出该等权位。
逻辑阵列1606也在数据输出总线924上输出最低有效二进制权数据位(B4-B0)。具体地说，根据经由控制总线1256A的3线1614，从输出控制器1214接收到的控制信号，逻辑阵列1606有选择地将数据总线1224和数据输出总线924连接在一起。因此，由帧缓存器A1210和B1212在数据总线1224上输出的二进制权数据位，也被输出在数据输出总线924上。
图17是更详细地描述包括第一OR门1702、第二OR门1704、第三OR门1706、第四OR门1708、第一AND门1710、第二AND门1712、第三AND门1714、第四AND门1716和8∶1多路复用器1718的逻辑阵列1606的框图。
逻辑阵列1606按如下方式产生等权位EB1-EB7。EB1由第一OR门1702产生，该门被连接成逻辑地组合B7、B6和B5，并将结果(B7 OR B6 OR B5)输出在多路复用器1718的第一输入端子组1720上。EB2由第二OR门1704产生，该门被连接成逻辑地组合B7和B6，并将结果(B7 OR B6)输出在多路复用器1718的第二输入端子组1722上。EB3由第三OR门1706产生，该门被连接成逻辑地组合B5和B6的第一AND门1710，以及被连接成逻辑地将第一AND门1710的输出与位B7组合在一起，并将结果([B6 AND B5]ORB7)输出在多路复用器1718的第三输入端子组1724上。EB4通过将数据线1610(EB4＝B7)与多路复用器1718的第四输入端子组1726连接在一起产生。EB5由第二AND门1712产生，该门被连接成逻辑地组合B5和B6的第四OR门1708，以及被连接成逻辑地将第四OR门1708的输出与位B7组合在一起，并将结果([B6 OR B5]AND B7)输出在多路复用器1718的第五输入端子组1728上。EB6由第三AND门1714产生，该门被连接成逻辑地组合B7和B6，并将结果(B7 AND B6)输出在多路复用器1718的第六输入端子组1730上。EB7由第四AND门1716产生，该门被连接成逻辑地组合B7、B6和B5，并将结果(B7 AND B6 AND B5)输出在多路复用器1718的第七输入端子组1732上。根据经由控制总线1256A的3线1614接收到的控制信号，多路复用器1718有选择地在数据输出总线924上输出位EB1-EB7。
二进制权数据位(B4-B0)通过将多路复用器1718的第八输入端子组1734与数据总线1224连接来产生。根据经由控制总线1256A的3线1614接收到的控制信号，多路复用器1718将第八输入端子组1734与数据输出总线924连接在一起，以使得当位B4-B0被帧缓存器A1210或B1212输出在数据总线1224上时，位B4-B0也被输出在数据输出总线924上。
图18表示用于从3个二进制权数据位(B7-B5)产生7个等权数据位(EB1-EB7)的方法1800的流程图。在第一步1802中，输出控制器1214判断是否要产生第一等权位(EB1)，如果要产生EB1，则在第二步1804中复合数据发生器1202A将B7读入线缓存器1602，并在第三步1806中将B6读入线缓存器1604。接下来在第四步1808中，复合数据发生器1202A读取B5(即帧缓存器A1210或B1212将B5输出在数据总线1224上)。然后，在第五步1810中，OR门1702逻辑地组合B7、B6和B5，以产生EB1，和在第六步1812中，多路复用器1718通过将第一输入端子组1720与数据输出总线924连接在一起，来输出EB1，并在那以后结束方法1800。
如果在第一步1802中判断出不产生EB1，则在第七步1814中，输出控制器1214判断是否要产生第二等权位(EB2)，如果要产生EB2，则在第八步1816中，复合数据发生器1202A将B7读入线缓存器1602，并在第九步1818中，将B6读入线缓存器1604。接下来在第十步1820中，OR门1704逻辑地组合B7和B7，以产生EB2。然后，方法1800退回第六步1812，在第六步1812中多路复用器1718通过将第二输入端子组1722与数据输出总线924连接在一起，来输出EB2，并在此后结束方法1800。
如果在第七步1814中判断出不产生EB2，则在第十一步1822中输出控制器1214判断是否要产生第三等权位(EB3)，如果要产生EB3，则在第十二步1824中，复合数据发生器1202A将B7读入线缓存器1602，并在第十三步1826中，将B6读入线缓存器1604。接下来在第十四步1828中，复合数据发生器1202A读取B5。然后在第十五步1830中，OR门1706和AND门1710逻辑地组合B7、B6和B5，以产生EB3，然后，方法1800退回第六步1812，在第六步1812中多路复用器1718通过将第三输入端子组1724与数据输出总线924连接在一起，输出EB3，并在那以后结束方法1800。
如果在第十一步1822中判断出不产生EB3，则在第十六步1832中，输出控制器1214判断是否要产生第四等权位(EB4)，如果要产生EB4，则在第十七步1834中，复合数据发生器1202A将B7读入线缓存器1602，在第十八步1836中，逻辑阵列1606设置EB4等于B7(输入端子1726的第四组连接到数据线1610)。接下来方法1800退回第六步1812，在第六步1812中多路复用器1718通过将第四输入端子组1726与数据输出总线924连接在一起输出EB4，并在此后结束方法1800。
如果在第十六步1832中判断出不产生EB4，则在第十九步1838中输出控制器1214判断是否要产生第五等权位(EB5)，如果要产生EB5，则在第二十步1840中，复合数据发生器1202A将B7读入线缓存器1602，并在第二十一步1842中，将B6读入线缓存器1604。接下来在第二十二步1844中，复合数据发生器1202A读取B5。然后在第二十三步1846中，OR门1708和AND门1712逻辑地组合B7、B6和B5，以产生EB5，然后，方法1800退回第六步1812，在第六步1812中多路复用器1718通过将第五输入端子组1728与数据输出总线924连接在一起输出EB5，并在此后结束方法1800。
如果在第十九步1838中判断出不产生EB5，则在第二十四步1848中输出控制器1214判断是否要产生第六等权位(EB6)，如果要产生EB6，则在第二十五步1850中，复合数据发生器1202A将B7读入线缓存器1602，并在第二十六步1852中，将B6读入线缓存器1604。接下来在第二十七步1854中，AND门1714逻辑地组合B7和B6，以产生EB6，然后，方法1800退回第六步1812，在第六步1812中多路复用器1718通过将第六输入端子组1730与数据输出总线924连接在一起，输出EB6，并在此后结束方法1800。
如果在第二十四步1848中判断出不产生EB6，则在第二十八步1856中输出控制器1214判断是否要产生第七等权位(EB7)，如果要产生EB7，则在第二十九步1858中，复合数据发生器1202A将B7读入线缓存器1602，并在第三十步1860中，将B6读入线缓存器1604。接下来在第三十一步1862中，复合数据发生器1202A读取B5。然后在第三十二步1864中，AND门1716逻辑地组合B7、B6和B5，以产生EB7，然后，方法1800退回第六步1812，在第六步1812中多路复用器1718通过将第七输入端子组1732与数据输出总线924连接在一起，输出EB7，并在那以后结束方法1800。如果在第二十八步1856中判断出不产生EB7，则方法1800返回第一步1802。
图19表示本发明的可替代的显示驱动电路1900的框图。显示驱动电路1900包括输出控制器1902和复合数据发生器1904。与转换二进制权数据字成复合数据字的图9的复合数据发生器902相反，复合数据发生器1904预先装载为了产生所要的显示所需要的复合数据字。输出控制器1902经由输出控制总线1908和显示器控制总线1910分别给复合数据发生器1904和显示器1906提供控制信号，并协调从复合数据发生器1904到显示器1906的数据转移，基本上与关于输出控制器914的上述一样。
由于没有必要将接收到的二进制权数据字转换成复合数据字，所以显示驱动电路1900比显示驱动电路900简单多了，这在要显示的图像被预先存储的应用，例如反复地显示广告的符号中有用。
到此为止，本发明的具体实施例的描述就完成了。但在不脱离本发明的范围的前提下，以上描述的许多特性读可以替代、改变或省略。例如，其它类型(即非二进制权数据)的数据也可以被转换成复合数据。此外，复合数据字可以从三组或多于三组位形成。例如，复合数据字可以包括第一组二进制权位、第二组等权数据位以及具有与第二组等权数据位不同的有效值的第三组等权数据位。而且复合数据的应用也不限于液晶显示器。当然，将复合数据用于想要减小相邻数据值之间的相位差的任何地方都是很有利的。

Claims (64)

1.一种用于写复合数据字到显示像素的显示驱动电路，所述复合数据字包括一组至少四个等权的数据位和一组二进制权数据位，所述复合数据字具有由所述等权的数据位组和所述二进制权数据位组至少部分地定义的值，所述显示驱动电路包括：
一个复合数据发生器，它被构成接收二进制权数据字、将所述二进制权数据字的至少一位转换为等权数据位的所述组、在二进制权数据位的所述组中包括所述二进制权数据字的至少一个其它位、以及在一个输出端提供所述复合数据字；以及
输出控制器，它被构成在一个输出端提供显示控制信号；
从而响应于所述显示控制信号，所述显示器在所述像素上将所述等权的数据位组的每一位输出相等时间周期，并在所述像素上将所述二进制权数据位组的每一位输出与所述二进制权数据位的每一位的有效值相关的时间周期；使得所述像素的输出对应于所述复合数据字的所述值。
2.一种用于写复合数据字到显示像素的显示驱动电路，所述复合数据字包括第一组至少四个等权的数据位和第二组二进制权数据位，所述显示驱动电路包括：
一个复合数据发生器，它被构成接收第一类型的数据字、将所述类型的所述数据字的至少一位转换成所述第一组数据位、在所述第二组数据位中包括所述第一类型的所述数据字的至少一个其它位、以及在其一个输出端提供所述复合数据字；以及
一个输出控制器，它被构成提供显示控制信号，所述显示控制信号使得所述第一组至少四个数据位的每一位都在所述显示像素上输出相等时间周期，并使得所述第二组数据位的每一位都在所述显示像素上输出与每一个所述位的有效值相关的不同时间周期。
3.根据权利要求2的显示驱动电路，其中每一个所述相等时间周期的长度是所述第二组数据位的最高有效位的所述时间周期的倍数。
4.根据权利要求3的显示驱动电路，其中每一个所述相等时间周期的长度是所述第二组数据位的最高有效位的所述时间周期长度的两倍。
5.根据权利要求2的显示驱动电路，其中所述复合数据发生器包括算术逻辑单元，用于操作所述第一类型的所述数据字，以产生所述复合数据字。
6.根据权利要求2的显示驱动电路，其中所述复合数据发生器包括存储装置。
7.根据权利要求2的显示驱动电路，其中所述复合数据发生器包括查找表。
8.根据权利要求2的显示驱动电路，其中所述第一类型的所述数据字是二进制权数据字。
9.一种用于写复合数据字到显示像素的显示驱动电路，所述复合数据字包括第一组至少四个等权的数据位和第二组二进制权数据位，所述显示驱动电路包括：
一个复合数据发生器，它被构成在其一个输出端提供所述复合数据字；以及
一个输出控制器，它被构成提供显示控制信号，所述显示控制信号使得所述第一组至少四个数据位的每一位都在所述显示像素上输出相等时间周期，并使得所述第二组数据位的每一位都在所述显示像素上输出与每一个所述位的有效值相关的不同时间周期，
所述复合数据发生器包括用于接收二进制权数据字的输入端，所述复合数据字响应于所述二进制数据字的接收进行产生，并且所述复合数据发生器被构成将所述二进制权数据字的至少一位转换成所述复合数据数据字的所述第一组位。
10.根据权利要求9的显示驱动电路，其中所述复合数据发生器包括：
一个输出端；以及
一个OR门，它有第一输入端、第二输入端和输出端，其第一输入端被连接成接收所述二进制权数据字的第一位，第二输入端被连接成接收所述二进制权数据字的第二位，和其输出端被连接到所述复合数据发生器的所述输出端。
11.根据权利要求9的显示驱动电路，其中所述复合数据发生器包括：
一个输出端；以及
一个AND门，它有第一输入端、第二输入端和输出端，其第一输入端被连接成接收所述二进制权数据字的第一位，第二输入端被连接成接收所述二进制权数据字的第二位，和其输出端被连接到所述复合数据发生器的所述输出端。
12.根据权利要求9的显示驱动电路，其中所述复合数据发生器包括输出端，其输出端被连接成接收所述二进制权数据字的第一位。
13.根据权利要求9的显示驱动电路，其中所述复合数据发生器包括：
一个输出端；以及
一个OR门，它有第一输入端、第二输入端、第三输入端和输出端，其第一输入端被连接成接收所述二进制权数据字的第一位，第二输入端被连接成接收所述二进制权数据字的第二位，第三输入端被连接成接收所述二进制权数据字的第三位，和其输出端被连接到所述复合数据发生器的所述输出端。
14.根据权利要求9的显示驱动电路，其中所述复合数据发生器包括：
一个输出端；以及
一个AND门，它有第一输入端、第二输入端和输出端，其第一输入端被连接成接收所述二进制权数据字的第一位，第二输入端被连接成接收所述二进制权数据字的第二位；以及
一个OR门，它有第一输入端、第二输入端和输出端，其第一输入端被连接成接收所述二进制权数据字的第三位，第二输入端被连接到所述AND门的所述输出端，和其输出端被连接到所述复合数据发生器的所述输出端。
15.根据权利要求9的显示驱动电路，其中所述复合数据发生器包括：
一个输出端；以及
一个OR门，它有第一输入端、第二输入端和输出端，其第一输入端被连接成接收所述二进制权数据字的第一位，第二输入端被连接成接收所述二进制权数据字的第二位；以及
一个AND门，它有第一输入端、第二输入端和输出端，其第一输入端被连接成接收所述二进制权数据字的第三位，第二输入端被连接到所述OR门的所述输出端，和其输出端被连接到所述复合数据发生器的所述输出端。
16.根据权利要求9的显示驱动电路，其中所述复合数据发生器包括：
一个输出端；以及
一个AND门，它有第一输入端、第二输入端、第三输入端和输出端，其第一输入端被连接成接收所述二进制权数据字的第一位，第二输入端被连接成接收所述二进制权数据字的第二位，第三输入端被连接成接收所述二进制权数据字的第三位，和其输出端被连接到所述复合数据发生器的所述输出端。
17.根据权利要求9的显示驱动电路，其中所述复合数据发生器包括：
一个输入端，用于接收所述二进制权数据字的第一位和第二位；
一个输出端；
缓存器，它有输入端和输出端，被连接到所述复合数据发生器的所述输入端的输入端用于接收所述二进制权数据字的所述第一位，所述缓存器存储所述接收到的所述二进制权数据字的第一位，并将所述接收到的所述二进制权数据字的第一位输出在所述缓存器的所述输出端上；以及
一个逻辑阵列，它有第一输入端、第二输入端和控制终端，其第一输入端被连接到所述缓存器的所述输出端，其第二输入端被连接到所述复合数据发生器的所述输入端，用于接收所述二进制权数据字的所述第二位，控制终端用于接收控制信号，所述逻辑阵列被构成响应于所述控制信号，有选择地将所述复合数据字的所述第一组位的已产生的位输出在所述复合数据发生器的所述输出端上。
18.根据权利要求17的显示驱动电路，其中所述逻辑阵列包括：
一个OR门，它有第一输入端、第二输入端和输出端，其第一输入端被连接到所述逻辑阵列的所述第一输入端，其第二输入端被连接到所述逻辑阵列的所述第二输入端；以及
一个多路复用器，它有输入端、输出端和控制终端，其输入端被连接到所述OR门的所述输出端，其输出端被连接到所述逻辑阵列的所述输出端，其控制终端用于接收所述控制信号。
19.根据权利要求17的显示驱动电路，其中所述逻辑阵列包括：
一个AND门，它有第一输入端、第二输入端和输出端，其第一输入端被连接到所述逻辑阵列的所述第一输入端，其第二输入端被连接到所述逻辑阵列的所述第二输入端；以及
一个多路复用器，它有输入端、输出端和控制终端，其输入端被连接到所述AND门的所述输出端，其输出端被连接到所述逻辑阵列的所述输出端，其控制终端用于接收所述控制信号。
20.根据权利要求17的显示驱动电路，其中所述逻辑阵列包括多路复用器，它有输入端、输出端和控制终端，其输入端被连接到所述逻辑阵列的所述第一输入端，其输出端被连接到所述逻辑阵列的所述输出端，和其控制终端用于接收所述控制信号。
21.根据权利要求9的显示驱动电路，其中所述复合数据发生器包括：
一个输入端，用于接收所述二进制权数据字的第一位、第二位和第三位；
一个输出端；
第一缓存器，它有输入端和输出端，其输入端被连接到所述复合数据发生器的所述输入端，用于接收所述二进制权数据字的所述第一位，所述缓存器存储所述接收到的所述二进制权数据字的第一位，并将所述接收到的所述二进制权数据字的第一位输出在所述缓存器的所述输出端上；
第二缓存器，它有输入端和输出端，其输入端被连接到所述复合数据发生器的所述输入端，用于接收所述二进制权数据字的所述第二位，所述第二缓存器存储所述接收到的所述二进制权数据字的第二位，并将所述接收到的所述二进制权数据字的第二位输出在所述缓存器的所述输出端上；
一个逻辑阵列，它有第一输入端、第二输入端、第三输入端和控制终端，其第一输入端被连接到所述第一缓存器的所述输出端，其第二输入端被连接到所述第二缓存器的所述输出端，其第三输入端被连接到所述复合数据发生器的所述输入端，用于接收所述二进制权数据字的所述第三位，控制终端用于接收控制信号，所述逻辑阵列被构成响应于所述控制信号，有选择地将所述复合数据字的所述第一组位的已产生的位输出在所述复合数据发生器的所述输出端上。
22.根据权利要求21的显示驱动电路，其中所述逻辑阵列包括：
一个OR门，它有第一输入端、第二输入端、第三输入端和输出端，其第一输入端被连接到所述逻辑阵列的所述第一输入端，其第二输入端被连接到所述逻辑阵列的所述第二输入端，其第三输入端被连接到所述逻辑阵列的所述第三输入端；以及
一个多路复用器，它有输入端、输出端和控制终端，其输入端被连接到所述OR门的所述输出端，其输出端被连接到所述逻辑阵列的所述输出端，其控制终端用于接收所述控制信号。
23.根据权利要求21的显示驱动电路，其中所述逻辑阵列包括：
一个OR门，它有第一输入端、第二输入端和输出端，其第一输入端被连接到所述逻辑阵列的所述第一输入端，其第二输入端被连接到所述逻辑阵列的所述第二输入端；以及
一个多路复用器，它有输入端、输出端和控制终端，其输入端被连接到所述OR门的所述输出端，其输出端被连接到所述逻辑阵列的所述输出端，其控制终端用于接收所述控制信号。
24.根据权利要求21的显示驱动电路，其中所述逻辑阵列包括：
一个AND门，它有第一输入端、第二输入端和输出端，其第一输入端被连接到所述逻辑阵列的所述第二输入端，其第二输入端被连接到所述逻辑阵列的所述第三输入端；
一个OR门，它有第一输入端、第二输入端和输出端，其第一输入端被连接到所述逻辑阵列的所述第一输入端，其第二输入端被连接到所述AND门的所述输出端；以及
一个多路复用器，它有输入端、输出端和控制终端，其输入端被连接到所述OR门的所述输出端，其输出端被连接到所述逻辑阵列的所述输出端，其控制终端用于接收所述控制信号。
25.根据权利要求21的显示驱动电路，其中所述逻辑阵列包括：
一个OR门，它有第一输入端、第二输入端和输出端，其第一输入端被连接到所述逻辑阵列的所述第二输入端，其第二输入端被连接到所述逻辑阵列的所述第三输入端；
一个AND门，它有第一输入端、第二输入端和输出端，其第一输入端被连接到所述逻辑阵列的所述第一输入端，其第二输入端被连接到所述OR门的所述输出端；以及
一个多路复用器，它有输入端、输出端和控制终端，其输入端被连接到所述AND门的所述输出端，其输出端被连接到所述逻辑阵列的所述输出端，其控制终端用于接收所述控制信号。
26.根据权利要求21的显示驱动电路，其中所述逻辑阵列包括：
一个AND门，它有第一输入端、第二输入端和输出端，其第一输入端被连接到所述逻辑阵列的所述第一输入端，其第二输入端被连接到所述逻辑阵列的所述第二输入端；以及
一个多路复用器，它有输入端、输出端和控制终端，其输入端被连接到所述AND门的所述输出端，其输出端被连接到所述逻辑阵列的所述输出端，其控制终端用于接收所述控制信号。
27.根据权利要求21的显示驱动电路，其中所述逻辑阵列包括：
一个AND门，它有第一输入端、第二输入端、第三输入端和输出端，其第一输入端被连接到所述逻辑阵列的所述第一输入端，其第二输入端被连接到所述逻辑阵列的所述第二输入端，其第三输入端被连接到所述逻辑阵列的所述第三输入端；以及
一个多路复用器，它有输入端、输出端和控制终端，其输入端被连接到所述AND门的所述输出端，其输出端被连接到所述逻辑阵列的所述输出端，其控制终端用于接收所述控制信号。
28.根据权利要求21的显示驱动电路，其中所述逻辑阵列包括多路复用器，它有输入端、输出端和控制终端，其输入端被连接到所述逻辑阵列的所述第一输入端，其输出端被连接到所述逻辑阵列的所述输出端，和其控制终端用于接收所述控制信号。
29.根据权利要求9的显示驱动电路，其中所述复合数据发生器被构成能将所述二进制权数据字的最高有效位X的第一集转换为(2X-1)位。
30.根据权利要求29的显示驱动电路，其中所述复合数据字的值等于所述二进制权数据字的值。
31.根据权利要求8的显示驱动电路，其中所述二进制权数据字能够定义第一数目的值，和复合数据字能够定义第二数目的值，所述第一数目大于所述第二数目。
32.根据权利要求31的显示驱动电路，其中由所述复合数据发生器产生的所述复合数据字的所述值，是最接近所述二进制权数据字的所述值的所述第二数目的值之一。
33.根据权利要求31的显示驱动电路，其中由所述复合数据发生器产生的所述复合数据字的所述值VC由公式VC＝INT(GC/N)定义，这里G表示二进制权数据字的所述值，C表示所述复合数据字的多个可能的值的所述第二数目，N表示二进制权数据字的多个可能的值的所述第一数目，和INT表示取整函数。
34.一种将复合数据字输出到显示像素上的方法，所述复合数据字对应于一个具体的像素值，并且包括第一组至少四个等权的位和第二组二进制权位，所述方法包括以下步骤：
接收第一类型的数据字；
通过将所述第一类型的所述数据字的至少一位转换成所述第一组数据位来从所述第一类型的所述数据字中产生复合数据字，并且在第二组数据位中包括所述第一类型的所述数据字的至少另一个数据位；
将所述第一组至少四个位的每一个所述位在所述显示像素上输出相等时间周期；以及
在所述像素上将所述第二组位的每一位输出与所述每一位的有效值相关的不同时间周期，
使得所述像素的输出对应于所述复合数据字的所述值。
35.根据权利要求34将复合数据字输出在显示像素上的方法，其中在所述显示像素上将所述第一组的每一位输出与所述第二组位的最高有效位的有效值有关的所述时间周期长度的两倍。
36.根据权利要求34将复合数据字输出在显示像素上的方法，其中从所述第一类型的所述数据字产生所述复合数据字的所述步骤包括对所述第一类型的所述数据字执行数学运算。
37.根据权利要求34将复合数据字输出在显示像素上的方法，其中从所述第一类型的所述数据字产生所述复合数据字的所述步骤包括从由所述第一类型的所述数据字指示的存储位置取出复合数据字。
38.根据权利要求34将复合数据字输出在显示像素上的方法，其中从所述第一类型的所述数据字产生所述复合数据字的所述步骤包括从由所述第一类型的所述数据字指示的查找表位置取出复合数据字。
39.根据权利要求34将复合数据字输出在显示像素上的方法，其中所述第一类型的所述数据字是二进制权数据字。
40.一种将复合数据字输出在显示像素上的方法，所述复合数据字对应于一个具体的像素值，并包括第一组至少四个等权的位和第二组二进制权位，所述方法包括步骤：
接收二进制权数据字；
从所述二进制权数据字中产生复合数据字，从所述二进制权数据字中产生复合数据字的所述步骤包括将所述二进制权数据字的至少一位转换成所述复合数据字的第一组至少四个位的步骤；
将所述第一组位的每一个所述位在所述显示像素上输出相等时间周期；以及
在所述像素上将所述第二组位的每一位输出与所述二进制权数据位的每一位的有效值相关的不同时间周期，以使得所述像素的输出对应于所述复合数据字的所述值。
41.根据权利要求40将复合数据字输出在显示像素上的方法，其中将所述二进制权数据字的至少一位转换成所述复合数据字的所述第一组位的所述步骤包括将所述二进制权数据字的最高有效位X的第一集转换为(2X-1)位的步骤。
42.根据权利要求41将复合数据字输出在显示像素上的方法，其中所述复合数据字的值等于所述二进制权数据字的值。
43.根据权利要求39将复合数据字输出在显示像素上的方法，其中：
所述二进制权数据字能够定义第一数目的值；和
所述复合数据字能够定义第二数目的值，所述第一数目大于所述第二数目。
44.根据权利要求43将复合数据字输出在显示像素上的方法，其中所述复合数据字的所述值是最接近所述二进制权数据字的所述值的所述第二数目的值之一。
45.根据权利要求43将复合数据字输出在显示像素上的方法，其中产生所述复合数据字的步骤包括由公式VC＝INT(GC/N)计算所述复合数据字的所述值VC的步骤，这里G表示二进制权数据字的所述值，C表示所述复合数据字的多个可能的值的所述第二数目，N表示二进制权数据字的多个可能的值的所述第一数目，和INT表示取整函数。
46.一种用于产生复合数据字的方法，它包括以下步骤：
接收第一类型数据字；
提供第一组至少四个等权的数据位，所述每一组的所述位互相之间具有相同的有效值，并且是从所述第一类型的所述数据字的数据位的第一子集中产生；以及
提供第二组二进制权数据位，所述每一组的所述位互相之间具有不同的有效值，且为所述第一类型的所述数据字的数据位的第二子集。
47.根据权利要求46产生复合数据字的方法，其中提供所述第一组数据位和提供所述第二数据位的所述步骤中至少有一个步骤包括对所述第一类型的所述数据字执行数学运算。
48.根据权利要求46产生复合数据字的方法，其中提供所述第一组数据位和提供所述第二数据位的步骤中至少有一个步骤包括从由所述第一类型的所述数据字指示的存储位置取出所述第一组数据位和所述第二数据位中至少之一。
49.根据权利要求46产生复合数据字的方法，其中提供所述第一组数据位和提供所述第二数据位的步骤中至少有一个步骤包括从由所述第一类型的所述数据字指示的查找表位置取出所述第一组数据位和所述第二数据位中至少之一。
50.根据权利要求46产生复合数据字的方法，其中所述第一类型的所述数据字是二进制权数据字。
51.一种用于产生复合数据字的方法，其中将所述二进制权数据字的至少一位转换成所述第一组数据位的所述步骤包括：
接收二进制权数据字；
提供第一组至少四个等权的数据位，所述每一组的所述位互相之间具有相同的有效值；以及
提供第二组二进制权数据位，所述每一组的所述位互相之间具有不同的有效值；且在其中：
根据所述二进制权数据字的接收，提供所述第一组数据位和所述第二数据位中至少之一；以及
提供所述第一组数据位的所述步骤包括将所述二进制权数据字的至少一位转换成所述第一组位。
52.根据权利要求51产生复合数据字的方法，其中将所述二进制权数据字的至少一位转换成所述第一组数据位的所述步骤包括：
接收第一二进制权数据位；
接收第二二进制权数据位；以及
对所述第一二进制权数据位和所述第二二进制权数据位执行逻辑OR运算，以产生所述第一组位的一个位。
53.根据权利要求51产生复合数据字的方法，其中将所述二进制权数据字的至少一位转换成所述第一组数据位的所述步骤包括：
接收第一二进制权数据位；
接收第二二进制权数据位；以及
对所述第一二进制权数据位和所述第二二进制权数据位执行逻辑AND运算，以产生所述第一组位的一个位。
54.根据权利要求51产生复合数据字的方法，其中将所述二进制权数据字的至少一位转换成所述第一组数据位的所述步骤包括：
接收第一二进制权数据位；
设置所述第一组位的一个位等于所述第一二进制权数据位，以产生所述第一组位的一个位。
55.根据权利要求51产生复合数据字的方法，其中将所述二进制权数据字的至少一位转换成所述第一组数据位的所述步骤包括：
接收第一二进制权数据位；
接收第二二进制权数据位；
接收第三二进制权数据位；以及
对所述第一二进制权数据位、所述第二二进制权数据位和第三二进制权数据位执行逻辑OR运算，以产生所述第一组位的一个位。
56.根据权利要求51产生复合数据字的方法，其中将所述二进制权数据字的至少一位转换成所述第一组数据位的所述步骤包括：
接收第一二进制权数据位；
接收第二二进制权数据位；
接收第三二进制权数据位；以及
对所述第一二进制权数据位、所述第二二进制权数据位和第三二进制权数据位执行逻辑AND运算，以产生所述第一组位的一个位。
57.根据权利要求51产生复合数据字的方法，其中将所述二进制权数据字的至少一位转换成所述第一组数据位的所述步骤包括：
接收第一二进制权数据位；
接收第二二进制权数据位；
接收第三二进制权数据位；以及
对所述所述第二二进制权数据位和第三二进制权数据位执行逻辑OR运算；以及
对所述所述第一二进制权数据位和所述逻辑OR运算的结果，执行逻辑AND运算，以产生所述第一组位的一个位。
58.根据权利要求51产生复合数据字的方法，其中将所述二进制权数据字的至少一位转换成所述第一组数据位的所述步骤包括：
接收第一二进制权数据位；
接收第二二进制权数据位；
接收第三二进制权数据位；以及
对所述第二二进制权数据位和第三二进制权数据位执行逻辑AND运算；以及
对所述第一二进制权数据位和所述逻辑OR运算的结果，执行逻辑OR运算，以产生所述第一组位的一个位。
59.根据权利要求51产生复合数据字的方法，其中将所述二进制权数据字的至少一位转换成所述第一组数据位的所述步骤包括将所述二进制权数据字的最高有效位X的第一集转换为(2X-1)位的步骤。
60.根据权利要求59产生复合数据字的方法，其中所述复合数据字的值等于所述二进制权数据字的值。
61.根据权利要求50产生复合数据字的方法，其中：
所述第一类型的所述数据字能够定义第一数目的值；和
所述复合数据字能够定义第二数目的值，所述第一数目大于所述第二数目。
62.根据权利要求61产生复合数据字的方法，其中所述复合数据字的所述值是最接近所述二进制权数据字的所述值的所述第二数目的值之一。
63.根据权利要求61产生复合数据字的方法，其中提供所述第一组数据位和所述第二组数据位的步骤包括从公式VC＝INT(GC/N)计算所述复合数据字VC的所述值的步骤，这里G表示二进制权数据字的所述值，C表示所述复合数据字的多个可能的值的所述第二数目，N表示二进制权数据字的多个可能的值的所述第一数目，和INT表示取整函数。
64.一种放映机，它包括：
一个显示器，它包括多个像素；以及
一个驱动器电路，它连接到所述显示器，用于将复合数据字写到所述显示器，所述复合数据字包括第一组至少四个等权的数据位和第二组二进制权数据位，所述驱动器电路包括
一个复合数据字发生器，它被构成接收第一类型的数据字、将所述第一类型的所述数据字的至少一位转换成所述第一组数据位、在第二组数据位中包括所述第一类型的所述数据字的至少另一个数据位以及在一个输出端提供所述复合数据字；以及
一个输出控制器，它被构成提供显示控制信号，所述显示控制信号使得所述第一组数据位的每一位都在一个所述像素上输出相等时间周期，并在一个所述像素上将所述第二组数据位的每一位输出与每一个所述位的相关有效值有关的时间周期。
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