CN118888552B - 一种多模态的氮化物半导体cmos阵列及其制备方法 - Google Patents

Abstract

本发明公开了一种多模态的氮化物半导体CMOS阵列及其制备方法，该阵列包括若干纵向分布的第一纳米柱结构；相邻第一纳米柱结构之间填充有绝缘介质；每个第一纳米柱结构：包括第一势垒层的第一N型外延结构；位于第一N型外延结构上方的包括第二沟道层的第一P型外延结构；第一源极呈环状包围第一势垒层，第二源极呈环状包围第二沟道层；第一栅极和第二栅极分别位于第一势垒层、第二势垒层表面，第一、第二栅极通过互联金属实现共栅极；第一漏极和第二漏极分别位于第一势垒层、第二势垒层表面，第一漏极与第一栅极、第二漏极与第二栅极之间填充有绝缘介质，第一、第二漏极通过互联金属实现共漏极。本发明提升了氮化物半导体CMOS阵列集成度。

Description

一种多模态的氮化物半导体CMOS阵列及其制备方法

技术领域

本发明属于半导体技术领域，具体涉及一种多模态的氮化物半导体CMOS阵列及其制备方法。

背景技术

CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)集成阵列在现代电子设备中起着至关重要的作用。CMOS技术是自20世纪60年代以来微电子工业的主导技术，被广泛应用在数字逻辑电路、微处理器、内存和其他数字集成电路中。

CMOS技术基于互补的N型和P型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)。在CMOS电路中，两种类型的晶体管设计成互补的方式工作，这种设计方式的主要优势是只有在电路切换状态时才会消耗功率，大大降低了功耗，从而使设备的待机时间更长。随着制程技术的不断改进和发展，CMOS集成阵列的尺寸不断缩小，集成度不断提高。现在的CMOS集成阵列可以集成数十亿个晶体管，使得微型电子设备的计算能力、存储能力和功能越来越强大。而且，由于CMOS的生产工艺相对简单，生产成本也相对较低，使得这种技术在微电子工业中得以广泛应用。

当前的CMOS集成阵列技术主要包括以下几个方案：

1、标准数字CMOS工艺：对于大量的通用数字逻辑电路的制作，最常用的是这种方案；此工艺使用P型硅为基底，通过离子注入和热扩散工艺制备N型和P型MOSFET。

2、双极性CMOS工艺：这种工艺结合了CMOS和双极性晶体管的优点，通过在同一块硅片上集成两种晶体管，既可以实现高振荡频率的数字电路，也可以同时实现模拟电路。

3、SOI(Silicon On Insulator，绝缘体上的硅)CMOS工艺：在硅基底和硅质层之间添加了一层绝缘层，阻止了基底和源/漏之间的电荷交互，可以有效地降低短沟道效应，提升设备性能。

4、FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)CMOS工艺：克服了传统的硅基平面MOSFET达到极限的问题，通过在源漏之间加入竖直的“鳍”，形成三维的结构以实现更小的特性长度，提高集成度，和继续保持低功耗。

但是，上述现有的硅基CMOS器件离不开掺杂工艺，这增加了工艺复杂度，并且掺杂形成的载流子电学特性并不理想。同时，现有的硅基CMOS阵列、FinFET CMOS阵列是由多个常规CMOS器件横向连接而成，占版图面积极大，不利于集成度的提高。因此，如何改善CMOS器件的电学性能，并且提高CMOS阵列的集成度是现有技术存在的主要问题。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种多模态的氮化物半导体CMOS阵列及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明实施例提供了一种多模态的氮化物半导体CMOS阵列，所述阵列包括若干纵向分布的纳米柱结构；相邻纵向分布的纳米柱结构之间填充有绝缘介质；其中，

每个纵向分布的纳米柱结构包括：

第一N型外延结构，位于衬底层上；第一N型外延结构自底向上包括第一背势垒层、第一沟道层和第一势垒层；

第一P型外延结构，位于第一N型外延结构的上方，第一N型外延结构和第一P型外延结构通过绝缘介质隔离开；第一P型外延结构自底向上包括第二势垒层和第二沟道层；

第一源极和第二源极，第一源极位于第一势垒层的侧面，且呈环状包围第一势垒层，第二源极位于第二沟道层的侧面，且呈环状包围第二沟道层；

第一栅极和第二栅极，均包括T型分布的电极连接部分和电极主体部分，第一栅极的电极连接部分位于第一势垒层一端的表面，第一栅极的电极主体部分位于第一势垒层的上方且与第一势垒层之间填充有绝缘介质，第二栅极的电极连接部分位于与第一栅极同侧的第二沟道层一端的表面，第二栅极的电极主体部分位于第二沟道层的上方且与第二沟道层之间填充有绝缘介质，第一栅极和第二栅极的电极主体部分通过互联金属连接实现共栅极；

第一漏极和第二漏极，均包括T型分布的电极连接部分和电极主体部分，第一漏极的电极连接部分位于第一势垒层另一端的表面，第一漏极的电极主体部分位于第一栅极的上方且与第一栅极和第一势垒层之间填充有绝缘介质，第二漏极的电极连接部分位于第二沟道层另一端的表面，第二漏极的电极主体部分位于第二栅极的上方且与第二栅极和第二沟道层之间填充有绝缘介质，第一漏极和第二漏极的电极主体部分通过互联金属连接实现共漏极。

在本发明的一个实施例中，所述阵列还包括若干横向分布的纳米柱结构，相邻横向分布的纳米柱结构之间填充有绝缘介质；其中，

每个横向分布的纳米柱结构，包括：

第二N型外延结构，位于衬底层上；第二N型外延结构自底向上包括第二背势垒层、第三沟道层和第三势垒层；

第二P型外延结构，位于第二N型外延结构的一侧，且第二P型外延结构与第二N型外延结构之间填充有绝缘介质；第二P型外延结构自底向上包括第四势垒层、第四沟道层；其中，所述第四势垒层与所述背势垒层材料相同，所述第三沟道层与所述第四沟道层材料相同；

第三源极和第四源极，第三源极位于第三势垒层一端的上表面，第四源极位于第四沟道层一端的上表面；

第三漏极和第四漏极，第三漏极位于第三势垒层另一端的上表面，第四漏极位于第四沟道层另一端的上表面；第三漏极和第四漏极通过互联金属连接实现共漏极；

第三栅极和第四栅极，第三栅极位于第三源极和第三漏极之间的第三势垒层的上表面，第四栅极位于第四源极和第四漏极之间的第四沟道层的上表面，第三栅极和第四栅极通过互联金属连接实现共栅极。

第二方面，本发明实施例提供了一种多模态的氮化物半导体CMOS阵列的制备方法，所述制备方法包括：

在衬底层上生长第一N型外延结构；第一N型外延结构自底向上包括第一背势垒层、第一沟道层和第一势垒层；

在第一势垒层上生长第一绝缘介质；

在第一绝缘介质的表面刻蚀若干第一凹槽直至第一势垒层的上表面，在每个第一凹槽及第一凹槽周围沉积栅金属分别形成对应第一栅极的电极连接部分和电极主体部分；

在第一绝缘介质、所有第一栅极的电极主体部分上继续生长第二绝缘介质；

在第二绝缘介质的表面刻蚀若干第二凹槽直至第一势垒层的上表面，在每个第二凹槽及第二凹槽周围沉积漏金属分别形成对应第一漏极的电极连接部分和电极主体部分；其中，每个第一漏极的电极主体部分位于对应第一栅极的电极主体部分的上方；

在所有第一漏极的电极主体部分上继续生长第三绝缘介质，制备得到第一部分结构；

获取第一P型外延结构；第一P型外延结构自底向上包括第二势垒层、第二沟道层；

在第二势垒层的下表面和第二沟道层的上表面分别生长第四绝缘介质；

在第四绝缘介质的表面刻蚀若干第三凹槽直至第二势垒层的上表面，在每个第三凹槽及第三凹槽周围沉积栅金属分别形成对应第二栅极的电极连接部分和电极主体部分；

在第四绝缘介质、所有第二栅极的电极主体部分上继续生长第五绝缘介质；

在第五绝缘介质的表面刻蚀若干第四凹槽直至第二势垒层的上表面，在每个第四凹槽及第四凹槽周围沉积漏金属分别形成对应第二漏极的电极连接部分和电极主体部分；其中，每个第二漏极的电极主体部分位于对应第二栅极的电极主体部分的上方；

在所有第二漏极的电极主体部分上继续生长第六绝缘介质，制备得到第二部分结构；

将第一部分结构的顶端和第二部分结构的底端键合在一起，制备得到第三部分结构；

将第三部分结构刻蚀成若干垂直于衬底层的第一纳米柱结构；其中，每个第一纳米柱结构包括第一N型外延结构、第一P型外延结构，位于第一N型外延结构上的第一漏极、第一栅极，位于第一P型外延结构上的第二漏极、第二栅极；

在相邻第一纳米柱结构之间生长绝缘介质，直至在相邻第一纳米柱结构之间生长的绝缘介质与第六绝缘介质的上表面齐平，完成制备，形成包括若干纵向分布的纳米柱结构的氮化物半导体CMOS阵列；其中，在相邻第一纳米柱结构之间生长绝缘介质的过程中形成第一源极和第二源极，以及沉积互联金属以使第一栅极和第二栅极的电极主体部分通过互联金属连接实现共栅极、第一漏极和第二漏极的电极主体部分通过互联金属连接实现共漏极。

在本发明的一个实施例中，所述制备方法还包括：

在衬底层上生长第二P型外延结构；第二P型外延结构自底向上包括第四势垒层、第四沟道层；

在第二P型外延结构的表面刻蚀若干第三深沟槽，直至所述第四势垒层表面；

在每个第三深沟槽一侧的第四沟道层上沉积第三势垒层，由自底向上的第四势垒层、第四沟道层和第三势垒层形成第二N型外延结构；

在每个第三深沟槽一侧的第三势垒层上依次形成第三源极、第三栅极和第三漏极；

在每个第三深沟槽一侧的第四沟道层上依次形成第四源极、第四栅极和第四漏极，制备得到第四部分结构；

将第四部分结构刻蚀成若干垂直于衬底层的第二纳米柱结构；其中，每个第二纳米柱结构包括第二P型外延结构、第二N型外延结构，位于第二N型外延结构上的第三源极、第三栅极和第三漏极，位于第二P型外延结构的第四源极、第四栅极和第四漏极；

在相邻第二纳米柱结构之间，以及每个第三深沟槽内沉积绝缘介质；

分别在每个第二纳米柱结构的第三栅极和第四栅极上沉积互联金属，以使第三栅极和第四栅极通过互联金属连接实现共栅极；

分别在每个第二纳米柱结构的第三漏极和第四漏极上沉积互联金属，以使第三漏极和第四漏极通过互联金属连接实现共漏极，完成制备，形成包括若干横向分布的纳米柱结构的氮化物半导体CMOS阵列。

本发明的有益效果：

本发明提出的多模态的氮化物半导体CMOS阵列，将整个CMOS纳米柱化并纵向堆叠，纵向堆叠时将nMOS和pMOS在垂直方向上排列，中间以绝缘介质隔离开，与传统的Si基CMOS阵列、FinFET CMOS阵列对比，采用纳米柱结构并纵向堆叠能够大幅减小传统CMOS器件的体积，提升CMOS阵列的集成度；在纵向堆叠设置过程中，对源漏栅电极进行了重新设置，为了不改变CMOS阵列的纳米柱结构并且方便引出，将源极和栅极以金属层的形式设置，并中间用绝缘介质隔离开，并将源极独立出来，以环状方式包围nMOS中势垒层和pMOS中沟道层上部的方式，将竖直方向上的距离加以利用，从而提高了栅漏间距和源漏间距，保证了器件的稳定性可靠性；同时由于pMOS和nMOS都采用异质结结构，省去了传统CMOS器件的掺杂步骤，极化出的二维电子气和二维空穴气拥有更优异的性能，从而能够得到更高精度的CMOS器件。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种多模态的氮化物半导体CMOS阵列的结构示意图；

图2是本发明实施例提供的相邻纵向分布的纳米柱结构的示意图；

图3是本发明实施例提供的单个纵向分布的纳米柱结构的示意图；

图4是本发明实施例提供的另一种多模态的氮化物半导体CMOS阵列的结构示意图；

图5是本发明实施例提供的单个横向分布的纳米柱结构的示意图；

图6是本发明实施例提供的一种多模态的氮化物半导体CMOS阵列的制备方法的流程示意图；

图7是本发明实施例提供的在相邻纵向分布的纳米柱结构之间生长绝缘介质的流程示意图；

图8(a)～图8(t)是本发明实施例提供的多模态的氮化物半导体CMOS阵列的制备过程对应结构示意图；

图9是本发明实施例提供的另一种多模态的氮化物半导体CMOS阵列的制备方法的流程示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

传统的CMOS器件是基于Si(硅)晶体管而制作，实现pMOS和nMOS的方式是通过掺杂，这增加了工艺复杂度，并且掺杂形成的载流子电学特性并不理想。同时，传统的Si基CMOS器件是由一个pMOS和一个nMOS横向连接而成，占版图面积极大，不利于集成度的提高。近年来确实提出了FinFET CMOS工艺，由于FinFET的栅是立体的，可以大大减小版图面积，提高集成度，并且能够采用纳米工艺进一步减小版图大小，但这只是对器件结构进行了优化，本质上nMOS和pMOS的连接方式还是横向连接，对版图面积的占用依旧较大，不利于集成度的提高。基于上述分析，本发明实施例提出将CMOS纳米柱化并纵向堆叠的方案，大大减小了版图占用，从而提高集成度。但是纵向堆叠时，由于整个CMOS都采用纳米柱结构，则pMOS和nMOS的电极设置就变得非常关键，如果参照传统栅源漏电极的设置方式，将栅源漏电极均设置在势垒层表面，会导致栅漏间距、源漏间距受到限制，过小的源漏间距会导致器件的击穿电压难以提高，并影响器件的输出转移特性。因此，本发明实施例在CMOS纳米柱化并纵向堆叠的同时，重新设置了栅源漏电极的位置，具体地：

第一方面，本发明实施例提供了一种多模态的氮化物半导体CMOS阵列，该阵列包括若干纵向分布的纳米柱结构图1所示，图1只是示意了多个纵向分布的纳米柱结构中N型外延结构，更细节结构如图2所示；相邻纵向分布的纳米柱结构之间填充有绝缘介质(图1和图2中并未示意出)，以实现纵向分布的纳米柱结构之间的电学隔离，该绝缘介质的材料可以为SiO₂(二氧化硅)，但不局限于SiO₂；其中，

每个纵向分布的纳米柱结构如图3所示，包括：

第一N型外延结构，位于衬底层上；第一N型外延结构自底向上包括第一背势垒层、第一沟道层和第一势垒层；

第一P型外延结构，位于第一N型外延结构的上方，第一N型外延结构和第一P型外延结构通过绝缘介质隔离开；第一P型外延结构自底向上包括第二势垒层和第二沟道层；

第一源极和第二源极，第一源极位于第一势垒层的侧面，且呈环状包围第一势垒层，第二源极位于第二沟道层的侧面，且呈环状包围第二沟道层；

第一栅极和第二栅极，均包括T型分布的电极连接部分和电极主体部分，第一栅极的电极连接部分位于第一势垒层一端的表面，第一栅极的电极主体部分位于第一势垒层的上方且与第一势垒层之间填充有绝缘介质，第二栅极的电极连接部分位于与第一栅极同侧的第二沟道层一端的表面，第二栅极的电极主体部分位于第二沟道层的上方且与第二沟道层之间填充有绝缘介质，第一栅极和第二栅极的电极主体部分通过互联金属连接实现共栅极；

第一漏极和第二漏极，均包括T型分布的电极连接部分和电极主体部分，第一漏极的电极连接部分位于第一势垒层另一端的表面，第一漏极的电极主体部分位于第一栅极的上方且与第一栅极和第一势垒层之间填充有绝缘介质，第二漏极的电极连接部分位于第二沟道层另一端的表面，第二漏极的电极主体部分位于第二栅极的上方且与第二栅极和第二沟道层之间填充有绝缘介质，第一漏极和第二漏极的电极主体部分通过互联金属连接实现共漏极。

本发明实施例衬底层可以为SiC，但不局限于SiC。第一背势垒层的材料为AlN；第一沟道层、第二沟道层的材料为GaN、InGaN、AlGaN中一种；第一势垒层、第二势垒层的材料为AlGaN、AlInN、AlN、ScAlN、AlInGaN中一种。其中，第一势垒层、第二势垒层的材料：AlGaN中Al组分范围为25％～85％，AlInN中Al组份固定为83％，ScAlN中Sc组份固定为18％，AlInGaN中Al组分为大于25％、In组分为大于20％、Ga组分为大于25％；第一沟道层、第二沟道层的材料：InGaN中In组分为5％～45％，AlGaN中Al组分为15％～45％。后续提及材料均采用与这里对应相同的组份。

第一N型外延结构、第一P型外延结构可以选择现有结构，也可以采用MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化学气相沉积)工艺制备得到。本发明实施例优选第一N型外延结构为AlN/GaN/AlN、第一P型外延结构为GaN/AlN。GaN基异质结构拥有较高的电子迁移率和二维电子气密度以及较低的方块电阻；AlN具有较大的晶格参数，可以作为稳定的抗驰豫层，在异质结中具有压力缓冲作用，有助于减少因晶格不匹配引起的晶格失配的现象；AlN和GaN的晶格常数很接近，使得它们之间有很好的晶格匹配，这种匹配有助于减少晶格应力和缺陷的产生，有利于生长高质量的异质结，提高材料的质量和性能；AlN的热膨胀系数与GaN接近，这种抗热膨胀性能使得AlN/GaN异质结适用于高温工作环境下的器件，有助于在高温条件下保持材料的晶格稳定性。并且，在CMOS阵列中信号传递非常重要，而AlN是一种优秀的绝缘材料，可以在器件中起到绝缘隔离的作用，AlN/GaN异质结的绝缘性能可以有效地减少器件之间的串扰和电子隧穿效应，提高器件的可靠性。

本发明实施例第一N型外延结构中第一势垒层厚度应为5nm～30nm，由于考虑到过厚的第一势垒层会带来比较严重的漏电问题，更优选20nm的第一势垒层；而作为第一N型外延结构的沟道层，第一沟道层的厚度不宜过薄，否则易受到来自上下势垒层的合金散射干扰，第一沟道层的厚度应为10nm～50nm，更优选30nm的第一沟道层；作为第一N型外延结构的背势垒，第一背势垒层与第一势垒层形成反向极化场，增强载流子的限域性，不宜过厚，则第一背势垒层的厚度应为3nm～15nm，更优选10nm的第一背势垒层。同理，作为第一P型外延结构的沟道层，第二沟道层的厚度不宜过薄，否则易受到来自下方势垒层的合金散射干扰，第二沟道层的厚度应为10nm～50nm，更优选30nm的第二沟道层；作为激发出二维空穴气(2DHG)的势垒层，第二势垒层的厚度应为10nm～30nm，更优选20nm的第二势垒层。

本发明实施例每个纵向分布的纳米柱结构呈圆柱形，其直径为10nm～40nm、纵横比为20:1～50:1。同时，每个纵向分布的纳米柱结构具有轻微的锥形特性是有利的，因为其拥有更高的机械刚度来承受进一步的加工步骤。

本发明实施例第一栅极和第二栅极使用的栅极材料应拥有良好的界面特性，能够使栅极材料与半导体材料形成良好的肖特基接触，同时还需拥有较高的导电性，能够保证栅极对于器件沟道开关的有效控制，以及还要保证稳定性和可加工性较好，具有化学稳定性和耐腐蚀性，能够有效抵抗热膨胀引起的应力和形变，适应更复杂的工作环境。本发明实施例第一栅极和第二栅极的材料优选Au，厚度应为8nm～12nm，更优选厚度为10nm，这种金属作为电极的工艺成熟，且能够形成良好的接触。

本发明实施例第一漏极和第二漏极的漏极材料应具有高导电性能，以保证电流的有效传输，并减少电阻和功耗，漏极材料与GaN材料之间的接触应良好，有较低的接触电阻和较高的界面质量，以确保电子传输畅通，提高器件性能。本发明实施例第一漏极和第二漏极的漏极材料优选Ti，厚度应为16nm～24nm，更优选厚度为20nm，这种金属作为电极的工艺成熟，且能够形成良好的接触。

本发明实施例第一源极和第二源极呈环状包围住对应的纳米柱结构，的源极材料类似于漏极材料，优选Ti，厚度应为5nm～20nm，更优选厚度为10nm。

本发明实施例第一栅极和第二栅极之间、第一漏极和第二漏极之间的互联金属，互联金属的互联材料优选W(钨)，W的电导率较高，能够高效传导电流，并且抗微弧腐蚀性良好，能够避免微弧的产生导致的设备的损坏。

进一步地，本发明实施例提出的多模态的氮化物半导体CMOS阵列还包括若干横向分布的纳米柱结构如图4所示，相邻横向分布的纳米柱结构之间填充有绝缘介质；其中，

每个横向分布的纳米柱结构如5所示，包括：

第二N型外延结构，位于衬底层上；第二N型外延结构自底向上包括第二背势垒层、第三沟道层和第三势垒层；

第二P型外延结构，位于第二N型外延结构的一侧，且第二P型外延结构与第二N型外延结构之间填充有绝缘介质；第二P型外延结构自底向上包括第四势垒层、第四沟道层；其中，第四势垒层与背势垒层材料相同，第三沟道层与第四沟道层材料相同；

第三源极和第四源极，第三源极位于第三势垒层一端的上表面，第四源极位于第四沟道层一端的上表面；

第三漏极和第四漏极，第三漏极位于第三势垒层另一端的上表面，第四漏极位于第四沟道层另一端的上表面；第三漏极和第四漏极通过互联金属连接实现共漏极；

第三栅极和第四栅极，第三栅极位于第三源极和第三漏极之间的第三势垒层的上表面，第四栅极位于第四源极和第四漏极之间的第四沟道层的上表面，第三栅极和第四栅极通过互联金属连接实现共栅极。

本发明实施例第二背势垒层的材料为AlN；第三沟道层、第四沟道层的材料为GaN、InGaN、AlGaN中一种；第三势垒层、第四势垒层的材料为AlGaN、AlInN、AlN、ScAlN、AlInGaN中一种。第三源极和第四源极、第三漏极和第四漏极的漏极材料优选Ti，第三栅极和第四栅极的栅极材料优选Au。

本发明实施例第二背势垒层的厚度为10nm～30nm，更优选15nm的第二背势垒层；第三势垒层的厚度为5nm～30nm，更优选20nm的第三势垒层，第三沟道层、第四沟道层的厚度为10nm～50nm，更优选30nm的第三沟道层、第四沟道层，第四势垒层的厚度为10nm～30nm，更优选15nm的第四势垒层。本发明实施例横向分布的纳米柱结构的直径，比纵向分布的纳米柱结构的稍大，直径为30nm～60nm，纵横比也会比纵向器件小一些，因此集成度不如纵向器件。

综上所述，本发明实施例提出的多模态的氮化物半导体CMOS阵列，将整个CMOS纳米柱化并纵向堆叠，纵向堆叠时将nMOS和pMOS在垂直方向上排列，中间以绝缘介质隔离开，与传统的Si基CMOS阵列、FinFET CMOS阵列对比，采用纳米柱结构并纵向堆叠能够大幅减小传统CMOS器件的体积，提升CMOS阵列的集成度；在纵向堆叠设置过程中，对源漏栅电极进行了重新设置，为了不改变CMOS阵列的纳米柱结构并且方便引出，将源极和栅极以金属层的形式设置，并中间用绝缘介质隔离开，并将源极独立出来，以环状方式包围nMOS中势垒层和pMOS中沟道层上部的方式，将竖直方向上的距离加以利用，从而提高了栅漏间距和源漏间距，保证了器件的稳定性可靠性；同时由于pMOS和nMOS都采用异质结结构，省去了传统CMOS器件的掺杂步骤，极化出的二维电子气和二维空穴气拥有更优异的性能，从而能够得到更高精度的CMOS器件；将不同模式的CMOS器件，即纵向分布的纳米柱结构和横向分布的纳米柱结构集成在同一CMOS阵列中，增加了集成CMOS阵列的可拓展性。

第二方面，本发明实施例提供了一种多模态的氮化物半导体CMOS阵列的制备方法，请参见图6，该制备方法包括：

S10、在衬底层上生长第一N型外延结构如图8(a)所示；第一N型外延结构自底向上包括第一背势垒层、第一沟道层和第一势垒层；

S20、在第一势垒层上生长第一绝缘介质如图8(b)所示；

S30、在第一绝缘介质表面刻蚀若干第一凹槽直至第一势垒层的上表面，在每个第一凹槽及第一凹槽周围沉积栅金属分别形成对应第一栅极的电极连接部分和电极主体部分如图8(c)所示，图8(c)中第一凹槽未示意出；

S40、在第一绝缘介质、所有第一栅极的电极主体部分上继续生长第二绝缘介质如图8(d)所述；

S50、在第二绝缘介质的表面刻蚀若干第二凹槽直至第一势垒层的上表面，在每个第二凹槽及第二凹槽周围沉积漏金属分别形成对应第一漏极的电极连接部分和电极主体部分如图8(e)所示，图8(e)中第二凹槽未示意出；其中，每个第一漏极的电极主体部分位于对应第一栅极的电极主体部分的上方；

S60、在所有第一漏极的电极主体部分上继续生长第三绝缘介质，制备得到第一部分结构如图8(f)所示；

S70、获取第一P型外延结构如图8(g)所示；第一P型外延结构自底向上包括第二势垒层、第二沟道层；

S80、在第二势垒层的下表面和第二沟道层的上表面分别生长第四绝缘介质如图8(h)所示；

S90、在第四绝缘介质一端的表面刻蚀若干第三凹槽直至第二势垒层的上表面，在每个第三凹槽及第三凹槽周围沉积栅金属分别形成对应第二栅极的电极连接部分和电极主体部分如图8(i)所示，图8(i)中第三凹槽未示意出；

S100、在第四绝缘介质、所有第二栅极的电极主体部分上继续生长第五绝缘介质如图8(j)所示；

S101、在第五绝缘介质远离第二栅极的一端的表面刻蚀若干第四凹槽直至第二势垒层的上表面，在每个第四凹槽及第四凹槽周围沉积漏金属分别形成对应第二漏极的电极连接部分和电极主体部分如图8(k)所示，图8(k)中第四凹槽未示意出；其中，每个第二漏极的电极主体部分位于对应第二栅极的电极主体部分的上方；

S102、在所有第二漏极的电极主体部分上继续生长第六绝缘介质，制备得到第二部分结构如图8(l)所示；

S103、将第一部分结构的顶端和第二部分结构的底端键合在一起，制备得到第三部分结构如图8(m)所示；本发明实施例中将第一部分结构的顶端和第二部分结构的底端键合在一起，包括：

采用低温真空键合工艺，将第一部分结构的顶端和第二部分结构的底端键合在一起；其中，低温真空键合工艺包括：在温度为150℃～200℃下，更优选温度为180℃下且真空环境中进行退火处理，使得第一部分结构顶端的第三绝缘介质和第二部分结构底端的第四绝缘介质发生键合生长在一起。

S104、将第三部分结构刻蚀成若干垂直于衬底层的第一纳米柱结构；其中，每个第一纳米柱结构包括第一N型外延结构、第一P型外延结构，位于第一N型外延结构上的第一漏极、第一栅极，位于第一P型外延结构上的第二漏极、第二栅极；

S105、在相邻第一纳米柱结构之间生长绝缘介质，直至在相邻第一纳米柱结构之间生长的绝缘介质与第六绝缘介质的上表面齐平，完成制备，形成包括若干纵向分布的纳米柱结构的氮化物半导体CMOS阵列；其中，在相邻第一纳米柱结构之间生长绝缘介质的过程中形成第一源极和第二源极，以及沉积互联金属以使第一栅极和第二栅极的电极主体部分通过互联金属连接实现共栅极、第一漏极和第二漏极的电极主体部分通过互联金属连接实现共漏极。

对于S105本发明实施例提供一种在第一相邻纳米柱结构之间生长绝缘介质，直至在相邻第一纳米柱结构之间生长的绝缘介质与第六绝缘介质的上表面齐平的过程，请参见图7，包括：

S1051、在相邻第一纳米柱结构之间生长第七绝缘介质直至距离第一势垒层下表面一定距离处，比如距离第一势垒层的上下表面3nm～10nm处，在外露的第二势垒层侧面沉积一圈源金属形成第一源极如图8(n)所示；

S1052、在相邻第一纳米柱结构之间继续生长第八绝缘介质，直至与第一栅极的电极主体部分的下表面齐平位置处，在外露的第一栅极的电极主体部分一侧沉积第一部分互联金属，第一部分互联金属与第一栅极接触如图8(o)所示；

S1053、在相邻第一纳米柱结构之间继续生长第九绝缘介质，直至与第一漏极的电极主体部分的下表面齐平位置处，在外露的第一漏极的电极主体部分一侧沉积第二部分互联金属，第二部分互联金属与第一漏极接触如图8(p)所示；

S1054、在相邻第一纳米柱结构之间继续生长第十绝缘介质，直至距离第二沟道层下表面一定距离处，比如距离第二沟道层的上表面5nm～10nm处，在外露的第二沟道层侧面沉积一圈源金属形成第二源极如图8(q)所示；

S1055、在相邻第一纳米柱结构之间继续生长第十一绝缘介质，直至与第二栅极的电极主体部分的下表面齐平位置处，刻蚀掉部分第十一绝缘介质直至第一部分互联金属表面形成第一深沟槽，在第一深沟槽内及第一深沟槽周围沉积第三部分互联金属，第三部分互联金属与第二栅极的电极主体部分接触如图8(r)所示，以使第一栅极和第二栅极的电极主体部分通过第三部分互联金属连接实现共栅极；

S1056、在相邻第一纳米柱结构之间继续生长第十二绝缘介质，直至与第二漏极的电极主体部分的下表面齐平位置处，刻蚀掉部分第十二绝缘介质直至第二部分互联金属表面形成第二深沟槽，在第二深沟槽内及第二深沟槽周围沉积第四部分互联金属，第四部分互联金属与第二漏极的电极主体部分接触如图8(s)所示，以使第一漏极和第二漏极的电极主体部分通过第四部分互联金属连接实现共漏极；

S1057、在相邻第一纳米柱结构之间继续生长第十三绝缘介质，直至与第六绝缘介质的上表面齐平如图8(t)所示。

本发明实施例S10～S105，以及S1051～S1057中：S10、S70可以采用MOCVD工艺制备得到；S30、S50、S90、S101、S1051～S1056可以采用电子束蒸发技术沉积对应的源极材料、漏极材料和栅极材料，以及沉积各部分互联金属；S20、S40、S60、S80、S100、S102、S1051～S1057可以采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相淀积)工艺淀积绝缘介质，沉积的绝缘介质优选SiO₂，SiO₂具有极好的电绝缘性，它可以有效地阻止电子在层之间的穿梭，防止电路之间的短路，SiO₂的化学稳定性及热稳定性非常高，能够在各种恶劣环境下长期保持其性质不变，并且，由于SiO₂本身的稳定性高，可以保证薄膜厚度的均匀及品质；S30、S50、S90、S101、S104、S1055、S1056可以采用ICP(Inductively Coupled Plasma，感应耦合等离子体)工艺进行干法刻蚀，ICP是一种常用的微纳加工技术，可以实现高度精准的图案定义和二维/三维结构的加工，能够制备微纳米尺度的器件和结构，并且该技术具有很高的选择性，可以在不同材料之间进行精确的刻蚀，同时避免对其他区域或层的影响，有助于实现复杂结构的加工，能够适用于多种材料，包括硅、氮化物、氧化物、金属等，具有较好的通用性和适用性；ICP刻蚀具有的高方向性有助于形成平滑垂直侧壁所需的各向异性轮廓，以及高纵横比，第一纳米柱结构具有轻微的锥形是有利的，因为它们允许更高的机械刚度来承受进一步的加工步骤；S109、S110利用了TSV(Through Silicon Via，硅通孔)技术来实现垂直电气互联，由于CMOS器件需要采用共栅以及共漏结构来同时输入和输出，因此需要将pMOS和nMOS型器件的栅极和漏极相连接，具体：如图8(r)、图8(s)所示从顶部第十一绝缘介质、第十二绝缘介质开始刻蚀，形成对应能够接触到nMOS的栅极和漏极的通孔，即第一深沟槽、第二深沟槽，由于纳米柱之间为绝缘介质，已经实现了电气隔离，因此只要在通孔中填充W或者Cu作为互联金属，就能实现pMOS和nMOS的共栅和共漏；S1051～S1057纵向分布的纳米柱结构之间的绝缘介质需分多步进行沉积，在沉积绝缘介质的过程中同时沉积源极金属形成第一源极和第二源极，以及沉积互联金属，以使第一漏极和第二漏极通过互联金属实现共漏极、第一栅极和第二栅极通过互联金属实现共栅极。

这里需要说明的是，S10～S105，以及S1051～S1057对应图8(a)～图8(t)只是示意了制备过程中单个纵向分布的纳米柱结构，整个CMOS器件包括的每个纵向分布的纳米柱结构在制备过程中结构均可参见图8(a)～图8(t)。

进一步地，本发明实施例提供的多模态的氮化物半导体CMOS阵列的制备方法如图9所示，还包括：

S10-1、在衬底层上生长第二P型外延结构；第二P型外延结构自底向上包括第四势垒层、第四沟道层；

S10-2、在第二P型外延结构的表面刻蚀若干第三深沟槽，直至第四势垒层表面；

S10-3、在每个第三深沟槽一侧的第四沟道层上沉积第三势垒层，由自底向上的第四势垒层、第四沟道层和第三势垒层形成第二N型外延结构；这里，为了工艺简单，将第四势垒层作为第二N型外延结构中第一背势垒，第四沟道层作为第二N型外延结构中第三沟道层，即第四势垒层与第二背势垒层材料相同，第三沟道层与第四沟道层材料相同。

S10-4、在每个第三深沟槽一侧的第三势垒层上依次形成第三源极、第三栅极和第三漏极；

S10-5、在每个第三深沟槽一侧的第四沟道层上依次形成第四源极、第四栅极和第四漏极，制备得到第四部分结构；

S10-6、将第四部分结构刻蚀成若干垂直于衬底层的第二纳米柱结构；其中，每个第二纳米柱结构包括第二P型外延结构、第二N型外延结构，位于第二N型外延结构上的第三源极、第三栅极和第三漏极，位于第二P型外延结构的第四源极、第四栅极和第四漏极；

S10-7、在相邻第二纳米柱结构之间，以及每个第三深沟槽内沉积绝缘介质；

S10-8、分别在每个第二纳米柱结构的第三栅极和第四栅极上沉积互联金属，以使第三栅极和第四栅极通过互联金属连接实现共栅极；

S10-9、分别在每个第二纳米柱结构的第三漏极和第四漏极上沉积互联金属，以使第三漏极和第四漏极通过互联金属连接实现共漏极，完成制备，形成包括若干横向分布的纳米柱结构的氮化物半导体CMOS阵列。

本发明实施例S10-1～S10-9中：S10-1、S10-3采用MOCVD工艺制备得到；S10-40、S10-5、S10-8、S10-9可以采用电子束蒸发技术沉积对应的源极材料、漏极材料和栅极材料，以及沉积互联金属；S10-7可以采用PECVD工艺淀积绝缘介质；S10-2、S10-6可以采用ICP工艺进行干法刻蚀。与纵向分布的纳米柱结构不同，横向分布的纳米柱结构的共栅共漏，以及电极间互联可以同时完成，只需要将栅漏电极用互联金属连接并引出即可。

最后，将图6和图7制备得到的纵向分布的纳米柱结构、图9制备得到的横向分布的纳米柱结构键合到同一基底上，完成多模态的氮化物半导体CMOS阵列的制备，该CMOS阵列支持横向和纵向两种模式。

由于本发明提出的纵向分布的CMOS器件整个都采用纳米柱工艺，使得nMOS和pMOS的栅源漏电极的设置变得非常关键。传统nMOS和pMOS的栅源漏电极的设置需要考虑一系列因素，如击穿电压、器件的转移输出特性等。因此，在将nMOS和pMOS制作成纳米柱结构并纵向堆叠时，需要重新设置栅源漏电极。为了不改变CMOS阵列的纳米柱结构并且方便引出，本发明实施例将nMOS和pMOS的栅漏电极以金属层的形式制作，中间用绝缘介质隔离开。与常规MOS工艺不同，本发明实施例nMOS和pMOS的栅极、源极和漏极是分开制作的，具体地：首先分别在N型外延结构、P型外延结构上生长一层绝缘介质，随后光刻定义栅极开孔区域，刻蚀掉表面的绝缘介质，再光刻定义栅极区域，溅射栅极金属，随后剥离，完成栅极制作，随后生长一层绝缘介质并进行平坦化处理；然后制作漏极，先光刻定义漏极开孔区域，刻蚀掉表面的绝缘介质，再光刻定义漏极区域，溅射漏极金属，随后剥离，完成漏极制作；而源极是在键合完成后淀积纳米柱结构之间的绝缘介质时，当绝缘介质淀积到对应nMOS中势垒层、pMOS中沟道层上部时，通过光刻定义源极区域，淀积源极金属完成制作。传统Si基MOS由于是通过掺杂引入电荷的，掺杂区域在一定范围内是均匀的，电极设置就没有那么多限制，本发明实施例由于CMOS器件刻蚀成了纳米柱结构，如果参照传统电极设置方式设置在势垒层和沟道层表面，会导致栅漏间距、源漏间距受到限制，过小的源漏间距会导致器件的击穿电压难以提高，并影响器件的输出转移特性。通过将源极独立出来，以环状方式包围nMOS中势垒层、pMOS中沟道层上部的方式，将竖直方向上的距离加以利用，从而提高了栅漏间距和源漏间距，保证了器件的稳定性可靠性。

对于第二方面的方法实施例而言，由于其基本相近于第一方面的结构实施例，所以描述的比较简单，相关之处参见第一方面的结构实施例的部分说明即可。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看说明书及其附图，可理解并实现所述公开实施例的其他变化。在说明书中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种多模态的氮化物半导体CMOS阵列，其特征在于，所述阵列包括若干纵向分布的纳米柱结构；相邻纵向分布的纳米柱结构之间填充有绝缘介质；其中，

每个纵向分布的纳米柱结构包括：

第一N型外延结构，位于衬底层上；第一N型外延结构自底向上包括第一背势垒层、第一沟道层和第一势垒层；

第一P型外延结构，位于第一N型外延结构的上方，第一N型外延结构和第一P型外延结构通过绝缘介质隔离开；第一P型外延结构自底向上包括第二势垒层和第二沟道层；

第一源极和第二源极，第一源极位于第一势垒层的侧面，且呈环状包围第一势垒层，第二源极位于第二沟道层的侧面，且呈环状包围第二沟道层；

第一栅极和第二栅极，均包括T型分布的电极连接部分和电极主体部分，第一栅极的电极连接部分位于第一势垒层一端的表面，第一栅极的电极主体部分位于第一势垒层的上方且与第一势垒层之间填充有绝缘介质，第二栅极的电极连接部分位于与第一栅极同侧的第二沟道层一端的表面，第二栅极的电极主体部分位于第二沟道层的上方且与第二沟道层之间填充有绝缘介质，第一栅极和第二栅极的电极主体部分通过互联金属连接实现共栅极；

第一漏极和第二漏极，均包括T型分布的电极连接部分和电极主体部分，第一漏极的电极连接部分位于第一势垒层另一端的表面，第一漏极的电极主体部分位于第一栅极的上方且与第一栅极和第一势垒层之间填充有绝缘介质，第二漏极的电极连接部分位于第二沟道层另一端的表面，第二漏极的电极主体部分位于第二栅极的上方且与第二栅极和第二沟道层之间填充有绝缘介质，第一漏极和第二漏极的电极主体部分通过互联金属连接实现共漏极。

2.根据权利要求1所述的多模态的氮化物半导体CMOS阵列，其特征在于，所述第一背势垒层的材料为AlN；所述第一沟道层、所述第二沟道层的材料为GaN、InGaN、AlGaN中一种；所述第一势垒层、所述第二势垒层的材料为AlGaN、AlInN、AlN、ScAlN、AlInGaN中一种。

3.根据权利要求1所述的多模态的氮化物半导体CMOS阵列，其特征在于，所述第一N型外延结构中第一背势垒层的厚度为3nm～15nm、第一沟道层的厚度为10nm～50nm、第一势垒层的厚度为5nm～30nm；

所述第一P型外延结构中第二势垒层的厚度为10nm～30nm、第二沟道层的厚度为10nm～50nm。

4.根据权利要求1所述的多模态的氮化物半导体CMOS阵列，其特征在于，每个纵向分布的纳米柱结构的直径为10nm～40nm、纵横比为20:1～50:1。

5.根据权利要求1所述的多模态的氮化物半导体CMOS阵列，其特征在于，所述阵列还包括若干横向分布的纳米柱结构，相邻横向分布的纳米柱结构之间填充有绝缘介质；其中，

每个横向分布的纳米柱结构，包括：

第二N型外延结构，位于衬底层上；第二N型外延结构自底向上包括第二背势垒层、第三沟道层和第三势垒层；

第二P型外延结构，位于第二N型外延结构的一侧，且第二P型外延结构与第二N型外延结构之间填充有绝缘介质；第二P型外延结构自底向上包括第四势垒层、第四沟道层；其中，所述第四势垒层与所述第二背势垒层材料相同，所述第三沟道层与所述第四沟道层材料相同；

第三源极和第四源极，第三源极位于第三势垒层一端的上表面，第四源极位于第四沟道层一端的上表面；

第三漏极和第四漏极，第三漏极位于第三势垒层另一端的上表面，第四漏极位于第四沟道层另一端的上表面；第三漏极和第四漏极通过互联金属连接实现共漏极；

第三栅极和第四栅极，第三栅极位于第三源极和第三漏极之间的第三势垒层的上表面，第四栅极位于第四源极和第四漏极之间的第四沟道层的上表面，第三栅极和第四栅极通过互联金属连接实现共栅极。

6.根据权利要求5所述的多模态的氮化物半导体CMOS阵列，其特征在于，所述二背势垒层的材料为AlN；所述第三沟道层、所述第四沟道层的材料为GaN、InGaN、AlGaN中一种；所述第三势垒层、所述第四势垒层的材料为AlGaN、AlInN、AlN、ScAlN、AlInGaN中一种。

7.一种多模态的氮化物半导体CMOS阵列的制备方法，其特征在于，所述制备方法包括：

在衬底层上生长第一N型外延结构；第一N型外延结构自底向上包括第一背势垒层、第一沟道层和第一势垒层；

在第一势垒层上生长第一绝缘介质；

在第一绝缘介质的表面刻蚀若干第一凹槽直至第一势垒层的上表面，在每个第一凹槽及第一凹槽周围沉积栅金属分别形成对应第一栅极的电极连接部分和电极主体部分；

在第一绝缘介质、所有第一栅极的电极主体部分上继续生长第二绝缘介质；

在第二绝缘介质的表面刻蚀若干第二凹槽直至第一势垒层的上表面，在每个第二凹槽及第二凹槽周围沉积漏金属分别形成对应第一漏极的电极连接部分和电极主体部分；其中，每个第一漏极的电极主体部分位于对应第一栅极的电极主体部分的上方；

在所有第一漏极的电极主体部分上继续生长第三绝缘介质，制备得到第一部分结构；

获取第一P型外延结构；第一P型外延结构自底向上包括第二势垒层、第二沟道层；

在第二势垒层的下表面和第二沟道层的上表面分别生长第四绝缘介质；

在第四绝缘介质的表面刻蚀若干第三凹槽直至第二势垒层的上表面，在每个第三凹槽及第三凹槽周围沉积栅金属分别形成对应第二栅极的电极连接部分和电极主体部分；

在第四绝缘介质、所有第二栅极的电极主体部分上继续生长第五绝缘介质；

在第五绝缘介质的表面刻蚀若干第四凹槽直至第二势垒层的上表面，在每个第四凹槽及第四凹槽周围沉积漏金属分别形成对应第二漏极的电极连接部分和电极主体部分；其中，每个第二漏极的电极主体部分位于对应第二栅极的电极主体部分的上方；

在所有第二漏极的电极主体部分上继续生长第六绝缘介质，制备得到第二部分结构；

将第一部分结构的顶端和第二部分结构的底端键合在一起，制备得到第三部分结构；

将第三部分结构刻蚀成若干垂直于衬底层的第一纳米柱结构；其中，每个第一纳米柱结构包括第一N型外延结构、第一P型外延结构，位于第一N型外延结构上的第一漏极、第一栅极，位于第一P型外延结构上的第二漏极、第二栅极；

在相邻第一纳米柱结构之间生长绝缘介质，直至在相邻第一纳米柱结构之间生长的绝缘介质与第六绝缘介质的上表面齐平，完成制备，形成包括若干纵向分布的纳米柱结构的氮化物半导体CMOS阵列；其中，在相邻第一纳米柱结构之间生长绝缘介质的过程中形成第一源极和第二源极，以及沉积互联金属以使第一栅极和第二栅极的电极主体部分通过互联金属连接实现共栅极、第一漏极和第二漏极的电极主体部分通过互联金属连接实现共漏极。

8.根据权利要求7所述的多模态的氮化物半导体CMOS阵列的制备方法，其特征在于，在相邻第一纳米柱结构之间生长绝缘介质，直至在相邻第一纳米柱结构之间生长的绝缘介质与第六绝缘介质的上表面齐平的过程，包括：

在相邻第一纳米柱结构之间生长第七绝缘介质直至距离第一势垒层下表面一定距离处，在外露的第一势垒层侧面沉积一圈源金属形成第一源极；

在相邻第一纳米柱结构之间继续生长第八绝缘介质，直至与第一栅极的电极主体部分的下表面齐平位置处，在外露的第一栅极的电极主体部分一侧沉积第一部分互联金属，第一部分互联金属与第一栅极的电极主体部分接触；

在相邻第一纳米柱结构之间继续生长第九绝缘介质，直至与第一漏极的电极主体部分的下表面齐平位置处，在外露的第一漏极的电极主体部分一侧沉积第二部分互联金属，第二部分互联金属与第一漏极的电极主体部分接触；

在相邻第一纳米柱结构之间继续生长第十绝缘介质，直至距离第二沟道层下表面一定距离处，在外露的第二沟道层侧面沉积一圈源金属形成第二源极；

在相邻第一纳米柱结构之间继续生长第十一绝缘介质，直至与第二栅极的电极主体部分的下表面齐平位置处，刻蚀掉部分第十一绝缘介质直至第一部分互联金属表面形成第一深沟槽，在第一深沟槽内及第一深沟槽周围沉积第三部分互联金属，第三部分互联金属与第二栅极的电极主体部分接触，以使第一栅极和第二栅极的电极主体部分通过第三部分互联金属连接实现共栅极；

在相邻第一纳米柱结构之间继续生长第十二绝缘介质，直至与第二漏极的电极主体部分的下表面齐平位置处，刻蚀掉部分第十二绝缘介质直至第二部分互联金属表面形成第二深沟槽，在第二深沟槽内及第二深沟槽周围沉积第四部分互联金属，第四部分互联金属与第二漏极的电极主体部分接触，以使第一漏极和第二漏极的电极主体部分通过第四部分互联金属连接实现共漏极；

在相邻第一纳米柱结构之间继续生长第十三绝缘介质，直至与第六绝缘介质的上表面齐平。

9.根据权利要求7所述的多模态的氮化物半导体CMOS阵列的制备方法，其特征在于，将第一部分结构的顶端和第二部分结构的底端键合在一起，包括：

采用低温真空键合工艺，将第一部分结构的顶端和第二部分结构的底端键合在一起；其中，低温真空键合工艺包括：

在温度为150℃～200℃下且真空环境中进行退火处理，使得第一部分结构顶端的第三绝缘介质和第二部分结构底端的第四绝缘介质发生键合生长在一起。

10.根据权利要求7所述的多模态的氮化物半导体CMOS阵列的制备方法，其特征在于，所述制备方法还包括：

在衬底层上生长第二P型外延结构；第二P型外延结构自底向上包括第四势垒层、第四沟道层；

在第二P型外延结构的表面刻蚀若干第三深沟槽，直至所述第四势垒层表面；

在每个第三深沟槽一侧的第四沟道层上沉积第三势垒层，由自底向上的第四势垒层、第四沟道层和第三势垒层形成第二N型外延结构；

在每个第三深沟槽一侧的第三势垒层上依次形成第三源极、第三栅极和第三漏极；

在每个第三深沟槽一侧的第四沟道层上依次形成第四源极、第四栅极和第四漏极，制备得到第四部分结构；

将第四部分结构刻蚀成若干垂直于衬底层的第二纳米柱结构；其中，每个第二纳米柱结构包括第二P型外延结构、第二N型外延结构，位于第二N型外延结构上的第三源极、第三栅极和第三漏极，位于第二P型外延结构的第四源极、第四栅极和第四漏极；

在相邻第二纳米柱结构之间，以及每个第三深沟槽内沉积绝缘介质；

分别在每个第二纳米柱结构的第三栅极和第四栅极上沉积互联金属，以使第三栅极和第四栅极通过互联金属连接实现共栅极；

分别在每个第二纳米柱结构的第三漏极和第四漏极上沉积互联金属，以使第三漏极和第四漏极通过互联金属连接实现共漏极，完成制备，形成包括若干横向分布的纳米柱结构的氮化物半导体CMOS阵列。