CN118311329A - 阻抗检测电路、芯片、显示装置和方法 - Google Patents

Abstract

本申请涉及阻抗检测领域，公开了一种阻抗检测电路、芯片、显示装置和方法，包括：采样模块与待检测目标的检测引脚对相连，用于在导通的情况下获取与检测引脚对对应的绑定阻抗；分压模块的一端与电源相连，另一端与采样模块以及信号转换模块相连，用于根据采样模块获取的绑定阻抗对电源输出的电压进行分压，得到与绑定阻抗对应的检测电压；信号转换模块用于输入检测电压的模拟信号，将模拟信号转换为用于表征待检测目标的绑定阻抗是否小于预设阈值的数字信号。能够直接与待检测目标的检测引脚对连接，获得与绑定阻抗对应的检测电压，降低检测难度并提升检测效率；还能够输出表征绑定阻抗与预设阈值的关系的数字信号，提升检测速度和检测效率。

Description

阻抗检测电路、芯片、显示装置和方法

技术领域

本申请涉及阻抗检测技术领域，尤其涉及一种阻抗检测电路、芯片、显示装置和方法。

背景技术

绑定(Bonding)阻抗是在封装过程中用于连接各个元器件之间的特殊材料或物质的阻抗。绑定阻抗会影响输入到芯片中的电压和从芯片各引脚输出的电压，从而对芯片及其产品产生质量影响。现有绑定阻抗测试，一般用于产线出问题后分析使用，在产品出现异常显示等不良时，通过测量预留在PCB板(印刷电路板)上的测点进行测试，这种人工测试的方式不仅难度大，效率低，且准确性不高。并且，在需要大量绑定阻抗的统计数据时，需要投入的人工成本高。

综上所述，需要提供一种能够提升绑定阻抗检测效率、检测难度低且人工成本低的阻抗检测电路、芯片、显示装置和方法。

发明内容

本申请提出一种阻抗检测电路、芯片、显示装置和方法，可以提升绑定阻抗的检测效率、降低检测难度和人工成本。

第一方面，本申请提出一种阻抗检测电路，包括：分压模块、采样模块和信号转换模块；其中，

所述采样模块与待检测目标的检测引脚对相连接，用于在导通的情况下，获取与所述检测引脚对对应的绑定阻抗；

所述分压模块的一端与电源相连接，另一端分别与所述采样模块以及所述信号转换模块相连接，用于根据所述采样模块获取的所述绑定阻抗对电源输出的电压进行分压，得到与所述绑定阻抗对应的检测电压；

所述信号转换模块，用于输入所述检测电压的模拟信号，将所述模拟信号转换为数字信号，所述数字信号用于表征所述待检测目标的所述绑定阻抗是否小于预设阈值。

在一些实施例中，所述阻抗检测电路还包括放大模块，

所述放大模块，用于输入所述检测电压，以及对所述检测电压进行放大得到所述检测电压的模拟信号，并将所述模拟信号输出至所述信号转换模块。

在一些实施例中，所述采样模块包括：至少一个采样单元；

任一采样单元的一端分别与所述分压模块、所述检测引脚对中的一个引脚以及放大模块相连接，另一端与所述检测引脚对中的另一个引脚相连接；

所述采样单元用于在控制端输入控制信号的情况下，使所述采样单元两端连接的检测引脚对导通，将所述检测引脚对之间的绑定阻抗接入至所述采样单元，以获取所述检测引脚对之间的绑定阻抗。

在一些实施例中，所述采样单元包括：N-沟道金属氧化物半导体NMOS管，所述NMOS管的漏极作为所述采样单元的第一引脚连接端，分别与所述分压模块、所述检测引脚对中的一个引脚以及所述放大模块相连接，所述NMOS管的源极作为所述采样单元的第二引脚连接端，与所述检测引脚对中的另一个引脚相连接。

在一些实施例中，当所述采样模块包括多个采样单元的情况下，所述多个采样单元分别对应的多个第一引脚连接端相互并联，以及所述多个采样单元分别对应的多个第二引脚连接端相互并联。

在一些实施例中，所述放大模块包括：放大单元；

所述放大单元的正输入端分别与所述分压模块和所述采样模块相连接，输出端分别与所述放大单元的负输入端以及所述信号转换模块相连接。

在一些实施例中，所述放大模块还包括：第一输入电阻、第二输入电阻、第一反馈电阻和第二反馈电阻；

所述第一输入电阻的一端分别与所述第一反馈电阻的一端以及所述放大单元的所述正输入端相连接，另一端分别与所述分压模块和所述采样模块相连接；

所述第二输入电阻的一端分别与所述第二反馈电阻的一端以及所述放大单元的负输入端相连接，另一端接地；

所述第一反馈电阻的另一端接地；

所述第二反馈电阻的另一端与所述放大单元的输出端相连接。

在一些实施例中，所述放大模块还包括：滤波单元；

所述滤波单元包括多个电容，分别设置在所述放大单元的正输入端与接地端之间、所述放大单元的负输入端与所述输出端之间以及所述放大单元的输出端与所述接地端之间。

在一些实施例中，所述放大模块还包括：保护单元；

所述保护单元包括多个二极管，分别设置在所述放大单元的正输入端与所述接地端之间以及放大单元的负输入端与所述接地端之间。

在一些实施例中，所述信号转换模块包括：采样保持单元；

所述采样保持单元的输入端与所述放大模块的输出端相连接。

在一些实施例中，所述信号转换模块还包括：模数转换单元；

所述模数转换单元的输入端与所述采样保持单元的输出端相连接。

第二方面，本申请还提供了一种芯片，其上集成有第一方面任一项所述的阻抗检测电路。

第三方面，本申请还提供了一种显示设备，其包括第一方面任一项所述的阻抗检测电路。

第四方面，本申请还提供了一种用于检测绑定阻抗的方法，包括：

接收来自阻抗检测电路的数字信号，所述数字信号与待检测目标的检测引脚对对应的绑定阻抗成正比，所述阻抗检测电路如第一方面任一项所述；

若所述数字信号大于第一预设阈值，则将所述待检测目标的所述绑定阻抗的阻值标记为异常；若所述数字信号小于或等于所述第一预设阈值，则在待检测目标中的IC的输入端获取第一逻辑电压；

比较所述第一逻辑电压与第二预设阈值；

若所述第一逻辑电压等于第二预设阈值，则将所述待检测目标的所述绑定阻抗的阻值标记为正常；若所述第一逻辑电压大于或小于所述第二预设阈值，则调整输入至所述待检测目标的第二逻辑电压，在所述待检测目标中的IC的输入端获取所述第一逻辑电压，则继续执行所述比较所述第一逻辑电压与所述第二预设阈值的步骤，直至所述第一逻辑电压等于所述第二预设阈值，将所述待检测目标的所述绑定阻抗的阻值标记为正常。

本申请的优点在于：采样模块能够与待检测目标的检测引脚对直接连接，只需要连接两个引脚，再通过分压模块进行分压，就能够获得与待检测目标的绑定阻抗对应的检测电压，从而能够降低检测难度和人工成本低，并提升绑定阻抗检测效率；信号转换模块能够将检测电压的模拟信号转换为表征待检测目标绑定阻抗与预设阈值的关系的数字信号，从而能够提升绑定阻抗的检测速度，进一步提升绑定阻抗检测效率。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方案的目的，而并不认为是对本申请的限制。而且在整个附图中，用同样的参考符号表示相同的部件。

在附图中：

图1是现有的一种绑定阻抗测试的场景示意图；

图2是本申请提供的一种阻抗检测电路的示意图；

图3是本申请提供的另一种阻抗检测电路的示意图；

图4是本申请提供的一种阻抗检测电路的采样模块的示意图；

图5是本申请提供的一种阻抗检测电路的采样单元的示意图；

图6是本申请提供的另一种阻抗检测电路的采样单元的示意图；

图7是本申请提供的一种阻抗检测电路的放大模块的示意图；

图8是本申请提供的另一种阻抗检测电路的放大模块的示意图；

图9是本申请提供的一种阻抗检测电路的滤波单元的示意图；

图10是本申请提供的一种阻抗检测电路的保护单元的示意图；

图11是本申请提供的一种阻抗检测电路的信号转换模块的示意图；

图12是本申请提供的一种待检测目标与阻抗检测电路连接的引脚的示意图；

图13是本申请提供的一种阻抗检测电路与待检测目标的绑定阻抗连接的示意图；

图14是本申请提供的一种检测绑定阻抗的方法的一种示例性流程示意图；

图15是本申请提供的一种检测绑定阻抗的方法的另一种示例性流程示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本申请所属领域技术人员所理解的通常意义。

图1为现有的绑定阻抗测试的场景示意图，从IC(芯片)两端选两个测试引脚pin1和pin2，在FPC(柔性电路板)上至少选四个测试引脚pin3-1，pin4-1，pin3-2，pin4-2，以及在PCB板上选至少六个引脚pin5-1，pin6-1，pin7-1，pin5-2，pin6-2，pin7-2和六个测点TP1，TP2，TP3，TP4，TP5和TP6，如图1所示，让pin3-1分别与pin1和pin5-1相连然后通过使用金属引线外接到PCB板上的开口测点TP1并拉倒TP1，让pin4-1分别与pin2和pin6-1相连然后拉倒PCB板上的开口测点TP2，且pin1与pin2脚短接；让pin3-2与pin4-2短接，并分别与pin5-2，pin6-2连接，拉倒PCB板上的TP3和TP4测点；让pin7-1与pin7-2短接，并分别拉倒TP5和TP6测点。通过检测点TP5和TP6，检测FOB(Film on PCB)绑定阻抗，即FPC压合到PCB板处的阻抗值；通过检测点TP3和T4，检测FOG(Film on Glass)绑定阻抗与FOB绑定阻抗之和，其中，FOG绑定阻抗为FPC压合到玻璃基板处的阻抗值；通过检测点TP1和T2，检测COG(Chipon Glass)绑定阻抗与FOG绑定阻抗以及FOB绑定阻抗之和，其中，COG绑定阻抗为IC贴到玻璃基板处的阻抗值。COG绑定阻抗可以根据检测点TP1、TP2、TP3和TP4确定，FOG绑定阻抗可以根据检测点TP3、TP4、TP5和TP6确定。

但是，现有的绑定阻抗检测方法需要在FPC和PCB板上需要预留多个测试PIN脚，这将增加绑定面积，进一步加大绑定难度。此外，为了适应目前显示行业对高刷新率、高分辨率、窄边框等产品的迫切需求，更高的绑定阻抗精度是必要的，但是现有绑定阻抗存在测量误差大，测量难度大的问题，将满足不了行业发展的需要。

本申请实施例提供一种阻抗检测电路、芯片、显示装置和方法，能够在只使用最少两个引脚的情况下，通过将分压模块能够与待检测目标的检测引脚对直接连接，就能够获得与待检测目标的绑定阻抗对应的检测电压，从而能够降低检测难度和人工成本，并提升绑定阻抗检测效率；通过信号转换模块将检测电压的模拟信号转换为表征待检测目标绑定阻抗与预设阈值的关系的数字信号，从而提升绑定阻抗的检测速度和检测效率。

实施例一

图2为本申请实施例提供的一种阻抗检测电路的示意图，如图2所示，包括：分压模块100、采样模块400和信号转换模块200；其中，采样模块400与待检测目标的检测引脚对相连接，用于在导通的情况下，获取与检测引脚对对应的绑定阻抗；分压模块100的一端与电源V相连接，另一端分别与采样模块400以及信号转换模块相连接，用于根据采样模块400获取的绑定阻抗对电源输出的电压进行分压，得到与绑定阻抗对应的检测电压；信号转换模块200，用于输入检测电压的模拟信号，将模拟信号转换为数字信号，数字信号用于表征待检测目标的绑定阻抗是否小于预设阈值。其中，电源V的电压为参考电压。

图3为本申请实施例提供的另一种阻抗检测电路的示意图，如图3及图13所示，阻抗检测电路还包括放大模块300，放大模块300用于输入检测电压V1，以及对检测电压进行放大得到检测电压的模拟信号Vout，并将模拟信号输出至信号转换模块200。

图4为本申请实施例提供的一种阻抗检测电路的采样模块400的示意图，如图4所示，采样模块400包括：至少一个采样单元401；任一采样单元401的一端分别与分压模块、检测引脚对Pin_P中的一个引脚Pin_PA以及放大模块300相连接，另一端与检测引脚对Pin_P中的另一个引脚Pin_PB相连接；采样单元401用于在控制端输入控制信号的情况下，使采样单元401两端连接的检测引脚对导通，将检测引脚对之间的绑定阻抗接入至采样单元，以获取检测引脚对之间的绑定阻抗401。

其中，如图5所示，分压模块100包括第一电阻R1，第一电阻R1的一端与电源V相连接，另一端与采样模块400相连接；采样模块400中的采样单元401的数量可以根据待检测目标的绑定阻抗的种类数量确定。

图5为本申请实施例提供的一种阻抗检测电路的采样单元401的示意图，如图5所示，采样单元401包括：N-沟道金属氧化物半导体NMOS管T，NMOS管T的漏极作为采样单元401的第一引脚连接端Q1，分别与分压模块100、检测引脚对中的一个引脚以及放大模块300相连接，NMOS管的源极作为采样单元401的第二引脚连接端Q2，与检测引脚对中的另一个引脚相连接。

其中，NMOS管T的栅极作为此采样单元401的控制端K，与第二引脚连接端Q2相连接的引脚为具有接地属性的引脚(接地引脚)。

当采样模块400包括多个采样单元401的情况下，多个采样单元401分别对应的多个第一引脚连接端Q1相互并联，以及多个采样单元401分别对应的多个第二引脚连接端Q2相互并联。

图6为本申请实施例提供的另一种阻抗检测电路的采样单元401的示意图，如图6所示，采样模块400包括：第一采样单元401A、第二采样单元401B和第三采样单元401C。第一采样单元401A包括第一NMOS管T1，第二采样单元401B包括第二NMOS管T2，第三采样单元401C包括第三NMOS管T3。其中，第一NMOS管T1的漏极作为第一采样单元401A的第一引脚连接端Q1A，源极作为第一采样单元401A的第二引脚连接端Q2A,栅极作为第一采样单元401A的控制端K1；第二NMOS管T2的漏极作为第二采样单元401B的第一引脚连接端Q1B，源极作为第二采样单元401B的第二引脚连接端Q2B,栅极作为第二采样单元的控制端K2；第三NMOS管T3的漏极作为第三采样单元401C的第一引脚连接端Q1C，源极作为第三采样单元401C的第二引脚连接端Q2C,栅极作为第三采样单元401C的控制端K3。第一NMOS管T1的源极、第二NMOS管T2的源极和第三NMOS管T3的源极均相连，从而使第一采样单元401A的第二引脚连接端Q2A、第二采样单元401B的第二引脚连接端Q2B和第三采样单元401C的第二引脚连接端Q2C均相连；第一NMOS管T1的漏极、第二NMOS管T2的漏极和第三NMOS管T3的漏极均相连，从而使第一采样单元401A的第一引脚连接端Q1A、第二采样单元401B的第一引脚连接端Q1B和第三采样单元401C的第一引脚连接端Q1C均相连。

图7为本申请实施例提供的一种阻抗检测电路的放大模块300的示意图，如图7所示，放大模块300包括：放大单元301；放大单元301的正输入端分别与分压模块100和采样模块400相连接，输出端分别与放大单元301的负输入端以及信号转换模块200相连接。

其中，放大单元301可以包括运算放大器。

图8为本申请实施例提供的另一种阻抗检测电路的放大模块300的示意图，如图8所示，放大模块300还包括：第一输入电阻Ri1、第二输入电阻Ri2、第一反馈电阻Rf1和第二反馈电阻Rf2。第一输入电阻Ri 1的一端分别与第一反馈电阻Rf1的一端以及放大单元301的正输入端相连接，另一端分别与分压模块100和采样模块400相连接；第二输入电阻Ri2的一端分别与第二反馈电阻Rf2的一端以及放大单元301的负输入端相连接，另一端接地；第一反馈电阻Rf1的另一端接地；第二反馈电阻Rf2的另一端与放大单元301的输出端相连接。其中，第一输入电阻Ri1与第二输入电阻Ri2的阻值相等，第一反馈电阻Rf1与第二反馈电阻Rf2的阻值相等，第一反馈电阻Rf1与第二反馈电阻Rf2均用于设定放大模块300的增益。

图9为本申请实施例提供的一种阻抗检测电路的滤波单元的示意图，如图9所示，放大模块300还包括：滤波单元302；滤波单元包括多个电容C，分别设置在放大单元301的正输入端与接地端GND之间、放大单元301的负输入端与输出端之间以及放大单元301的输出端与接地端GND之间。

其中，如图9所示，滤波单元可以包括第一电容C1、第二电容C2和第三电容C3。第一电容C1、第二电容C2和第三电容C3均为滤波电容。第一电容C1设置在放大单元301的正输入端与接地端GND之间，其一端与放大单元301的正输入端相连接，另一端接地；第二电容C2设置在放大单元301的负输入端与输出端之间，其一端与放大单元301的输出端相连接，另一端与放大单元301的负输入端相连接；第三电容C3设置在放大单元301的输出端与接地端GND之间，其一端与放大单元301的输出端相连接，另一端接地。

图10为本申请实施例提供的一种阻抗检测电路的保护单元的示意图，如图10所示，放大模块300还包括：保护单元303；保护单元包括多个二极管D，分别设置在放大单元301的正输入端与接地端GND之间以及放大单元301的负输入端与接地端GND之间。

其中，如图10所示，保护单元可以包括第一二极管D1和第二二极管D2。第一二极管D1和第二二极管D2均为用于保护放大单元301的输入端的稳压二极管。第一二极管D1设置在放大单元301的正输入端与接地端GND之间，第一二极管D1的阳极与接地端GND相连接，阴极与放大单元301的正输入端相连接；第二二极管D2设置在放大单元301的负输入端与接地端GND之间，第二二极管D2的阳极与接地端GND相连接，阴极与放大单元301的负输入端相连接。

图11为本申请实施例提供的一种阻抗检测电路的信号转换模块200的示意图，如图11所示，信号转换模块200包括：采样保持单元201；采样保持单元201的输入端与放大模块300的输出端相连接。

如图11所示，信号转换模块200还包括：模数转换单元202；模数转换单元202的输入端与采样保持单元201的输出端相连接。模数转换单元202的输出端输出数字信号。

下面，如图12和13所示，以采样模块400中包括三个采样单元401为例，对本申请的实施例一进行进一步说明。

图12为本申请实施例提供的一种待检测目标与阻抗检测电路连接的引脚的示意图，以印刷电路板组件(Printed Circuit Board Assembly，PCBA)模组形式为例，待检测目标包括：压合到玻璃基板上的IC、压合到玻璃基板上的FPC以及压合到PCB板处的FPC。待检测目标的绑定阻抗包括：IC压合到玻璃基板上的COG绑定阻抗，FPC压合到玻璃基板上形成的FOG绑定阻抗，FPC压合到PCB板处的FOB绑定阻抗。图13为本申请实施例提供的一种阻抗检测电路与待检测目标的绑定阻抗连接的示意图。

如图12和13所示，首先，从待检测目标的IC上选择一个闲置引脚Pin_P1A和一个具有GND属性(接地属性)的引脚Pin_P1B作为检测引脚对Pin_P1，其中引脚Pin_P1A与位于玻璃基板G上的第一NMOS管T1的漏极通过第一采样单元401A的第一引脚连接端Q1A相连接，引脚Pin_P1B与第一NMOS管T1的源极通过第一采样单元401A的第二引脚连接端Q2A相连接。在只有第一NMOS管T1导通时，检测引脚对Pin_P1导通，将检测引脚对Pin_P1之间的绑定阻抗在图13中用第一采样电阻Rs1表示，即第一采样电阻Rs1的阻抗等于检测引脚对Pin_P1之间的绑定阻抗。由于COG绑定阻抗为压合到玻璃基板上的IC的单个引脚与玻璃基板之间的绑定阻抗，因此第一采样电阻Rs1的阻抗为COG绑定阻抗的两倍。

其次，如图12和13所示，从FPC上选两个闲置引脚Pin_P2A和Pin_P2B作为检测引脚对Pin_P2，其中，引脚Pin_P2B具有GND属性。引脚Pin_P2A与第二NMOS管T2的漏极通过第二采样单元401B的第一引脚连接端Q1B相连接，引脚Pin_P1B与第二NMOS管T2的源极通过第二采样单元401B的第二引脚连接端Q2B相连接。在只有第二NMOS管T2导通时，检测引脚对Pin_P1和Pin_P2均通过第二NMOS管T2导通，将检测引脚对Pin_P2之间的绑定阻抗在图13中用第二采样电阻Rs2表示，即第一采样电阻Rs1和第二采样电阻Rs2的阻抗之和等于检测引脚对Pin_P1和Pin_P2之间的绑定阻抗之和。由于FOG绑定阻抗为压合到玻璃基板上FPC的单个引脚与玻璃基板之间的阻抗，因此第二采样电阻Rs2的阻抗为FOG绑定阻抗的两倍。

最后，如图12和13所示，从PCB板上选两个引脚Pin_P3A和Pin_P3B作为检测引脚对Pin_P3，其中，引脚Pin_P3B具有GND属性。引脚Pin_P3A与第三NMOS管T3的漏极通过第三采样单元401C的第一引脚连接端Q1C相连接，引脚Pin_P3B与第三NMOS管T3的源极通过第三采样单元401C的第二引脚连接端Q2C相连接。在只有第三NMOS管T3导通时，检测引脚对Pin_P1、Pin_P2和Pin_P3均通过第三NMOS管T3导通，将检测引脚对Pin_P3之间的绑定阻抗在图13中用第三采样电阻Rs3表示，即第一采样电阻Rs1、第二采样电阻Rs2和第三采样电阻Rs3的阻抗之和等于检测引脚对Pin_P1、Pin_P2和Pin_P3之间的绑定阻抗之和。由于FOB绑定阻抗为压合到PCB板处的FPC的单个引脚与PCB板之间的阻抗，因此第三采样电阻Rs3的阻抗为FOB绑定阻抗的两倍。

分压电阻R1对输入电压V进行分压，得到检测电压V1，检测电压V1与每一个导通的采样电阻的大小均成正比；放大单元301的输出电压Vout与检测电压V1成正比；模数转换单元202输出的数字信号即为原始数据(Rawdata)，数字信号与放大单元301的输出电压Vout成正比。

在获得数字信号后，可以通过IC向上位机发出中断信号，上位机应答后，IC将数字信号传输到上位机并与预设阈值进行比较。预设阈值可以为多个，包括第一预设阈值和第二预设阈值，其中，第一预设阈值用于判断绑定阻抗是否在可接受的范围内；第二预设阈值为待检测目标的绑定阻抗为中心值(根据实际情况确定的期望值)的情况下，待检测目标中的IC的输入端接收到的电压VTYP，即第二预设阈值是一个电压值VTYP。将待检测目标中的IC的输入端被预期接收到的电压称为第一逻辑电压VDDI。第二预设阈值被用于作为调整输入至待检测目标中的IC的输入端的第一逻辑电压VDDI的参考值，直到第一逻辑电压VDDI等于第二预设阈值VTYP，这样，对于绑定阻抗不等于中心值且未超过第一预设阈值的待检测目标(模组)，能够自适应调节系统前端输出的第二逻辑电压(即能够驱动IC，使IC工作的逻辑电压)，使待检测目标中的IC的输入端接收到的第一逻辑电压VDDI趋于待检测目标的绑定阻抗为中心值的情况下，待检测目标中的IC的输入端接收到的电压VTYP。其中，系统前端输出的逻辑电压在传输至IC时会变小，因此待检测目标中的IC的输入端接收到的逻辑电压的值与系统前端输出的逻辑电压的值是不同的，将待检测目标中的IC的输入端接收到的逻辑电压称为第一逻辑电压VDDI，将系统前端输出的逻辑电压作为第二逻辑电压，以示区分。

可以使用独立的控制模块或作为待检测目标的IC的GPIO(General PurposeInput/Output)口控制第一NMOS管T1的栅极、第二NMOS管T2的栅极和第三NMOS管T3的栅极。对于多个NMOS管T(第一NMOS管T1、第二NMOS管T2和第三NMOS管T3)，每次只能导通一个NMOS管T，其他的NMOS管T均要断开。因此，当IC的GPIO口针对第一NMOS管T1输出高电平的情况下，对第二NMOS管T2和第三NMOS管T3均输出低电平，使第一NMOS管T1打开，第一采样电阻Rs1的阻值为COG绑定阻抗的两倍(由于两个引脚均有COG绑定阻抗，因此采样电阻测得的绑定阻抗均为单一引脚的COG绑定阻抗的两倍)。当IC的GPIO口针对第二NMOS管T2输出高电平的情况下，对第一NMOS管T1和第三NMOS管T3均输出低电平，使第二NMOS管T2打开，第一采样电阻Rs1和第二采样电阻Rs2的阻值之和为COG+FOG绑定阻抗的两倍。当IC的GPIO口针对第三NMOS管T3输出高电平的情况下，对第一NMOS管T1和第二NMOS管T2均输出低电平，使第三NMOS管T3打开，第一采样电阻Rs1、第二采样电阻Rs2和第三采样电阻Rs3的阻值之和为COG+FOG+FOB绑定阻抗的两倍。

通过放大模块，利用运算放大器的虚短的基本性质可以得到其正输入端的电压V₊与负输入端的电压V_-之间的关系，为V₊＝V_-。根据运算放大器虚断的特性可知，输入端与输出端无电流流过的情况下，流入第二反馈电阻Rf2和第二输入电阻Ri2的电流相等，由此可得：

(Vout-V_-)/Rf2＝V_-/Ri2

其中，Vout为放大单元301的输出端电压，V_-为放大单元301的负输入端电压，Ri2在等式中为第二输入电阻Ri2的阻值，Rf2在等式中为第二反馈电阻Rf2的阻值。

令Ri1+Rf1＝R_A，又通过分压模块100的电阻连接关系可知：

即

其中，R1在等式中为分压模块100中第一电阻R1的阻值，V1在等式中为导通的采样单元401对应的检测电压，V为电源V的值，R_Bonding为第一采样电阻Rs1的阻值，或第一采样电阻Rs1和第二采样电阻Rs2这两个电阻的组合的阻值，或第一采样电阻Rs1、第二采样电阻Rs2和第三采样电阻Rs3这三个电阻的组合的阻值。综上可知：

其中R_Bonding为导通的采样单元401对应的采样电阻Rs，Rf2为第二反馈电阻Rf2，Ri2为第二输入电阻Ri2，Vout为模拟信号Vout，由于R1，Rf2，Ri2以及V为电路中的已知参数，所以由上述公式可知当绑定阻抗变大时，检测电压V1会对应增大，从而使放大模块300输出的电压(模拟信号Vout)变大。通过采样保持单元201将采集到的模拟信号Vout进行存储，再通过模数转换单元202将采集到的模拟信号Vout转换为数字信号Rawdata(原始数据)，数字信号Rawdata对应模拟信号Vout的变大而变大，当数字信号Rawdata大于预设阈值中的第一预设阈值时，可以确定待检测目标的绑定阻抗异常偏大，并对此待检测目标进行拦截，避免与其对应的模组被继续使用。

实施例二

本实施例还提供了一种芯片，其上集成有实施例一所述的阻抗检测电路。

本实施例提供的芯片，基于上述阻抗检测电路相同的构思，故至少能够实现上述阻抗检测电路能够实现的有益效果，在此不再赘述。

实施例三

本实施例还提供了一种显示设备，包括实施例二所述的芯片。

本实施例提供的显示设备，基于上述阻抗检测电路相同的构思，故至少能够实现上述芯片能够实现的有益效果，在此不再赘述。

实施例四

本实施例还提供了一种用于检测绑定阻抗的方法，如图14所示，包括：

S101，接收来自阻抗检测电路的数字信号，数字信号与待检测目标的检测引脚对对应的绑定阻抗成正比，阻抗检测电路如实施例一和实施例二所述；

S102，若数字信号大于第一预设阈值，则将待检测目标的绑定阻抗的阻值标记为异常；若数字信号小于或等于第一预设阈值，则在待检测目标中的IC的输入端获取第一逻辑电压；

S103，比较第一逻辑电压与第二预设阈值；

S104，若第一逻辑电压等于第二预设阈值，则将待检测目标的绑定阻抗的阻值标记为正常；若第一逻辑电压大于或小于第二预设阈值，则调整输入至待检测目标中的IC的输入端的第二逻辑电压，在待检测目标中的IC的输入端获取第一逻辑电压，继续执行所述比较第一逻辑电压与第二预设阈值的步骤，直至第一逻辑电压等于第二预设阈值，将待检测目标的绑定阻抗的阻值标记为正常。

其中，通过调整待检测目标的前端(系统前端)输出的逻辑电压(第二逻辑电压)，从而改变输入至待检测目标中的IC的输入端接收的逻辑电压(第一逻辑电压)。由于前端输出的逻辑电压传输至待检测目标的IC的输入端时，此逻辑电压的值很可能发生改变，因此将在待检测目标中的IC的输入端获取的逻辑电压作为第一逻辑电压，将前端输出的逻辑电压称为第二逻辑电压。

对于获取待检测目标中的IC的输入端的第一逻辑电压，直到第一逻辑电压等于第二预设阈值，将待检测目标的绑定阻抗的阻值标记为正常。其中，第一预设阈值用于判断绑定阻抗的阻值对应的数字信号的值是否在可接受的范围内；第二预设阈值为，待检测目标的绑定阻抗为中心值(根据实际情况确定的期望值)的情况下，待检测目标中的IC的输入端接收到的电压VTYP，即第二预设阈值是一个电压值VTYP。第二预设阈值被用于作为调整输入至待检测目标中的IC的输入端的第二逻辑电压的参考值。

如图15所示，上位机接收到数字信号Rawdata；若数字信号Rawdata的值大于第一预设阈值，则将待检测目标的绑定阻抗的阻值标记为异常，并对此数字信号Rawdata对应的待检测目标进行拦截。若数字信号Rawdata小于等于第一预设阈值，则获取待检测目标中的IC的输入端接收到的第一逻辑电压VDDI；判断第一逻辑电压VDDI是否等于第二预设阈值VTYP；若第一逻辑电压VDDI等于第二预设阈值VTYP，则将待检测目标的绑定阻抗的阻值标记为正常；若第一逻辑电压VDDI大于或小于第二预设阈值VTYP，则调整此待检测目标的前端输出的逻辑电压(第二逻辑电压)，再次获取待检测目标中的IC的输入端接收到的第一逻辑电压VDDI，执行判断第一逻辑电压VDDI是否等于第二预设阈值VTYP的步骤，直至第一逻辑电压VDDI等于第二预设阈值，将待检测目标的绑定阻抗的阻值标记为正常。对于第一逻辑电压VDDI不等于第二预设阈值VTYP的情况，若第一逻辑电压VDDI小于第二预设阈值VTYP，则升高此待检测目标的前端输出的逻辑电压(第二逻辑电压)，并获取待检测目标中的IC的输入端接收到的第一逻辑电压VDDI，判断第一逻辑电压VDDI是否等于第二预设阈值VTYP，若第一逻辑电压VDDI等于第二预设阈值VTYP，则将待检测目标的绑定阻抗的阻值标记为正常；若第一逻辑电压VDDI大于第二预设阈值VTYP，则降低此待检测目标的前端输出的逻辑电压(第二逻辑电压)，并获取待检测目标中的IC的输入端接收到的第一逻辑电压VDDI，执行判断第一逻辑电压VDDI是否等于第二预设阈值VTYP的步骤，直至第一逻辑电压VDDI等于第二预设阈值，将待检测目标的绑定阻抗的阻值标记为正常。本申请的实施方式还能够用于实施例二所述的芯片，其步骤与用于实施例一的步骤相同，在此不再赘述。

针对绑定阻抗不是中心值且小于第一预设阈值的模组(由待检测目标组成的模组)，上位机对数字信号Rawdata进行分析处理，当模组中IC的输入端的第一逻辑电压VDDI小于第二预设阈值VTYP时，则适当增加前端输出的逻辑电压(第二逻辑电压)，使得IC的输入端接收的逻辑电压(第一逻辑电压)趋于绑定阻抗为中心值时对应的第一逻辑电压。同理当模组中IC的输入端的第一逻辑电压VDDI大于第二预设阈值VTYP时，适当减小前端输出的第二逻辑电压，使得IC的输入端接收的第一逻辑电压趋于绑定阻抗为中心值时对应的第一逻辑电压。以此，达到自适应调节IC的输入端所需的逻辑电压(第一逻辑电压)的目的，改善因绑定阻抗差异导致的IC的输入端接收到的第一逻辑电压的差异，以此来提高产品的均一性，同时减少因系统前端的逻辑电压(第二逻辑电压)设置过大造成的功耗损失。

由于更高的刷新率以及分辨率将会导致IC的逻辑电流变大，在这种情况下，绑定阻抗偏大会造成压差偏大，这将可能造成IC的输入端接收到的逻辑电压(第一逻辑电压)不够。在这种情况下的模组会导致产品在常规画面(例如显示较简单的画面)可能无不良现象，但是在如负载较大(例如显示较复杂的画面)或其他一些特殊情况下无法正常显示，从而造成异常模组流向终端。如图1所示的现有绑定阻抗的测试手法需要人工一片一片地测试，但是现有量产项目基本不会一片一片地测试，一般用于产线出问题后分析使用，这将导致绑定阻抗异常产品无法被拦截，从而流向终端，影响产品的可靠性。且由于目前测量绑定阻抗的测试方法无法与系统前端进行交互，所以很多产品的系统前端的逻辑电压(即第二逻辑电压)一般会被设置的尽可能大，以防止IC的输入端接收到的逻辑电压(即第一逻辑电压)不够，但是这样会造成功耗损失。

本申请的实施方式能够自动化监控绑定阻抗，对于包括显示面板(玻璃基板)、FPC、PCB板以及IC的待检测目标，能够将实施例一集成到IC内部，通过前端控制模块或待检测目标中的IC控制多个采样单元中的一个导通，从而获取检测电压，通过放大检测电压，并通过相应算法映射到采样阻值(采样电阻的阻值)，当采样阻值变大，则检测到的检测电压相应变大，经过采样保持模块与数模转换模块得到的数字信号Rawdata也会变大，并将该数字信号Rawdata存入IC内部的缓存区(buffer)。在采集完数字信号后，IC向上位机发出中断信号，上位机应答，IC将数字信号Rawdata上传到上位机并与提前设定的第一预设阈值以及第二预设阈值进行比较，当数字信号Rawdata大于第一预设阈值时，则判定绑定阻抗异常偏大，并对待检测目标进行拦截；当绑定阻抗小于或等于第一预设阈值对应的阻抗，且不等于第二预设阈值对应的阻抗时，上位机根据数字信号Rawdata调整前端逻辑电压输入使得IC的输入端接收的第一逻辑电压趋于绑定阻抗为中心值时对应的第一逻辑电压，从而能够自适应调整IC输入端所需的逻辑电压(即第一逻辑电压)，改善因绑定阻抗不同对产品造成的压降差异，从而来提高产品的均一性，与此同时，还能够减少因系统前端的逻辑电压(即第二逻辑电压)设置过大导致的产品功耗损失增加，从而提升产品竞争力。

本实施例提供的用于检测绑定阻抗的方法，基于上述阻抗检测电路相同的构思，故至少能够实现上述阻抗检测电路能够实现的有益效果，在此不再赘述。

本申请的系统中，由于采样模块能够与待检测目标的检测引脚对直接连接，因此只需要连接两个引脚，就能够获得与待检测目标的绑定阻抗对应的检测电压，从而能够降低检测难度和人工成本，并提升绑定阻抗检测效率；信号转换模块200能够将检测电压的模拟信号转换为表征待检测目标绑定阻抗与预设阈值的关系的数字信号，从而能够提升绑定阻抗的检测速度，进一步提升绑定阻抗检测效率。

应该注意的是上述实施例对本申请进行说明而不是对本申请进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围，其均应涵盖在本申请的权利要求和说明书的范围当中。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。

在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的器件或步骤。位于器件之前的单词“一”或“一个”不排除存在多个这样的器件。本申请可以借助于包括有若干不同器件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

以上，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (14)

1.一种阻抗检测电路，其特征在于，包括：分压模块、采样模块和信号转换模块；其中，

所述采样模块与待检测目标的检测引脚对相连接，用于在导通的情况下，获取与所述检测引脚对对应的绑定阻抗；

所述分压模块的一端与电源相连接，另一端分别与所述采样模块以及所述信号转换模块相连接，用于根据所述采样模块获取的所述绑定阻抗对电源输出的电压进行分压，得到与所述绑定阻抗对应的检测电压；

所述信号转换模块，用于输入所述检测电压的模拟信号，将所述模拟信号转换为数字信号，所述数字信号用于表征所述待检测目标的所述绑定阻抗是否小于预设阈值。

2.如权利要求1所述的阻抗检测电路，其特征在于，所述阻抗检测电路还包括放大模块，

所述放大模块，用于输入所述检测电压，以及对所述检测电压进行放大得到所述检测电压的模拟信号，并将所述模拟信号输出至所述信号转换模块。

3.如权利要求1或2所述的阻抗检测电路，其特征在于，所述采样模块包括：至少一个采样单元；

任一采样单元的一端分别与所述分压模块、所述检测引脚对中的一个引脚以及放大模块相连接，另一端与所述检测引脚对中的另一个引脚相连接；

所述采样单元用于在控制端输入控制信号的情况下，使所述采样单元两端连接的检测引脚对导通，将所述检测引脚对之间的绑定阻抗接入至所述采样单元，以获取所述检测引脚对之间的绑定阻抗。

4.如权利要求3所述的阻抗检测电路，其特征在于，所述采样单元包括N-沟道金属氧化物半导体NMOS管，所述NMOS管的漏极作为所述采样单元的第一引脚连接端，分别与所述分压模块、所述检测引脚对中的一个引脚以及所述放大模块相连接，所述NMOS管的源极作为所述采样单元的第二引脚连接端，与所述检测引脚对中的另一个引脚相连接。

5.如权利要求4所述的阻抗检测电路，其特征在于，当所述采样模块包括多个采样单元的情况下，所述多个采样单元分别对应的多个第一引脚连接端相互并联，以及所述多个采样单元分别对应的多个第二引脚连接端相互并联。

6.如权利要求1所述的阻抗检测电路，其特征在于，所述放大模块包括：放大单元；

所述放大单元的正输入端分别与所述分压模块和所述采样模块相连接，输出端分别与所述放大单元的负输入端以及所述信号转换模块相连接。

7.如权利要求6所述的阻抗检测电路，其特征在于，所述放大模块还包括：第一输入电阻、第二输入电阻、第一反馈电阻和第二反馈电阻；

所述第一输入电阻的一端分别与所述第一反馈电阻的一端以及所述放大单元的正输入端相连接，另一端分别与所述分压模块和所述采样模块相连接；

所述第二输入电阻的一端分别与所述第二反馈电阻的一端以及所述放大单元的负输入端相连接，另一端接地；

所述第一反馈电阻的另一端接地；

所述第二反馈电阻的另一端与所述放大单元的输出端相连接。

8.如权利要求6所述的阻抗检测电路，其特征在于，所述放大模块还包括：滤波单元；

所述滤波单元包括多个电容，分别设置在所述放大单元的正输入端与接地端之间、所述放大单元的负输入端与所述输出端之间以及所述放大单元的输出端与所述接地端之间。

9.如权利要求6所述的阻抗检测电路，其特征在于，所述放大模块还包括：保护单元；

所述保护单元包括多个二极管，分别设置在所述放大单元的正输入端与所述接地端之间以及放大单元的负输入端与所述接地端之间。

10.如权利要求1所述的阻抗检测电路，其特征在于，所述信号转换模块包括：采样保持单元；

所述采样保持单元的输入端与所述放大模块的输出端相连接。

11.如权利要求10所述的阻抗检测电路，其特征在于，所述信号转换模块还包括：模数转换单元；

所述模数转换单元的输入端与所述采样保持单元的输出端相连接。

12.一种芯片，其特征在于，其上集成有权利要求1-11任一项所述的阻抗检测电路。

13.一种显示设备，其特征在于，包括权利要求12所述的芯片。

14.一种用于检测绑定阻抗的方法，其特征在于，包括：

接收来自阻抗检测电路的数字信号，所述数字信号与待检测目标的检测引脚对对应的绑定阻抗成正比，所述阻抗检测电路如权利要求1-12任一项所述；

若所述数字信号大于第一预设阈值，则将所述待检测目标的所述绑定阻抗的阻值标记为异常；若所述数字信号小于或等于所述第一预设阈值，则在待检测目标中的IC的输入端获取第一逻辑电压；

比较所述第一逻辑电压与第二预设阈值；

若所述第一逻辑电压等于第二预设阈值，则将所述待检测目标的所述绑定阻抗的阻值标记为正常；若所述第一逻辑电压大于或小于所述第二预设阈值，则调整输入至所述待检测目标的第二逻辑电压，在所述待检测目标中的IC的输入端获取所述第一逻辑电压，则继续执行所述比较所述第一逻辑电压与所述第二预设阈值的步骤，直至所述第一逻辑电压等于所述第二预设阈值，将所述待检测目标的所述绑定阻抗的阻值标记为正常。