CN118299405A - 晶体管、其制作方法及电子装置 - Google Patents
晶体管、其制作方法及电子装置 Download PDFInfo
- Publication number
- CN118299405A CN118299405A CN202310002445.2A CN202310002445A CN118299405A CN 118299405 A CN118299405 A CN 118299405A CN 202310002445 A CN202310002445 A CN 202310002445A CN 118299405 A CN118299405 A CN 118299405A
- Authority
- CN
- China
- Prior art keywords
- layer
- substrate
- electrode
- source electrode
- active layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 118
- 239000000463 material Substances 0.000 claims abstract description 85
- 239000004065 semiconductor Substances 0.000 claims abstract description 50
- 230000002159 abnormal effect Effects 0.000 claims abstract description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 27
- 125000005842 heteroatom Chemical group 0.000 claims description 26
- 239000007769 metal material Substances 0.000 claims description 24
- 229910000480 nickel oxide Inorganic materials 0.000 claims description 23
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 16
- 239000002041 carbon nanotube Substances 0.000 claims description 16
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 16
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 claims description 16
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 13
- 229910052733 gallium Inorganic materials 0.000 claims description 13
- 229910052738 indium Inorganic materials 0.000 claims description 13
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 13
- 239000011787 zinc oxide Substances 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 5
- CWQXQMHSOZUFJS-UHFFFAOYSA-N molybdenum disulfide Chemical compound S=[Mo]=S CWQXQMHSOZUFJS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052982 molybdenum disulfide Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 235
- 238000000034 method Methods 0.000 description 29
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 22
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 22
- 238000001755 magnetron sputter deposition Methods 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- 238000002161 passivation Methods 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 239000011651 chromium Substances 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 8
- 239000002238 carbon nanotube film Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 4
- 230000000875 corresponding effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000002596 correlated effect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- SQEHCNOBYLQFTG-UHFFFAOYSA-M lithium;thiophene-2-carboxylate Chemical compound [Li+].[O-]C(=O)C1=CC=CS1 SQEHCNOBYLQFTG-UHFFFAOYSA-M 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Abstract
本公开提供的晶体管、其制作方法及电子装置，包括衬底基板；第一栅极，位于衬底基板之上；有源层，与第一栅极异层绝缘设置，有源层包括源极区，源极区在衬底基板上的正投影与第一栅极在衬底基板上的正投影相互交叠；源极，与第一栅极异层绝缘设置，源极在衬底基板上的正投影覆盖源极区在衬底基板上的正投影，源极包括异质半导体材料层，异质半导体材料层与源极区的有源层接触设置。
Description
技术领域
本公开涉及电子技术领域，尤其涉及一种晶体管、其制作方法及电子装置。
背景技术
源控晶体管(source gated transistor)由于具有低的饱和电压，大的输出电阻以及可抑制短沟道效应，可应用于高增益放大器，高分辨率显示驱动晶体管等领域，而得到学术界及工业界的广泛关注。
发明内容
本公开实施例提供一种晶体管、其制作方法及电子装置，用以提升源控晶体管的开态电流水平。
本公开实施例提供了一种晶体管、其制作方法及电子装置，具体方案如下：
一方面，本公开提供了一种晶体管，包括：
衬底基板；
第一栅极，位于所述衬底基板之上；
有源层，与所述第一栅极异层绝缘设置，所述有源层包括源极区，所述源极区在所述衬底基板上的正投影与所述第一栅极在所述衬底基板上的正投影相互交叠；
源极，与所述第一栅极异层绝缘设置，所述源极在所述衬底基板上的正投影覆盖所述源极区在所述衬底基板上的正投影，所述源极包括异质半导体材料层，所述异质半导体材料层与所述源极区的所述有源层接触设置。
在一些实施例中，在本公开实施例提供的上述晶体管中，所述异质半导体材料层的材料包括氧化镍、碳纳米管、多晶硅中的至少一种。
在一些实施例中，在本公开实施例提供的上述晶体管中，所述第一栅极所在层位于所述衬底基板与所述有源层之间，所述源极所在层位于所述有源层远离所述衬底基板的一侧。
在一些实施例中，在本公开实施例提供的上述晶体管中，所述源极还包括金属材料层，所述金属材料层位于所述异质半导体材料层远离所述衬底基板的一侧。
在一些实施例中，在本公开实施例提供的上述晶体管中，还包括位于所述源极所在层远离所述衬底基板一侧的接触电极，所述接触电极与所述金属材料层电连接。
在一些实施例中，在本公开实施例提供的上述晶体管中，所述有源层位于所述衬底基板与所述源极所在层之间，所述第一栅极所在层位于所述源极所在层远离所述衬底基板的一侧。
在一些实施例中，在本公开实施例提供的上述晶体管中，还包括与所述有源层同层、不同材料的接触电极，所述接触电极与所述有源层间隔设置且与所述异质半导体材料层接触设置。
在一些实施例中，在本公开实施例提供的上述晶体管中，还包括位于所述有源层与所述衬底基板之间第二栅极，所述有源层包括沟道区，所述沟道区在所述衬底基板上的正投影位于所述第二栅极在所述衬底基板上的正投影内。
在一些实施例中，在本公开实施例提供的上述晶体管中，还包括位于所述有源层远离所述衬底基板一侧的漏极，所述有源层包括漏极区，所述漏极与所述漏极区的所述有源层接触设置。
在一些实施例中，在本公开实施例提供的上述晶体管中，所述有源层的材料包括铟镓锌氧化物、氧化锌、二硫化钼中的至少一种。
基于同一发明构思，本公开实施例还提供了一种上述晶体管的制作方法，包括：
提供一个衬底基板；
在所述衬底基板上形成第一栅极、有源层和源极，其中，所述有源层和所述源极分别与所述第一栅极异层绝缘设置，所述有源层包括源极区，所述源极区在所述衬底基板上的正投影与所述第一栅极在所述衬底基板上的正投影相互交叠，所述源极在所述衬底基板上的正投影覆盖所述源极区在所述衬底基板上的正投影，所述源极包括异质半导体材料层，所述异质半导体材料层与所述源极区的所述有源层接触设置。
在一些实施例中，在本公开实施例提供的上述制作方法中，形成异质半导体材料层，具体包括：
在Ar:O2之比为0.25～4的氛围下形成厚度为20nm～50nm的氧化镍膜，并对所述氧化镍膜进行构图形成异质半导体材料层。
基于同一发明构思，本公开实施例还提供了一种电子装置，包括本公开实施例提供的上述晶体管。
本公开有益效果如下：
本公开实施例提供的晶体管、其制作方法及电子装置，包括衬底基板；第一栅极，位于衬底基板之上；有源层，与第一栅极异层绝缘设置，有源层包括源极区，源极区在衬底基板上的正投影与第一栅极在衬底基板上的正投影相互交叠；源极，与第一栅极异层绝缘设置，源极在衬底基板上的正投影覆盖源极区在衬底基板上的正投影，源极包括异质半导体材料层，异质半导体材料层与源极区的有源层接触设置。本公开设置源极包括与源极区的有源层接触的异质半导体材料层，使得可通过调整该异质半导体材料层的能带结构和/或掺杂浓度来提升开态电流水平。与相关技术相比，具有高可靠性及均匀性、开态电流调节范围大、简化电路设计、适合低成本大面积制备，与现有工艺兼容等优点。
附图说明
图1为本公开实施例提供的晶体管的一种结构示意图；
图2为本公开实施例提供的晶体管的又一种结构示意图；
图3为本公开实施例提供的晶体管的又一种结构示意图；
图4为本公开实施例提供的晶体管的一种输出特性曲线；
图5为本公开实施例提供的晶体管的一种输出特性曲线；
图6为本公开实施例提供的晶体管的一种输出特性曲线。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。需要注意的是，为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。需要注意的是，在附图中，为了清楚，放大了层、膜、面板、区域等的厚度。在本公开中参照作为理想化实施方式的示意图的横截面图描述示例性实施方式。这样，将预计到作为例如制造技术和/或公差的结果的与图的形状的偏差。因而，本公开中描述的实施方式不应解释为限于如本公开中所示的区域的具体形状，而是包括由例如制造所导致的形状方面的偏差。例如，图示或描述为平坦的区域可典型地具有粗糙的和/或非线性的特征；所图示的尖锐的角可为圆形的等。因而，图中所示的区域在本质上是示意性的，并且它们的尺寸和形状不意图图示区域的精确形状、不反映真实比例，目的只是示意说明本公开内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。为了保持本公开实施例的以下说明清楚且简明，本公开省略了已知功能和已知部件的详细说明。
除非另作定义，此处使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“内”、“外”、“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在下面的描述中，当元件或层被称作“在”另一元件或层“上”或“连接到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到所述另一元件或层，或者可以存在中间元件或中间层。当元件或层被称作“设置于”另一元件或层“的一侧”时，该元件或层可以直接在所述另一元件或层的一侧，直接连接到所述另一元件或层，或者可以存在中间元件或中间层。然而，当元件或层被称作“直接在”另一元件或层“上”、“直接连接到”另一元件或层时，不存在中间元件或中间层。术语“和/或”包括一个或更多个相关列出项的任意和全部组合。
相关技术中的源控晶体管通常采用特殊的源极设计以在源极附近获得一定的势垒区域，例如采用高功函数金属铂(Pt)、铅(Pd)、金(Au)等与有源层接触形成肖特基势垒，通过栅压来改变势垒的高度及空间分布区域，来获得栅控能力。但是上述方法因栅控对于有源层费米能级的调控有限，会由于肖特基势垒的引入而带来较大的串联电阻，极大地限制了开态电流的大小。另一些研究则在源极下方制备纳米量级的介质层，通过隧穿原理来提升开态电流。但是该隧穿层对制备技术要求较高，大面积均匀的薄膜及良好的界面对于常规镀膜技术而言是极大的挑战。因此，如何实现大的开态电流对于源控晶体管是一个亟待解决的问题。
为了改善相关技术中存在的上述技术问题，本公开实施例提供了一种晶体管，如图1至图3所示，包括：
衬底基板101，该衬底基板101可为玻璃基板；
第一栅极102，位于衬底基板101之上，第一栅极102的材料可以包括钼(Mo)、铝(Al)、钛(Ti)、铬(Cr)、镍(Ni)等，第一栅极102的厚度可以为200nm～300nm，例如200nm、250nm、300nm等；
有源层103，与第一栅极102异层绝缘设置，有源层103包括源极区1031，源极区1031在衬底基板101上的正投影与第一栅极102在衬底基板101上的正投影相互交叠，有源层103的材料可以包括铟镓锌氧化物(IGZO)、氧化锌(ZnO)等氧化物、二硫化钼(MoS2)等二维材料、以及有机材料中的至少一种，有源层103的厚度可以为30nm～60nm，例如30nm、40nm、50nm、60nm等；
源极104，与第一栅极102异层绝缘设置，源极104在衬底基板101上的正投影覆盖源极区1031在衬底基板101上的正投影，源极104包括异质半导体材料层1041，异质半导体材料层1041与源极区1031的有源层103接触设置。
在本公开提供的上述晶体管中，通过设置源极104包括与源极区1031的有源层103接触的异质半导体材料层1041，使得可通过调整该异质半导体材料层1041的能带结构和/或掺杂浓度来提升开态电流水平。与相关技术相比，具有高可靠性及均匀性、开态电流调节范围大、简化电路设计、适合低成本大面积制备，与现有工艺兼容等优点。
在一些实施例中，在本公开实施例提供的上述晶体管中，异质半导体材料层1041的材料可以包括氧化镍(NiO)、碳纳米管(CNT)、多晶硅(P-Si)中的至少一种。可选地，氧化镍(NiO)材质的异质半导体材料层1041厚度可为20nm～50nm，例如20nm、30nm、40nm、50nm等；碳纳米管(CNT)材质的异质半导体材料层1041厚度可近似等于碳纳米管(CNT)的轴向尺寸；多晶硅(P-Si)材质的异质半导体材料层1041厚度可为30nm～100nm，例如30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm等。
可选地，在异质半导体材料层1041的材料为氧化镍(NiO)情况下，氧化镍(NiO)与有源层103的材料之间会形成异质结及空间电荷区；在第一栅极102的栅控作用下，氧化镍(NiO)、有源层103的材料的准费米能级偏离平衡状态时的统一费米能级，远离导带底与价带顶，致使P区、N区的少子浓度增加，空间电荷区变宽，由于异质结的反向电流与空间电荷区宽度正相关，因此，异质结的反向电流增大；在第一栅极102的栅压(Vg)超过晶体管的阈值电压(Vth)时，异质结的反向电流即是晶体管的开态电流，因此，本公开可获得较大的开态电流。另外，由于氧化镍(NiO)为p型半导体，制备过程中Ar:O2比例会显著改变其初始掺杂浓度，费米能级的位置调节范围较大，所以本公开不仅可获得较大的开态电流、还可使得开态电流具有较大的调谐范围。
在异质半导体材料层1041的材料为碳纳米管(CNT)的情况下，因为碳纳米管(CNT)的禁带宽度较小、本征载流子浓度较高，且碳纳米管(CNT)与有源层103的材料之间所形成异质结的反向电流与本征载流子浓度正相关，所以较高的本征载流子会导致异质结的反向电流相对较大，从而获得较大的开态电流。在一些实施例中，可通过第一栅极102施加电压来调控碳纳米管(CNT)中的载流子浓度实现静电掺杂，以改变其费米能级及掺杂浓度，使得初始的空间电荷区宽度有所改变，从而可调节晶体管的开态电流及范围。
在异质半导体材料层1041的材料为多晶硅(P-Si)的情况下，相较于氧化镍(NiO)，多晶硅(P-Si)的禁带宽度更小、本征载流子浓度更高，获得的异质结反向电流更大，相应的开态电流更大。
在一些实施例中，在本公开实施例提供的上述晶体管中，如图1所示，第一栅极102所在层位于衬底基板101与有源层103之间，源极104所在层位于有源层103远离衬底基板101的一侧，换言之，晶体管为底栅型晶体管。继续参见图1可见，在该底栅型晶体管中，有源层103的源极区1031、漏极区1032和沟道区1033在衬底基板101上的正投影均位于第一栅极102在衬底基板101上的正投影内，因此，源极区1031、漏极区1032和沟道区1033均可受栅极调控。可选地，该底栅型晶体管还可以包括设置在第一栅极102所在层与有源层103之间的第一栅绝缘层105，如图1所示。第一栅绝缘层105的材料可以包括氮化硅(SiNx)和/或氧化硅(SiO2)，第一栅绝缘层105可为氮化硅(SiNx)层或氧化硅(SiO2)层构成的单层结构，也可以为氮化硅(SiNx)层和氧化硅(SiO2)层构成的叠层结构，第一栅绝缘层105的厚度可以为100nm～300nm，例如100nm、150nm、200nm、250nm、300nm等。
在一些实施例中，在本公开实施例提供的上述晶体管中，如图1所示，为增强源极104的导电性，减小源极104的电阻，源极104还可以包括金属材料层1042，金属材料层1042位于异质半导体材料层1041远离衬底基板101的一侧，可选地，金属材料层1042的材料可以包括钼(Mo)、铝(Al)、钛(Ti)、铬(Cr)、镍(Ni)中的至少一种，金属材料层1042的厚度可以为100nm～300nm，例如100nm、150nm、200nm、250nm、300nm等。
在一些实施例中，在本公开实施例提供的上述晶体管中，如图1所示，还包括位于源极104所在层远离衬底基板101一侧的接触电极106，接触电极106与金属材料层1042电连接，可选地，接触电极106通过贯穿钝化层107的过孔与金属材料层1042电连接。该接触电极106可实现源极104与晶体管外部电子元件(例如像素电极)的电连接，以便于将该晶体管应用于电路等产品中。在一些实施例中，钝化层107的材料可以包括氮化硅(SiNx)和/或氧化硅(SiO2)，钝化层107可为氮化硅(SiNx)层或氧化硅(SiO2)层构成的单层结构，也可以为氮化硅(SiNx)层和氧化硅(SiO2)层构成的叠层结构，在此不做限定。
在一些实施例中，在本公开实施例提供的上述晶体管中，如图2和图3所示，有源层103位于衬底基板101与源极104所在层之间，第一栅极102所在层位于源极104所在层远离衬底基板101的一侧，此时，晶体管为顶栅型晶体管。值得注意的是，在图2中有源层103的源极区1031和沟道区1033在衬底基板101上的正投影位于第一栅极102的正投影内，漏极区1032在衬底基板101上的正投影与第一栅极102在衬底基板101上的正投影互不交叠，因此仅源极区1031和沟道区1033可受栅极调控；在图3中，有源层103的漏极区1032、沟道区1033在衬底基板101上的正投影与第一栅极102在衬底基板101上的正投影互不交叠，仅有源层103的源极区1031在衬底基板101上的正投影与第一栅极102在衬底基板101上的正投影相互交叠，因此，仅源极区1031可受栅极调控。继续参见图2和图3可见，该顶栅型晶体管还可以包括设置在第一栅极102所在层与有源层103之间的第一栅绝缘层105，该第一栅绝缘层105的材料可以包括氧化铝(Al2O3)或二氧化铪(HfO2)，第一栅绝缘层105的厚度可以为50nm～100nm，例如50nm、60nm、70nm、80nm、90nm、100nm等。
在一些实施例中，在本公开实施例提供的上述晶体管中，如图2和图3所示，还可以包括与有源层103同层、不同材料的接触电极106，接触电极106与有源层103间隔设置且与异质半导体材料层1041接触设置，因异质半导体材料层1041的方阻较大，系统走线通常需要金属辅助，接触电极106即实现与异质半导体材料层1041的连接，以应用电路等产品中。可选地，接触电极106的材料可以包括钼(Mo)、铝(Al)、钛(Ti)、铬(Cr)、镍(Ni)中的至少一种，接触电极106的厚度可为200nm～500nm，例如200nm、300nm、400nm、500nm等。
在一些实施例中，在本公开实施例提供的上述晶体管中，如图3所示，晶体管为双栅型晶体管，还可以包括位于有源层103与衬底基板102之间第二栅极108，有源层103的沟道区1033在衬底基板101上的正投影位于第二栅极108在衬底基板101上的正投影内，以使得沟道区1033受第二栅极108调控。可选地，第二栅极108的材料可以包括钼(Mo)、铝(Al)、钛(Ti)、铬(Cr)、镍(Ni)等，第二栅极108的厚度可以为200nm～300nm，例如200nm、250nm、300nm等。在一些实施例中，如图3所示，第二栅极108所在层与有源层103可设置有第二栅绝缘层109，可选地，第二栅绝缘层109的材料可以包括氮化硅(SiNx)和/或氧化硅(SiO2)，第一栅绝缘层105可为氮化硅(SiNx)层或氧化硅(SiO2)层构成的单层结构，也可以为氮化硅(SiNx)层和氧化硅(SiO2)层构成的叠层结构，第二栅绝缘层109的厚度可以为200nm～300nm，例如200nm、250nm、300nm等。
在一些实施例中，在本公开实施例提供的上述晶体管中，如图1至图3所示，还包括位于有源层103远离衬底基板101一侧的漏极110，漏极110与漏极区1032的有源层103接触设置；具体地，在图1中，漏极110位于有源层103与钝化层107之间，在一些实施例中，可分别构图形成漏极110和金属材料层1042，且漏极110的材料与金属材料层1042的材料可以不同；在图2和图3中，漏极110位于有源层103与第一栅绝缘层105之间，在一些实施例中，可一次构图形成漏极110和接触电极106，因此漏极110的材料与接触电极106的材料相同。可选地，漏极110的材料可以包括钼(Mo)、铝(Al)、钛(Ti)、铬(Cr)、镍(Ni)中的至少一种，漏极110的厚度可以为200nm～500nm，例如200nm、300nm、400nm、500nm等。
基于同一发明构思，本公开实施例提供了一种上述晶体管的制作方法，由于该制作方法解决问题的原理与上述晶体管解决问题的原理相似，以下不再赘述。
在一些实施例中，本公开实施例提供的上述晶体管的制作方法可以包括以下步骤：
提供一个衬底基板；
在衬底基板上形成第一栅极、有源层和源极，其中，有源层和源极分别与第一栅极异层绝缘设置，有源层包括源极区，源极区在衬底基板上的正投影与第一栅极在衬底基板上的正投影相互交叠，源极在衬底基板上的正投影覆盖源极区在衬底基板上的正投影，源极包括异质半导体材料层，异质半导体材料层与源极区的有源层接触设置。
为更好地理解本公开提供的制作方案的技术方案，以下以五个实施例为例进行说明。
实施例1
(1)采用标准清洗工艺清洗0.5T的玻璃衬底作为衬底基板101。
(2)采用磁控溅射的方式，在衬底基板101上制备厚度为200nm～300nm的钼金属膜。
(3)对钼金属膜进行构图形成第一栅极102，其在衬底基板101上的正投影与后续制作的源极104有一定的交叠。
(4)在第一栅极102所在层上制备第一栅绝缘层105，第一栅绝缘层105的材料为氮化硅(SiNx)和/或氧化硅(SiO2)，厚度为100nm～300nm。
(5)采用磁控溅射的方式，在第一栅绝缘层105上制备厚度为30nm～60nm的铟镓锌氧化物(IGZO)膜。
(6)对铟镓锌氧化物(IGZO)膜进行构图形成有源层103，有源层103包括源极区1031、漏极区1032、以及位于二者之间的沟道区1033。
(7)在空气气氛下中对有源层103退火处理1h，温度为300℃～400℃。
(8)采用磁控溅射的方式，在有源层103上制备厚度为200nm～500nm的钼金属膜，并对钼金属膜进行构图形成漏极110。
(9)采用磁控溅射的方式，在漏极110所在层上制备厚度为20nm～50nm的氧化镍膜、以及厚度为100nm～300nm的镍金属膜，并对氧化镍金属膜构图形成异质半导体材料层1041，对镍金属膜进行构图形成金属材料层1042，该异质半导体材料层1041与金属材料层1042构成源极104。
在一些实施例中，可在Ar:O2之比为0.25～4的氛围下形成厚度为20nm～50nm的氧化镍膜，以调节晶体管的开态电流。图4至图6分别示出了Ar:O2为4、1.5和0.66的条件下晶体管的输出特性(Id-Vds)曲线，其中，图4至图6中a、b、c、d、e、f分别表示第一栅极102的电压为0V、2V、4V、6V、8V、10V的条件下对应的Id-Vds曲线。由图4至图6可见，Ar:O2的比例越高，对应镍(Ni)空位越少，掺杂水平越低，因此P区少子越多，空间电荷区变宽，形成的反向电流越大，开态电流越大。
(10)在源极104所在层上制备材质为氮化硅(SiNx)和/或氧化硅(SiO2)的钝化层107，以对有源层103进行钝化；可选地，钝化层107包括用于连接金属材料层1042与后续制作的接触电极106的过孔。
(11)在钝化层107上形成与金属材料层1042电连接的接触电极106。
实施例2
(1)采用标准清洗工艺清洗0.5T的玻璃衬底作为衬底基板101。
(2)采用磁控溅射的方式，在衬底基板101上制备厚度为200nm～300nm的钼金属膜。
(3)对钼金属膜进行构图形成第一栅极102，其在衬底基板101上的正投影与后续制作的源极104有一定的交叠。
(4)在第一栅极102所在层上制备第一栅绝缘层105，第一栅绝缘层105的材料为氮化硅(SiNx)和/或氧化硅(SiO2)，厚度为100nm～300nm。
(5)采用磁控溅射的方式，在第一栅绝缘层105上制备厚度为30nm～60nm的铟镓锌氧化物(IGZO)膜。
(6)对铟镓锌氧化物(IGZO)膜进行构图形成有源层103，有源层103包括源极区1031、漏极区1032、以及位于二者之间的沟道区1033。
(7)在空气气氛下中对有源层103退火处理1h，温度为300℃～400℃。
(8)采用磁控溅射的方式，在有源层103上制备厚度为200nm～500nm的钼金属膜，并对钼金属膜进行构图形成漏极110。
(9)溶液法制备一层碳纳米管薄膜以及源极金属膜，并对碳纳米管薄膜构图形成异质半导体材料层1041，对源极金属膜进行构图形成金属材料层1042，该异质半导体材料层1041与金属材料层1042构成源极104。
(10)在源极104所在层上制备材质为氮化硅(SiNx)和/或氧化硅(SiO2)的钝化层107，以对有源层103进行钝化；可选地，钝化层107包括用于连接金属材料层1042与后续制作的接触电极106的过孔。
(11)在钝化层107上形成与金属材料层1042电连接的接触电极106。
实施例3
(1)采用标准清洗工艺清洗0.5T的玻璃衬底作为衬底基板101。
(2)采用磁控溅射的方式，在衬底基板101上制备厚度为200nm～300nm的钼金属膜。
(3)对钼金属膜进行构图形成第一栅极102，其在衬底基板101上的正投影与后续制作的源极104有一定的交叠。
(4)在第一栅极102所在层上制备第一栅绝缘层105，第一栅绝缘层105的材料为氮化硅(SiNx)和/或氧化硅(SiO2)，厚度为100nm～300nm。
(5)采用磁控溅射的方式，在第一栅绝缘层105上制备厚度为30nm～60nm的铟镓锌氧化物(IGZO)膜。
(6)对铟镓锌氧化物(IGZO)膜进行构图形成有源层103，有源层103包括源极区1031、漏极区1032、以及位于二者之间的沟道区1033。
(7)在空气气氛下中对有源层103退火处理1h，温度为300℃～400℃。
(8)采用磁控溅射的方式，在有源层103上制备厚度为200nm～500nm的钼金属膜，并对钼金属膜进行构图形成漏极110。
(9)在漏极110所在层上形成厚度为30nm～100nm的非晶硅膜，并对非晶硅膜进行构图形成源极图案，该源极图案在衬底基板101上的正投影与后续制作的接触电极106在衬底基板101上的正投影有一定的交叠，并与第一栅极102在衬底基板101上的正投影有一定的交叠；通过激光退火(ELA)工艺将源极图案的材质由非晶硅(a-Si)转变为多晶硅(p-Si)，以获得多晶硅(p-Si)材质的异质半导体材料层1041。
(10)在异质半导体材料层1041所在层上制备源极金属膜，并对源极金属膜进行构图形成金属材料层1042，该金属材料层1042与异质半导体材料层1041构成源极104。
(11)在源极104所在层上制备材质为氮化硅(SiNx)和/或氧化硅(SiO2)的钝化层107，以对有源层103进行钝化；可选地，钝化层107包括用于连接源极104与后续制作的接触电极106的过孔。
(12)在钝化层107上形成与金属材料层1042电连接的接触电极106。
实施例4
(1)采用标准清洗工艺清洗0.5T的玻璃衬底作为衬底基板101。
(2)采用磁控溅射的方式，在衬底基板101上制备厚度为30nm～60nm的铟镓锌氧化物(IGZO)膜。
(3)对铟镓锌氧化物(IGZO)膜进行构图形成有源层103，有源层103包括源极区1031、漏极区1032、以及位于二者之间的沟道区1033。
(4)在空气气氛下中对有源层103退火处理1h，温度为300℃～400℃。
(5)采用磁控溅射的方式，在有源层103上制备厚度为200nm～500nm的钼金属膜，并对钼金属膜进行构图形成漏极110和接触电极106。
(6)通过溶液涂布方法，例如旋涂(spin coating)、喷涂(spray)，狭缝式涂布(slit coating)，将碳纳米管溶液涂布在漏极110和接触电极106所在之上，形成一层碳纳米管薄膜。
(7)对碳纳米管薄膜构图形成源极104，该源极104在衬底基板101上的正投影与接触电极106在衬底基板101上的正投影有一定的交叠。
(8)在源极104所在层上制备材质为氧化铝(Al2O3)和/或二氧化铪(HfO2)、厚度为50nm～100nm的第一栅绝缘层105。
(9)采用磁控溅射的方式，在第一栅绝缘层105上制备厚度为200nm～300nm的钼金属膜。
(10)对钼金属膜进行构图形成第一栅极102，该第一栅极102在衬底基板101上的正投影与源极104在衬底基板101上的正投影具有一定的交叠。
实施例5
(1)采用标准清洗工艺清洗0.5T的玻璃衬底作为衬底基板101。
(2)采用磁控溅射的方式，在衬底基板101上制备厚度为200nm～300nm的钼金属膜；并对钼金属膜进行构图形成第二栅极108。
(3)在第二栅极108所在层上制备第二栅绝缘层109，第二栅绝缘层109的材料为氮化硅(SiNx)和/或氧化硅(SiO2)，厚度为200nm～300nm。
(4)采用磁控溅射的方式，在第一栅绝缘层105上制备厚度为30nm～60nm的铟镓锌氧化物(IGZO)膜。
(5)对铟镓锌氧化物(IGZO)膜进行构图形成有源层103，有源层103包括源极区1031、漏极区1032、以及位于二者之间的沟道区1033。
(6)在空气气氛下中对有源层103退火处理1h，温度为300℃～400℃。
(7)采用磁控溅射的方式，在有源层103上制备厚度为200nm～500nm的钼金属膜，并对钼金属膜进行构图形成漏极110和接触电极106。
(8)通过溶液工艺，在漏极110和接触电极106所在之上形成一层碳纳米管薄膜。
(9)对碳纳米管薄膜构图形成源极104，该源极104在衬底基板101上的正投影与接触电极106在衬底基板101上的正投影有一定的交叠。
(10)在源极104所在层上制备材质为氧化铝(Al2O3)和/或二氧化铪(HfO2)、厚度为50nm～100nm的第一栅绝缘层105。
(11)采用磁控溅射的方式，在第一栅绝缘层105上制备厚度为200nm～300nm的钼金属膜。
(12)对钼金属膜进行构图形成第一栅极102，该第一栅极102在衬底基板101上的正投影与源极104在衬底基板101上的正投影具有一定的交叠。
需要说明的是，在本公开实施例提供的上述制作方法中，形成各层结构涉及到的构图工艺，不仅可以包括沉积、光刻胶涂覆、掩模板掩模、曝光、显影、刻蚀、光刻胶剥离等部分或全部的工艺过程，还可以包括其他工艺过程，具体以实际制作过程中形成所需构图的图形为准，在此不做限定。例如，在显影之后和刻蚀之前还可以包括后烘工艺。其中，沉积工艺可以为化学气相沉积法、等离子体增强化学气相沉积法或物理气相沉积法，在此不做限定；掩膜工艺中所用的掩膜板可以为半色调掩膜板(Half Tone Mask)、单缝衍射掩模板(Single Slit Mask)或灰色调掩模板(Gray Tone Mask)，在此不做限定；刻蚀可以为干法刻蚀或者湿法刻蚀，在此不做限定。
基于同一发明构思，本公开实施例还提供了一种电子装置，包括本公开实施例提供的上述晶体管。由于该电子装置解决问题的原理与上述晶体管解决问题的原理相似，因此，本公开实施例提供的该电子装置的实施可以参见本公开实施例提供的上述晶体管的实施，重复之处不再赘述。
在一些实施例中，本公开实施例提供的上述电子装置可以为：投影仪、3D打印机、虚拟现实设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、智能手表、健身腕带、个人数字助理等任何具有显示功能的产品或部件。该电子装置包括但不限于：射频单元、网络模块、音频输出&输入单元、传感器、显示单元、用户输入单元、接口单元以及控制芯片等部件。可选地，控制芯片为中央处理器、数字信号处理器、系统芯片(SoC)等。例如，控制芯片还可以包括存储器，还可以包括电源模块等，且通过另外设置的导线、信号线等实现供电以及信号输入输出功能。例如，控制芯片还可以包括硬件电路以及计算机可执行代码等。硬件电路可以包括常规的超大规模集成(VLSI)电路或者门阵列以及诸如逻辑芯片、晶体管之类的现有半导体或者其它分立的元件；硬件电路还可以包括现场可编程门阵列、可编程阵列逻辑、可编程逻辑设备等。另外，本领域技术人员可以理解的是，上述结构并不构成对本公开实施例提供的上述电子装置的限定，换言之，在本公开实施例提供的上述电子装置中可以包括上述更多或更少的部件，或者组合某些部件，或者不同的部件布置。
尽管本公开已描述了优选实施例，但应当理解的是，本领域的技术人员可以对本公开实施例进行各种改动和变型而不脱离本公开实施例的精神和范围。这样，倘若本公开实施例的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。
Claims (13)
1.一种晶体管，其特征在于，包括：
衬底基板；
第一栅极，位于所述衬底基板之上；
有源层，与所述第一栅极异层绝缘设置，所述有源层包括源极区，所述源极区在所述衬底基板上的正投影与所述第一栅极在所述衬底基板上的正投影相互交叠；
源极，与所述第一栅极异层绝缘设置，所述源极在所述衬底基板上的正投影覆盖所述源极区在所述衬底基板上的正投影，所述源极包括异质半导体材料层，所述异质半导体材料层与所述源极区的所述有源层接触设置。
2.如权利要求1所述的晶体管，其特征在于，所述异质半导体材料层的材料包括氧化镍、碳纳米管、多晶硅中的至少一种。
3.如权利要求1或2所述的晶体管，其特征在于，所述第一栅极所在层位于所述衬底基板与所述有源层之间，所述源极所在层位于所述有源层远离所述衬底基板的一侧。
4.如权利要求3所述的晶体管，其特征在于，所述源极还包括金属材料层，所述金属材料层位于所述异质半导体材料层远离所述衬底基板的一侧。
5.如权利要求4所述的晶体管，其特征在于，还包括位于所述源极所在层远离所述衬底基板一侧的接触电极，所述接触电极与所述金属材料层电连接。
6.如权利要求1或2所述的晶体管，其特征在于，所述有源层位于所述衬底基板与所述源极所在层之间，所述第一栅极所在层位于所述源极所在层远离所述衬底基板的一侧。
7.如权利要求6所述的晶体管，其特征在于，还包括与所述有源层同层、不同材料的接触电极，所述接触电极与所述有源层间隔设置且与所述异质半导体材料层接触设置。
8.如权利要求6所述的晶体管，其特征在于，还包括位于所述有源层与所述衬底基板之间第二栅极，所述有源层包括沟道区，所述沟道区在所述衬底基板上的正投影位于所述第二栅极在所述衬底基板上的正投影内。
9.如权利要求1、2、4、5、7、8任一项所述的晶体管，其特征在于，还包括位于所述有源层远离所述衬底基板一侧的漏极，所述有源层包括漏极区，所述漏极与所述漏极区的所述有源层接触设置。
10.如权利要求1、2、4、5、7、8任一项所述的晶体管，其特征在于，所述有源层的材料包括铟镓锌氧化物、氧化锌、二硫化钼中的至少一种。
11.一种如权利要求1～10任一项所述晶体管的制作方法，其特征在于，包括：
提供一个衬底基板；
在所述衬底基板上形成第一栅极、有源层和源极，其中，所述有源层和所述源极分别与所述第一栅极异层绝缘设置，所述有源层包括源极区，所述源极区在所述衬底基板上的正投影与所述第一栅极在所述衬底基板上的正投影相互交叠，所述源极在所述衬底基板上的正投影覆盖所述源极区在所述衬底基板上的正投影，所述源极包括异质半导体材料层，所述异质半导体材料层与所述源极区的所述有源层接触设置。
12.如权利要求11所述的制作方法，其特征在于，形成异质半导体材料层，具体包括：
在Ar:O2之比为0.25～4的氛围下形成厚度为20nm～50nm的氧化镍膜，并对所述氧化镍膜进行构图形成异质半导体材料层。
13.一种电子装置，其特征在于，包括如权利要求1～10任一项所述的晶体管。
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118299405A true CN118299405A (zh) | 2024-07-05 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9391094B2 (en) | Thin-film ambipolar logic | |
| US20050133917A1 (en) | Transistor device | |
| US11069799B2 (en) | Amorphous metal hot electron transistor | |
| CN112038406B (zh) | 具有铁电介质的二维材料双栅存算一体器件及制备方法 | |
| US9312368B2 (en) | Graphene device including separated junction contacts and method of manufacturing the same | |
| CN109524460B (zh) | 高空穴移动率晶体管 | |
| JPS59124171A (ja) | ２重ヘテロ接合ｆｅｔ | |
| US10872973B2 (en) | Semiconductor structures with two-dimensional materials | |
| US9515144B2 (en) | Fin-type graphene device | |
| CN105405893A (zh) | 一种平面分离双栅薄膜晶体管及其制备方法 | |
| US10361284B2 (en) | Method for vertical gate-last process | |
| US8486754B1 (en) | Method for manufacturing a gate-control diode semiconductor device | |
| JP7164204B2 (ja) | トンネル電界効果トランジスタおよび電子デバイス | |
| CN102592997B (zh) | 一种栅控二极管半导体器件的制造方法 | |
| CN108767015B (zh) | 场效应晶体管及其应用 | |
| WO2023092478A1 (zh) | 半导体器件及其制作方法、电子设备 | |
| CN118299405A (zh) | 晶体管、其制作方法及电子装置 | |
| CN105633169A (zh) | 基于InAs材料的铁电场效应晶体管及其制备方法 | |
| CN105762178A (zh) | 基于GeSn材料的铁电场效应晶体管及其制备方法 | |
| KR101153824B1 (ko) | 상부 및 하부 게이트 구조를 이용한 박막 트랜지스터 인버터 소자 및 그 제조방법 | |
| KR20190075704A (ko) | 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법 | |
| CN109300911B (zh) | 基于二维半导体异质结的与/或逻辑门电路及其实现和制备方法 | |
| CN110034171B (zh) | 高电子移动率晶体管 | |
| US20190035918A1 (en) | Tunneling Junction Transistor | |
| CN118039702A (zh) | 一种顶栅肖特基氧化物薄膜晶体管及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication |