CN118284970A - 半导体装置及其制造方法 - Google Patents

Abstract

半导体装置(5)包括：基板(21)；形成在基板上的下侧绝缘膜(22)；形成在下侧绝缘膜上的电阻体(23)；以及以覆盖上述电阻体的方式形成在下侧绝缘膜上的上侧绝缘膜(24)。下侧绝缘膜包含第一氮化膜(33)、以及形成在第一氮化膜上的第一SiO系绝缘膜(34)，上侧绝缘膜包含第二氮化膜(42)。电阻体形成在第一SiO系绝缘膜上，第二氮化膜的周缘部的下表面与第一氮化膜的上表面接合。

Description

半导体装置及其制造方法

技术领域

本公开涉及半导体装置及其制造方法。

背景技术

作为搭载于混合动力车或者汽车的车辆驱动用蓄电池，使用输出电压高的电池。并且，车辆驱动用蓄电池的输出电压升压，供给至马达驱动电路。因此，在这样的车辆中设有用于监视向马达驱动电路供给的高电压的电压监视装置(高电压监视器)。

在下述专利文献1中，公开了一种电压监视装置，该电压监视装置包括对高电压的信号进行降压的第一芯片、以及对由第一芯片降压后的信号进行信号处理的第二芯片。在专利文献1中公开了第一芯片的电阻电路的电路图，但未公开第一芯片内的多个电阻元件的具体的排列。

在下述专利文献2中公开了对高电压的信号进行降压的第一芯片内的一个电阻元件的构造。具体而言，在硅基板上形成有第一氧化硅膜，在第一氧化硅膜上形成有第一氮化膜，在第一氮化膜上形成有薄膜电阻部。在第一氮化膜上的除周缘部的区域，以覆盖薄膜电阻部的方式形成有第二氧化硅膜。

在第二氧化硅膜上形成有与薄膜电阻部的一端部连接的第一引出电极、以及与薄膜电阻部的另一端部连接的第二引出电极。在第一氮化膜上，以覆盖第一引出电极、第二氧化硅膜以及第一氮化膜的露出面的方式形成有第二氮化膜。在第二氮化膜形成有用于使第一引出电极的上表面的一部分露出的第一开口、以及用于使第二引出电极的上表面的一部分露出的第二开口。由此，在第一引出电极以及第二引出电极形成有用于连接外部配线的接触部。

现有技术文献

专利文献

专利文献1：日本特开2016－136608号公报

专利文献2：日本特开2017－79254号公报

发明内容

发明所要解决的课题

本公开是目的是提供一种半导体装置及其制造方法，该半导体装置具备电阻体，并具有新颖的结构而且实现耐湿性的提高。

在该说明书中，“SiO系绝缘膜”是指如SiO₂、SiON等那样包含SiO₂或者SiO的绝缘膜。

用于解决课题的方案

本公开的一个实施方式提供一种半导体装置，包括：基板；下侧绝缘膜，其形成在上述基板上；电阻体，其形成在上述下侧绝缘膜上；以及上侧绝缘膜，其以覆盖上述电阻体的方式形成在上述下侧绝缘膜上，上述下侧绝缘膜包含第一氮化膜、以及形成在上述第一氮化膜上的第一SiO系绝缘膜，上述上侧绝缘膜包含第二氮化膜，上述电阻体形成在上述第一SiO系绝缘膜上，上述第二氮化膜的周缘部的下表面与上述第一氮化膜的上表面接合。

在该结构中，得到一种半导体装置，该半导体装置具备电阻体，并具有新颖的结构而且实现耐湿性的提高。

本公开的一个实施方式提供一种半导体装置的制造方法，包括以下工序：在基板上形成下侧绝缘膜的工序；在上述下侧绝缘膜上形成电阻体的工序；在上述下侧绝缘膜上以覆盖上述电阻体的方式形成包含第二氮化膜的上侧绝缘膜的工序；形成上述下侧绝缘膜的工序包括在上述基板上形成第一氮化膜的工序、以及在上述第一氮化膜上形成第一SiO系绝缘膜的工序，在形成上述上侧绝缘膜的工序中，上述第二氮化膜的周缘部的下表面与上述第一氮化膜的上表面接合。

在该制造方法中，能够制造一种半导体装置，该半导体装置具备电阻体，并具有新颖的结构而且实现耐湿性的提高。

本公开中的上述的、或者其它目的、特征以及效果通过参照附图在以下叙述的实施方式的说明而变得清楚。

附图说明

图1是表示第一本公开、第二本公开以及第三本公开各自的一个实施方式的半导体装置的图解的俯视图。

图2是主要表示第一芯片的概略的电的结构和第二芯片的概略的电的结构的示意图。

图3是第一芯片的图解的俯视图。

图4是沿第一本公开中的图3的A－A线的剖视图。

图5A是表示图3以及图4所示的第一本公开中的第一芯片的制造工序的一部分的剖视图，是与图4的剖切面对应的剖视图。

图5B是表示图5A的下一工序的剖视图。

图5C是表示图5B的下一工序的剖视图。

图5D是表示图5C的下一工序的剖视图。

图5E是表示图5D的下一工序的剖视图。

图6是用于说明第一本公开中的第一芯片的第一变形例的图解的剖视图。

图7A是表示图3以及图6所示的第一芯片的制造工序的一部分的剖视图，是与图6的剖切面对应的剖视图。

图7B是表示图7A的下一工序的剖视图。

图7C是表示图7B的下一工序的剖视图。

图7D是表示图7C的下一工序的剖视图。

图7E是表示图7D的下一工序的剖视图。

图8是用于说明第一本公开中的第一芯片的第二变形例的图解的剖视图。

图9A是表示图3以及图8所示的第一芯片的制造工序的一部分的剖视图，是与图8的剖切面对应的剖视图。

图9B是表示图9A的下一工序的剖视图。

图9C是表示图9B的下一工序的剖视图。

图9D是表示图9C的下一工序的剖视图。

图10是用于说明第一本公开中的第一芯片的第三变形例的图解的剖视图。

图11是用于说明第一本公开中的第一芯片的第四变形例的图解的剖视图。

图12是用于说明第一本公开中的第一芯片的第五变形例的图解的剖视图。

图13是沿第二本公开中的图3的A－A线的剖视图。

图14A是表示图3以及图13所示的第二本公开中的第一芯片的制造工序的一部分的剖视图，是与图13的剖切面对应的剖视图。

图14B是表示图14A的下一工序的剖视图。

图14C是表示图14B的下一工序的剖视图。

图14D是表示图14C的下一工序的剖视图。

图14E是表示图14D的下一工序的剖视图。

图15是用于说明第二本公开中的第一芯片的第一变形例的图解的剖视图。

图16A是表示图3以及图15所示的第一芯片的制造工序的一部分的剖视图，是与图15的剖切面对应的剖视图。

图16B是表示图16A的下一工序的剖视图。

图16C是表示图16B的下一工序的剖视图。

图16D是表示图16C的下一工序的剖视图。

图17是用于说明第二本公开中的第一芯片的第二变形例的图解的剖视图。

图18A是表示图3以及图17所示的第一芯片的制造工序的一部分的剖视图，是与图17的剖切面对应的剖视图。

图18B是表示图18A的下一工序的剖视图。

图18C是表示图18B的下一工序的剖视图。

图18D是表示图18C的下一工序的剖视图。

图18E是表示图18D的下一工序的剖视图。

图19是用于说明第二本公开中的第一芯片的第三变形例的图解的剖视图。

图20A是表示图3以及图19所示的第一芯片的制造工序的一部分的剖视图，是与图19的剖切面对应的剖视图。

图20B是表示图20A的下一工序的剖视图。

图20C是表示图20B的下一工序的剖视图。

图20D是表示图20C的下一工序的剖视图。

图21是用于说明第二本公开中的第一芯片的第四变形例的图解的剖视图。

图22是用于说明第二本公开中的第一芯片的第五变形例的图解的剖视图。

图23是用于说明第二本公开中的第一芯片的第六变形例的图解的剖视图。

图24是用于说明第二本公开中的第一芯片的第七变形例的图解的剖视图。

图25是用于说明第二本公开中的第一芯片的第八变形例的图解的剖视图。

图26是沿第三本公开中的图3的A－A线的剖视图。

图27A是表示图3以及图26所示的第三本公开中的第一芯片的制造工序的一部分的剖视图，是与图26的剖切面对应的剖视图。

图27B是表示图27A的下一工序的剖视图。

图27C是表示图27B的下一工序的剖视图。

图27D是表示图27C的下一工序的剖视图。

图27E是表示图27D的下一工序的剖视图。

图28是用于说明第三本公开中的第一芯片的第一变形例的图解的剖视图。

图29是用于说明第三本公开中的第一芯片的第二变形例的图解的剖视图。

图30是用于说明第三本公开中的第一芯片的第三变形例的图解的剖视图。

图31是用于说明第三本公开中的第一芯片的第四变形例的图解的剖视图。

图32是用于说明第三本公开中的第一芯片的第五变形例的图解的剖视图。

图33是用于说明第三本公开中的第一芯片的第六变形例的图解的剖视图。

图34是用于说明第三本公开中的第一芯片的第七变形例的图解的剖视图。

图35是用于说明第三本公开中的第一芯片的第八变形例的图解的剖视图。

图36A是表示图3以及图35所示的第一芯片的制造工序的一部分的剖视图，是与图35的剖切面对应的剖视图。

图36B是表示图36A的下一工序的剖视图。

图36C是表示图36B的下一工序的剖视图。

图36D是表示图36C的下一工序的剖视图。

图36E是表示图36D的下一工序的剖视图。

图36F是表示图36E的下一工序的剖视图。

图37是用于说明第三本公开中的第一芯片的第九变形例的图解的剖视图。

图38是用于说明第三本公开中的第一芯片的第十变形例的图解的剖视图。

图39A是表示图3以及图38所示的第一芯片的制造工序的一部分的剖视图，是与图38的剖切面对应的剖视图。

图39B是表示图39A的下一工序的剖视图。

图39C是表示图39B的下一工序的剖视图。

图40是用于说明第三本公开中的第一芯片的第十一变形例的图解的剖视图。

图41是用于说明第三本公开中的第一芯片的第十二变形例的图解的剖视图。

图42是用于说明第三本公开中的第一芯片的第十三变形例的图解的剖视图。

图43是用于说明第三本公开中的第一芯片的第十四变形例的图解的剖视图。

图44是用于说明第三本公开中的第一芯片的第十五变形例的图解的剖视图。

图45是用于说明第三本公开中的第一芯片的第十六变形例的图解的剖视图。

图46是用于说明第三本公开中的第一芯片的第十七变形例的图解的剖视图。

图47是用于说明第三本公开中的第一芯片的第十八变形例的图解的剖视图。

图48是用于说明第三本公开中的第一芯片的第十九变形例的图解的剖视图。

图49是用于说明第三本公开中的第一芯片的第二十变形例的图解的剖视图。

图50是用于说明第三本公开中的第一芯片的第二十一变形例的图解的剖视图。

图51是用于说明第三本公开中的第一芯片的第二十二变形例的图解的剖视图。

图52是用于说明第三本公开中的第一芯片的第二十三变形例的图解的剖视图。

图53是用于说明第三本公开中的第一芯片的第二十四变形例的图解的剖视图。

图54是用于说明第三本公开中的第一芯片的第二十五变形例的图解的剖视图。

图55是用于说明第三本公开中的第一芯片的第二十六变形例的图解的剖视图。

图56是用于说明第三本公开中的第一芯片的第二十七变形例的图解的剖视图。

图57是用于说明第三本公开中的第一芯片的第二十八变形例的图解的剖视图。

图58是用于说明第三本公开中的第一芯片的第二十九变形例的图解的剖视图。

图59是用于说明第三本公开中的第一芯片的第三十变形例的图解的剖视图。

图60是用于说明第三本公开中的第一芯片的第三十一变形例的图解的剖视图。

具体实施方式

[1]关于第一本公开

[第一本公开的实施方式的说明]

第一本公开的一个实施方式提供一种半导体装置，包括：基板；下侧绝缘膜，其形成在上述基板上；电阻体，其形成在上述下侧绝缘膜上；以及上侧绝缘膜，其以覆盖上述电阻体的方式形成在上述下侧绝缘膜上，上述下侧绝缘膜包含第一氮化膜、以及形成在上述第一氮化膜上的第一SiO系绝缘膜，上述上侧绝缘膜包含第二氮化膜，上述电阻体形成在上述第一SiO系绝缘膜上，上述第二氮化膜的周缘部的下表面与上述第一氮化膜的上表面接合。

在该结构中，得到一种半导体装置，该半导体装置具备电阻体，并具有新颖的结构而且实现耐湿性的提高。

在第一本公开的一个实施方式中，上述下侧绝缘膜包括：绝缘膜层叠构造，其形成在上述基板上，氮化膜与SiO系绝缘膜交替地层叠而成；第二SiO系绝缘膜，其形成在上述绝缘膜层叠构造上；上述第一氮化膜，其形成在上述第二SiO系绝缘膜上；以及上述第一SiO系绝缘膜，其形成在上述第一氮化膜上表面的除周缘部以外的区域，在上述第一SiO系绝缘膜上形成有上述电阻体。

在第一本公开的一个实施方式中，包括：第一金属及第二金属，其形成在上述绝缘膜层叠构造上，且由上述第二SiO系绝缘膜覆盖；第一通孔，其贯通上述第二SiO系绝缘膜、上述第一氮化膜以及上述第一SiO系绝缘膜的层叠膜，且将上述第一金属与上述电阻体的一端部电连接；以及第二通孔，其贯通上述层叠膜，且将上述第二金属与上述电阻体的另一端部电连接。

在第一本公开的一个实施方式中，上述上侧绝缘膜包括：第三SiO系绝缘膜，其以覆盖上述电阻体的方式形成在上述第一SiO系绝缘膜上；以及上述第二氮化膜，其以覆盖上述第三SiO系绝缘膜的方式形成在上述第一氮化膜上。

在第一本公开的一个实施方式中，包括第三金属，该第三金属形成在上述第三SiO系绝缘膜上，经由贯通上述第二SiO系绝缘膜、上述第一氮化膜、上述第一SiO系绝缘膜以及上述第三SiO系绝缘膜的层叠膜的第三通孔而与上述第一金属或者上述第二金属电连接，上述第二氮化膜以覆盖上述第三金属、上述第三SiO系绝缘膜、上述第一SiO系绝缘膜以及上述第一氮化膜的露出面的方式形成在上述第一氮化膜上。

在第一本公开的一个实施方式中，在上述第二氮化膜形成有开口，该开口使上述第三金属的上表面的一部分露出。

在第一本公开的一个实施方式中，上述下侧绝缘膜包括：绝缘膜层叠构造，其形成在上述基板上，氮化膜与SiO系绝缘膜交替地层叠而成；上述第一氮化膜，其形成在上述绝缘膜层叠构造上；第四SiO系绝缘膜，其形成在上述第一氮化膜上的除周缘部以外的区域；以及第五SiO系绝缘膜，其形成在上述第四SiO系绝缘膜上，上述第一SiO系绝缘膜由上述第四SiO系绝缘膜和上述第五SiO系绝缘膜构成，在第五SiO系绝缘膜上形成有上述电阻体。

在第一本公开的一个实施方式中，包括：第一金属及第二金属，其形成在上述第四SiO系绝缘膜上，且由上述第五SiO系绝缘膜覆盖；第一通孔，其贯通上述第五SiO系绝缘膜，将上述第一金属与上述电阻体的一端部电连接；以及第二通孔，其贯通上述第五SiO系绝缘膜，且将上述第二金属与上述电阻体的另一端部电连接。

在第一本公开的一个实施方式中，上述上侧绝缘膜包括：第六SiO系绝缘膜，其以覆盖上述电阻体的方式形成在上述第五SiO系绝缘膜上；以及上述第二氮化膜，其以覆盖上述第一SiO系绝缘膜的方式形成在上述第一氮化膜上。

在第一本公开的一个实施方式中，包括第三金属，该第三金属形成在上述第六SiO系绝缘膜上，经由贯通上述第五SiO系绝缘膜和上述第六SiO系绝缘膜的层叠膜的第三通孔而与上述第一金属或者上述第二金属电连接，上述第二氮化膜以覆盖上述第三金属、上述第六SiO系绝缘膜、上述第五SiO系绝缘膜、上述第四SiO系绝缘膜以及上述第一氮化膜的露出面的方式形成在上述第一氮化膜上。

在第一本公开的一个实施方式中，在上述第二氮化膜形成有开口，该开口使上述第三金属的上表面的一部分露出。

在第一本公开的一个实施方式中，上述下侧绝缘膜包括：第七SiO系绝缘膜，其形成在上述基板上；上述第一氮化膜，其形成在上述第七SiO系绝缘膜上；以及上述第一SiO系绝缘膜，其形成在上述第一氮化膜上表面的除周缘部以外的区域，在上述第一SiO系绝缘膜上形成有上述电阻体。

在第一本公开的一个实施方式中，上述上侧绝缘膜包括：第八SiO系绝缘膜，其以覆盖上述电阻体的方式形成在上述第一SiO系绝缘膜上；以及上述第二氮化膜，其形成在上述第八SiO系绝缘膜上。

在第一本公开的一个实施方式中，包括：第一引出电极，其形成在上述第八SiO系绝缘膜上，且与上述电阻体的一端部电连接；以及第二引出电极，其形成在上述第八SiO系绝缘膜上，且与上述电阻体的另一端部电连接，上述第二氮化膜以覆盖上述第一引出电极、上述第二引出电极、上述第八SiO系绝缘膜、上述第一SiO系绝缘膜以及上述第一氮化膜的露出面的方式形成在上述第一氮化膜上。

在第一本公开的一个实施方式中，在上述第二氮化膜形成有使上述第一引出电极的上表面的一部分露出的第一开口、以及使上述第二引出电极的上表面的一部分露出的第二开口。

第一本公开的一个实施方式提供一种半导体装置的制造方法，包括以下工序：在基板上形成下侧绝缘膜的工序；在上述下侧绝缘膜上形成电阻体的工序；在上述下侧绝缘膜上以覆盖上述电阻体的方式形成包含第二氮化膜的上侧绝缘膜的工序；形成上述下侧绝缘膜的工序包括在上述基板上形成第一氮化膜的工序、以及在上述第一氮化膜上形成第一SiO系绝缘膜的工序，在形成上述上侧绝缘膜的工序中，上述第二氮化膜的周缘部的下表面与上述第一氮化膜的上表面接合。

在该制造方法中，能够制造一种半导体装置，该半导体装置具备电阻体，并具有新颖的结构而且实现耐湿性的提高。

[第一本公开的实施方式的详细的说明]

以下，基于图1～图12，对第一本公开的实施方式进行详细说明。

图1是表示本发明的一个实施方式的半导体装置的图解的俯视图。图2是主要表示第一芯片的概略的电的结构和第二芯片的概略的电的结构的示意图。

为了便于说明，以下，有时使用图1以及图3所示的+X方向、－X方向、+Y方向以及－Y方向。+X方向是在俯视时沿半导体装置1的表面的预定的方向，+Y方向是在俯视时沿半导体装置1的表面的方向，是与+X方向正交的方向。－X方向是与+X方向相反的方向，－Y方向是与+Y方向相反的方向。将+X方向以及－X方向总称时简单地称为“X方向”。将+Y方向以及－Y方向总称时简单地称为“Y方向”。

半导体装置1包括第一引线2、第一框架3、第二框架4、固定在第一框架3上的第一芯片5、固定在第二框架4上的第二芯片6、与第二芯片6连接的第二～第七引线7～12、配线131～142、以及将它们封固的封固树脂13。

第一框架3包括在俯视时在Y方向上较长的矩形形状的主体部3A、以及从主体部3A的－X侧缘中的－Y侧端部向－X方向延伸的引线部3B。第一引线2相对于第一框架3的主体部3A的－X侧缘中的+Y侧端部，向－X侧空出间隔地配置。

第二框架4在俯视时相对于第一框架3的主体部3A向+X侧空出间隔地配置。第二框架4具有在俯视时在Y方向上较长的矩形形状。第二～第七引线7～12在俯视时相对于第二框架4向+X侧空出间隔地配置。第二～第七引线7～12在俯视时在Y方向上空出间隔地配置。

第一引线2、引线部3B以及第二～第七引线7～12各自的一部分(例如下表面以及外端面)从封固树脂13露出。

第一芯片5包括多个端子P1～P6。端子P1经由配线131而与第一引线2连接。端子P2经由配线132而与引线部3B连接。在第一引线2连接有高电压产生部101的正极。在引线部3B连接有高电压产生部101的负极。

如图2所示，第一芯片5包括用于对高电压产生部101(参照图1)的高电压进行降压的第一～第四电阻电路121～124。第一～第四电阻电路121～124串联连接。

第一电阻电路121的一端与端子P1连接。第一电阻电路121的另一端与第二电阻电路122的一端连接。第一电阻电路121与第二电阻电路122的连接点与端子P3连接。第二电阻电路122的另一端与端子P4连接。第三电阻电路123的一端与端子P5连接。第三电阻电路123的另一端与第四电阻电路124的一端连接。第三电阻电路123与第四电阻电路124的连接点与端子P6连接。第四电阻电路124的另一端与端子P2连接。

如后文所述，端子P4与端子P5通过经由第二芯片6的配线而相互连接。也就是，第二电阻电路122的另一端与第三电阻电路123的一端电连接。

以下，将第一电阻电路121的电阻值设为R1、将第二电阻电路122的电阻值设为R2、将第三电阻电路123的电阻值设为R3、将第四电阻电路124的电阻值设为R4。

R2比R1小，预先设定R2相对于R1的比(R2/R1)。R3比R4小，预先设定R3相对于R4的比(R3/R4)。比(R2/R1)以及比(R3/R4)设定为相同的预定值(例如，1/999)。

第二芯片6包括多个端子Q1～Q10。端子Q1～Q4分别经由配线133～136而与端子P3～端子P6连接。端子Q5～Q10分别经由配线137～142(参照图1)而与第二～第七引线7～12连接。如图2所示，端子Q2与端子Q3在第二芯片6内通过配线191连接。

第二芯片6包括连接在端子Q1与端子Q4之间的电压检测电路192。电压检测电路192对与第一电阻电路121和第二电阻电路122的连接点与第三电阻电路123和第四电阻电路124的连接点之间的电压相应的电压进行检测。电压检测电路192包括运算放大器。端子Q5～Q10(第二～第七引线7～12)用于向第二芯片6内的运算放大器供给电源电压、或者输出电压检测电路192的输出信号。

图3是第一芯片5的图解的俯视图。

在第一芯片5，在俯视时在Y方向上空出间隔地配置有多个在X方向上延伸的单位电阻体r(以下称为“电阻体r”。)。多个电阻体r包括作为任一个电阻电路121～124的构成要素使用的实际电阻体ra和不作为任一个电阻电路121～124的构成要素使用的虚拟电阻体rb。在图3中，为了明确化，在虚拟电阻体rb附加有点的影线。

在该实施方式中，多个电阻体r在Y方向上空出预定的间距间隔地配置。在该实施方式中，处于最+Y侧的电阻体r为虚拟电阻体rb(以下称为“+Y侧虚拟电阻体rb”。)。处于最－Y侧的电阻体r为虚拟电阻体rb(以下称为“－Y侧虚拟电阻体rb”。)。

+Y侧虚拟电阻体rb与－Y侧虚拟电阻体rb之间的区域为了形成第一～第四电阻电路121～124等而在Y方向上分为十一个区域E1～E11。这些区域E1～E11包括大小相同的区域、大小不同的区域。

将这些区域E1～E11从+Y方向侧开始分别设为第一区域E1、第二区域E2、…、第十区域E10、第十一区域E11。在该实施方式中，第六区域E6配置在+Y侧虚拟电阻体rb与－Y侧虚拟电阻体rb之间的区域的Y方向中央。

第一区域E1、第五区域E5、第七区域E7以及第十一区域E11的大小大致相等，且比其它区域E2、E3、E4、E8、E9以及E10大。第三区域E3以及第九区域E9的大小大致相等。第二区域E2、第四区域E4、第八区域E8以及第十区域E10各自的大小大致相等。第六区域6E在第一～第十一区域E1～E11中最小。

第一区域E1、第三区域E3、第五区域E5、第七区域E7、第九区域E9以及第十一区域E11各自所含的多个电阻体r为实际电阻体ra。第二区域E2、第四区域E4、第六区域6E、第八区域E8以及第十区域E10各自所含的电阻体r为虚拟电阻体rb。

第一电阻电路121包括第一区域E1内的多个实际电阻体ra、以及第五区域E5内的多个实际电阻体ra。第一电阻电路121由这些区域E1、E5内的全部的实际电阻体ra的串联电路构成。

具体而言，在区域E1内，从+Y侧端开始，第奇数行(奇数编号)的实际电阻体ra的－X侧端部分别与和其－Y侧相邻的第偶数行(偶数编号)的实际电阻体ra的－X侧端部连接。另外，从+Y侧端开始，第偶数行的实际电阻体ra的+X侧端部分别与和其－Y侧相邻的第奇数行的实际电阻体ra的+X侧端部连接。

在区域E5中，从+Y侧端开始，第偶数行的实际电阻体ra的－X侧端部分别与和其－Y侧相邻的第奇数行的实际电阻体ra的－X侧端部连接。另外，从+Y侧端开始，第奇数行的实际电阻体ra的+X侧端部分别与和其－Y侧相邻的第偶数行的实际电阻体ra的+X侧端部连接。

区域E1内的－Y侧端的实际电阻体ra的－X侧端部经由配线151而与区域E5内的+Y侧端的实际电阻体ra的－X侧端部电连接。由此，区域E1、E5内的全部的实际电阻体ra串联连接。区域E1内的+Y侧端的实际电阻体ra的+X方侧端部经由配线152而与端子P1连接。区域E5内的－Y侧端的实际电阻体ra的+X侧端部经由配线153而与端子P3连接。

第二电阻电路122包括第三区域E3内的多个实际电阻体ra。第二电阻电路122由第三区域E3内的多个(在图3的例子中为三个)实际电阻体ra的并联电路构成。

具体而言，第三区域E3内的多个实际电阻体ra的－X侧端部彼此电连接，并且它们的实际电阻体ra的+X侧端部彼此电连接。第三区域E3内的多个实际电阻体ra的－X侧端部经由配线154而与端子P4连接。第三区域E3内的多个实际电阻体ra的+X侧端部经由配线155而与端子P3连接。

第二电阻电路122内的多个实际电阻体ra配置在第一区域E1内的－Y侧端的实际电阻体ra与第五区域E5内的+Y侧端的实际电阻体ra之间。也就是，第二电阻电路122内的多个实际电阻体ra配置在第一电阻电路121的多个实际电阻体ra中的在Y方向上相邻的两个实际电阻体ra之间。

第四电阻电路124包括第七区域E7内的多个实际电阻体ra、以及第十一区域E11内的多个实际电阻体ra。第四电阻电路124由这些区域E7、E11内的全部的实际电阻体ra的串联电路构成。

具体而言，在区域E7内，从+Y侧端开始，第奇数行的实际电阻体ra的－X侧端部分别与和其－Y侧相邻的第偶数行的实际电阻体ra的－X侧端部连接。另外，从+Y侧端开始，第偶数行的实际电阻体ra的+X侧端部分别与和其－Y侧相邻的第奇数行的实际电阻体ra的+X侧端部连接。

在区域E11中，从+Y侧端开始，第偶数行的实际电阻体ra的－X侧端部分别与和其－Y侧相邻的第奇数行的实际电阻体ra的－X侧端部连接。另外，从+Y侧端开始，第奇数行的实际电阻体ra的+X侧端部分别与和其－Y侧相邻的第偶数行的实际电阻体ra的+X侧端部连接。

区域E7内的－Y侧端的实际电阻体ra的－X侧端部经由配线156而与区域E11内的+Y侧端的实际电阻体ra的－X侧端部电连接。由此，区域E7、E11内的全部的实际电阻体ra串联连接。区域E7内的+Y侧端的实际电阻体ra的+X方侧端部经由配线157而与端子P6连接。区域E11内的－Y侧端的实际电阻体ra的+X侧端部经由配线158而与端子P2连接。

第三电阻电路123包括第九区域E9内的多个实际电阻体ra。第三电阻电路123由第九区域E9内的多个(在图3的例子中为三个)实际电阻体ra的并联电路构成。

具体而言，第九区域E9内的多个实际电阻体ra的－X侧端部彼此电连接，并且它们的实际电阻体ra的+X侧端部彼此电连接。第九区域E9内的多个实际电阻体ra的－X侧端部经由配线159而与端子P5连接。第九区域E9内的多个实际电阻体ra的+X侧端部经由配线160而与端子P6连接。

第三电阻电路123内的多个实际电阻体ra配置在第七区域E7内的－Y侧端的实际电阻体ra与第十一区域E11内的+Y侧端的实际电阻体ra之间。也就是，第三电阻电路123内的多个实际电阻体ra配置在第四电阻电路124的多个实际电阻体ra中的在Y方向上相邻的两个实际电阻体ra之间。

在该实施方式中，构成第二电阻电路122的多个实际电阻体ra配置在构成第一电阻电路121的多个实际电阻体ra中的在Y方向上相邻的两个实际电阻体ra之间，因此在第二电阻电路122和与其相邻的第一电阻电路121的实际电阻体ra之间产生高电压差。

另外，构成第三电阻电路123的多个实际电阻体ra配置在构成第四电阻电路124的多个实际电阻体ra中的在Y方向上相邻的两个实际电阻体ra之间，因此在第三电阻电路123和与其相邻的第四电阻电路124的实际电阻体ra之间产生高电压差。

因此，在该实施方式中，为了缓和产生高电压差的部位的电场，欲在产生高电压差的部位配置虚拟电阻体rb。

具体而言，在第二区域E2、第四区域E4、第八区域E8以及第十区域E10分别配置有多个虚拟电阻体rb。将上述各区域E2、E4、E8以及E10总称为耐压用虚拟配置区域E_dummy。

在耐压用虚拟配置区域E_dummy中，在Y方向上空出上述间距间隔地配置有两个虚拟电阻体rb。也就是，在耐压用虚拟配置区域E_dummy中，配置有配置为两行的两个虚拟电阻体rb。各虚拟电阻体rb不与其它虚拟电阻体rb电连接。另外，各虚拟电阻体rb不与任何一个实际电阻体ra电连接，也不与任何一个端子P1～P6电连接。

此外，在第六区域E6配置有一个虚拟电阻体rb。

图4是沿图3的A－A线的剖视图。

对第一芯片5的剖面构造进行说明。

第一芯片5包括：基板21；形成在基板21上的下侧绝缘膜22；形成在下侧绝缘膜22上且构成电阻体r的电阻体23；以及以覆盖电阻体23的方式形成在下侧绝缘膜22上的上侧绝缘膜24。

并且，第一芯片5包括：配置在下侧绝缘膜22内的第一下侧金属61及第二下侧金属62；以及配置在上侧绝缘膜24内的上侧金属66。但是，上侧金属66的上表面的一部分从上侧绝缘膜24露出。

基板21例如由Si基板构成。基板21的膜厚例如为300μm左右。

下侧绝缘膜22包括：形成在基板21上的绝缘膜层叠构造31；形成在绝缘膜层叠构造31上的第二SiO系绝缘膜32；形成在第二SiO系绝缘膜32上的第一氮化膜33；以及形成在第一氮化膜33上的第一SiO系绝缘膜34。

在该实施方式以及后述的第一芯片5的变形例5A～5E中，作为“SiO系绝缘膜”，使用SiO₂。另外，在该实施方式以及后述的第一芯片5的变形例5A～5E中，作为“氮化膜”，使用SiN膜。

绝缘膜层叠构造31具有由SiO系绝缘膜构成的第一绝缘膜31A和由具有拉伸应力的氮化膜构成的第二绝缘膜31B交替层叠的构造。第一绝缘膜31A和第二绝缘膜31B的层叠数可以是任意数，也可以与图4所示的层叠数不同。层叠两种绝缘膜31A、31B是为了通过第二绝缘膜31B的成膜来控制由第一绝缘膜31A的成膜产生的基板21的翘曲，从而使绝缘膜较厚地成膜。

第一绝缘膜31A的膜厚例如为2μm左右，第二绝缘膜31B的膜厚例如为0.3μm左右。绝缘膜层叠构造31的厚度例如为13.5μm左右。

在绝缘膜层叠构造31上配置有多个下侧金属61、62。在图4的例子中，下侧金属61、62包括配置在偏靠－X侧端的第一下侧金属61、以及相对于第一下侧金属61配置在+X侧的第二下侧金属62。在该实施方式中，下侧金属61、62由Al(铝)构成。上述的下侧金属61、62用于将实际电阻体ra彼此电连接、或者将实际电阻体ra与端子P1～P6连接。

第二SiO系绝缘膜32以覆盖下侧金属61、62的方式形成在绝缘膜层叠构造31上。并且，在第二SiO系绝缘膜32上形成有第一氮化膜33。第一氮化膜33优选形成在第二SiO系绝缘膜32上表面的大致全域。第二SiO系绝缘膜32的膜厚为0.8μm左右。第一氮化膜33的膜厚为0.15μm左右。

第一SiO系绝缘膜34形成在第一氮化膜33上表面的除周缘部以外的区域。第一SiO系绝缘膜34的膜厚为0.15μm左右。

在第一SiO系绝缘膜34上形成有电阻体23。电阻体23是在俯视时在X方向上较长的矩形。电阻体23以在俯视时跨越第一下侧金属61和第二下侧金属62的方式配置。在该实施方式中，电阻体23由CrSi构成。

电阻体23的下表面的－X侧端部经由连续地贯通第一SiO系绝缘膜34、第一氮化膜33以及第二SiO系绝缘膜32的第一通孔63而与第一下侧金属61电连接。电阻体23的下表面的+X侧端部经由连续地贯通第一SiO系绝缘膜34、第一氮化膜33以及第二SiO系绝缘膜32的第二通孔64而与第二下侧金属62的－X侧端部电连接。在该实施方式中，第一通孔63以及第二通孔64由W(钨)构成。

上侧绝缘膜24包括以覆盖电阻体23的方式形成在第一SiO系绝缘膜34上的第三SiO系绝缘膜41、以及形成在第三SiO系绝缘膜41上的第二氮化膜42。第三SiO系绝缘膜41的膜厚为0.4μm左右。第二氮化膜42的膜厚为1.2μm左右。

在第三SiO系绝缘膜41上形成有上侧金属66。在该实施方式以及后述的第一芯片5的第一变形例5A(参照图6)中，各上侧金属66均包括任一个端子P1～P6(参照图3)。上侧金属66有仅包括端子的情况、以及一体地包括端子和配线的情况。图4中体现的上侧金属66仅包括端子P1。换言之，图4中体现的上侧金属66构成端子P1。

此外，虽然图4中未体现出，但也有上侧金属经由未图示的通孔而与第一下侧金属61连接的部位。作为这样的上侧金属，有构成图3的配线154及端子P4的上侧金属以及构成图3的配线159及端子P5的上侧金属。

图4所示的上侧金属66以在俯视时一部分与第二下侧金属62的+X侧端部重叠的方式配置。上侧金属66经由连续地贯通第三SiO系绝缘膜41、第一SiO系绝缘膜34、第一氮化膜33以及第二SiO系绝缘膜32的第三通孔65而与第二下侧金属62的+X侧端部电连接。在该实施方式中，第三通孔65由W(钨)构成。图4所示的第二下侧金属62以及第三通孔65构成配线152(参照图3)。

第二氮化膜42以覆盖上侧金属66、第三SiO系绝缘膜41、第一SiO系绝缘膜34以及第一氮化膜33的露出面的方式形成在第一氮化膜33上。第二氮化膜42的下表面的周缘部与第一氮化膜33的上表面的周缘部接合。

在第二氮化膜42形成有用于使上侧金属66的上表面的一部分露出的开口67。通过该开口67形成用于将配线连接到端子P1～P6的焊盘部。

在本实施方式中，由于所有的电阻体23由第一氮化膜33和第二氮化膜42包围，因此能够实现耐湿性的提高。

在本实施方式中，在制造第一芯片5时，电阻体r的电阻特性有可能因工艺偏差而产生偏差。工艺偏差有沿一个方向阶段性地产生的倾向。例如，如称为－Y方向或者+Y方向那样。

在本实施方式中，在构成第一电阻电路121的实际电阻体组中的在Y方向上相邻的两个实际电阻体ra之间，配置有构成第二电阻电路122的实际电阻体组。由此，难以在第一电阻电路121内的实际电阻体ra的电阻值的平均值与第二电阻电路122内的实际电阻体ra的电阻值的平均值之间产生差异。其结果，难以使第二电阻电路122的电阻值R2相对于第一电阻电路121的电阻值R1的比(R2/R1)产生误差。

同样，在本实施方式中，在构成第四电阻电路124的实际电阻体组中的在Y方向上相邻的两个实际电阻体ra之间配置有构成第三电阻电路123的实际电阻体组。由此，难以在第四电阻电路124内的实际电阻体ra的电阻值的平均值与第三电阻电路123内的实际电阻体ra的电阻值的平均值之间产生差异。其结果，难以使第三电阻电路123的电阻值R3相对于第四电阻电路124的电阻值R4的比(R3/R4)产生误差。

如上所述，在如本实施方式那样配置了第二电阻电路122的情况下，在第二电阻电路122和与之相邻的第一电阻电路121的实际电阻体ra之间产生高电压差。另外，在如本实施方式那样配置了第三电阻电路123的情况下，在第三电阻电路123和与之相邻的第四电阻电路124的实际电阻体ra之间产生高电压差。但是，在本实施方式中，由于在产生高电压差的部位配置虚拟电阻体rb，因此能够缓和产生高电压差的部位的电场。

图5A～图5D是表示图3以及图4所示的第一芯片5的制造工序的一例的剖视图，是与图4的剖切面对应的剖视图。

首先，如图5A所示，通过在基板21上交替地层叠第一绝缘膜31A和第二绝缘膜31B，从而形成绝缘膜层叠构造31。并且，在绝缘膜层叠构造31上形成作为第一下侧金属61以及第二下侧金属62的材料膜的金属膜(在该实施方式中为Al膜)之后，对金属膜进行图案成形。由此，在绝缘膜层叠构造31上形成第一下侧金属61以及第二下侧金属62。

接着，如图5B所示，在绝缘膜层叠构造31上，以覆盖第一下侧金属61以及第二下侧金属62的方式形成有第二SiO系绝缘膜32。接着，在第二SiO系绝缘膜32上形成第一氮化膜33。接着，在第一氮化膜33上形成作为第一SiO系绝缘膜34的材料膜的绝缘材料膜234。

接着，如图5C所示，在第二SiO系绝缘膜32、第一氮化膜33以及绝缘材料膜234的层叠膜上形成有第一通孔63及第二通孔64，该第一通孔63及第二通孔64贯通该层叠膜而且下端分别到达第一下侧金属61及第二下侧金属62。并且，在绝缘材料膜234上形成作为电阻体23的材料膜的电阻材料膜之后，通过对电阻材料膜进行图案成形，从而形成多个电阻体23(多个实际电阻体ra以及多个虚拟电阻体rb)。由此，第一通孔63以及第二通孔64的上端与电阻体23连接。

接着，如图5D所示，在绝缘材料膜234上，以覆盖电阻体23的方式形成作为第三SiO系绝缘膜41的材料膜的绝缘材料膜241。接着，在第二SiO系绝缘膜32、第一氮化膜33、绝缘材料膜234以及绝缘材料膜241的层叠膜形成第三通孔65，该第三通孔65贯通该层叠膜，且下端到达第二下侧金属62。并且，在第三SiO系绝缘膜41上形成作为上侧金属66的材料膜的金属膜之后，对金属膜(在该实施方式中为Al膜)进行图案成形。由此，在绝缘材料膜241上形成上侧金属66。由此，第三通孔65的上端与上侧金属66连接。

接着，如图5E所示，通过对绝缘材料膜234和绝缘材料膜241的层叠膜进行图案成形，从而除去该层叠膜的周缘部。由此，得到由绝缘材料膜234构成的第一SiO系绝缘膜34和由绝缘材料膜241构成的第三SiO系绝缘膜41。由此，得到由绝缘膜层叠构造31、第二SiO系绝缘膜32、第一氮化膜33以及第一SiO系绝缘膜34构成的下侧绝缘膜22。

之后，在第一氮化膜33上，以覆盖上侧金属66、第三SiO系绝缘膜41、第一SiO系绝缘膜34以及第一氮化膜33的露出面的方式形成第二氮化膜42。并且，在第二氮化膜42上形成使上侧金属66的上表面的一部分露出的开口67。由此，得到图3以及图4所示那样的第一芯片5。

图6是用于说明第一芯片的第一变形例的剖视图，是与图4对应的剖视图。在图6中，在与图4的各部对应的部分，标注与图4相同的符号而示出。

图6的第一芯片5A的俯视图与图3相同。图6的第一芯片5A包括：基板21；形成在基板21上的下侧绝缘膜22A；形成在下侧绝缘膜22A上而且构成电阻体r的电阻体23；以及以覆盖电阻体23的方式形成在下侧绝缘膜22A上的上侧绝缘膜24A。

并且，第一芯片5A包括：配置在下侧绝缘膜22A内的第一下侧金属61及第二下侧金属62；以及配置在上侧绝缘膜24A内的上侧金属66。但是，上侧金属66的上表面的一部分从上侧绝缘膜24A露出。

下侧绝缘膜22A包括：形成在基板21上的绝缘膜层叠构造31；形成在绝缘膜层叠构造31上的第一氮化膜33A；以及形成在第一氮化膜33A上的第一SiO系绝缘膜34A。第一SiO系绝缘膜34A由形成在第一氮化膜33A上的第四SiO系绝缘膜35、以及形成在第四SiO系绝缘膜35上的第五SiO系绝缘膜36构成。

第一氮化膜33A形成在绝缘膜层叠构造31上表面的大致全域。第四SiO系绝缘膜35形成在第一氮化膜33A上表面的除周缘部以外的区域。第一氮化膜33A的膜厚为0.15μm左右。第四SiO系绝缘膜35的膜厚为0.15μm左右。

在第四SiO系绝缘膜35上配置有多个下侧金属61、62。在图6的例子中，下侧金属61、62包括：配置在偏靠－X侧端的第一下侧金属61；以及相对于第一下侧金属61配置在+X侧的第二下侧金属62。

第五SiO系绝缘膜36以覆盖第一下侧金属61以及第二下侧金属62的方式形成在第四SiO系绝缘膜35上。第五SiO系绝缘膜36的膜厚为1μm左右。

在第五SiO系绝缘膜36上形成有电阻体23。电阻体23是在俯视时是在X方向上较长的矩形。电阻体23以在俯视时跨越第一下侧金属61和第二下侧金属62的方式配置。

电阻体23的下表面的－X侧端部经由贯通第四SiO系绝缘膜35的第一通孔63而与第一下侧金属61电连接。电阻体23的下表面的+X侧端部经由贯通第四SiO系绝缘膜35的第二通孔64而与第二下侧金属62的－X侧端部电连接。

上侧绝缘膜24A包括：以覆盖电阻体23的方式形成在第五SiO系绝缘膜36上的第六SiO系绝缘膜41A；以及形成在第六SiO系绝缘膜41A上的第二氮化膜42A。

第六SiO系绝缘膜41A的膜厚为0.4μm左右。在第六SiO系绝缘膜41A上形成有上侧金属66。

图6所示的上侧金属66以在俯视时一部分与第二下侧金属62的+X侧端部重叠的方式配置。上侧金属66经由连续地贯通第六SiO系绝缘膜41A以及第五SiO系绝缘膜36的第三通孔65而与第二下侧金属62的+X侧端部电连接。图6所示的上侧金属66构成配线52(参照图3)以及端子P1。

第二氮化膜42A以覆盖上侧金属66、第六SiO系绝缘膜41A、第五SiO系绝缘膜36、第四SiO系绝缘膜35以及第一氮化膜33A的露出面的方式形成在第一氮化膜33A上。第二氮化膜42A的下表面的周缘部与第一氮化膜33A的上表面的周缘部接合。第二氮化膜42A的膜厚为1.2μm左右。

在第二氮化膜42A形成有用于使上侧金属66的上表面的一部分露出的开口67。通过该开口，形成有用于将配线连接到端子P1～P6的焊盘部。

在第一变形例中，也得到与上述的实施方式相同的效果。

此外，在绝缘膜层叠构造31的最上层为第二绝缘膜(氮化膜)31B的情况下，作为第一氮化膜33A，也可以使用绝缘膜层叠构造31的最上层的第二绝缘膜31B。该情况下，下侧绝缘膜22A包括：形成在基板21上而且在最上层具有第一氮化膜33A(第二绝缘膜31B)的绝缘膜层叠构造31；以及形成在绝缘膜层叠构造31上的第一SiO系绝缘膜34A。

图7A～图7D是表示图3以及图6所示的第一芯片5A的制造工序的一例的剖视图，是与图6的剖切面对应的剖视图。

首先，如图7A所示，在基板21上，通过交替地层叠第一绝缘膜31A和第二绝缘膜31B，从而形成绝缘膜层叠构造31。接着，在绝缘膜层叠构造31上形成第一氮化膜33A。接着，在第一氮化膜33A上形成作为第四SiO系绝缘膜35的材料膜的绝缘材料膜235。

接着，如图7B所示，在绝缘材料膜235上形成作为第一下侧金属61以及第二下侧金属62的材料膜的金属膜之后，对金属膜进行图案成形。由此，在绝缘材料膜235上形成第一下侧金属61以及第二下侧金属62。并且，以覆盖第一下侧金属61以及第二下侧金属62的方式在绝缘材料膜235上形成作为第五SiO系绝缘膜36的材料膜的绝缘材料膜236。

接着，如图7C所示，在绝缘材料膜236上形成第一通孔63及第二通孔64，该第一通孔63及第二通孔64贯通绝缘材料膜236而且下端到达第一下侧金属61及第二下侧金属62。并且，在绝缘材料膜236上形成作为电阻体23的材料膜的电阻材料膜之后，通过对电阻体23进行图案成形，从而形成多个电阻体23。由此，第一通孔63以及第二通孔64的上端与电阻体23连接。

接着，如图7D所示，在绝缘材料膜236上形成作为第六SiO系绝缘膜41A的材料膜的绝缘材料膜241A。接着，在绝缘材料膜236和绝缘材料膜241A的层叠膜上形成第三通孔65，该第三通孔65贯通该层叠膜，且下端到达第二下侧金属62。并且，在绝缘材料膜241A上形成作为上侧金属66的材料膜的金属膜之后，对金属膜进行图案成形。由此，在绝缘材料膜241A上形成上侧金属66。由此，第三通孔65上端与上侧金属66连接。

接着，如图7E所示，通过对绝缘材料膜235、绝缘材料膜236以及绝缘材料膜241A的层叠膜进行图案成形，从而去除该层叠膜的周缘部。由此，得到由绝缘材料膜235构成的第四SiO系绝缘膜35、由绝缘材料膜236构成的第五SiO系绝缘膜36、以及由绝缘材料膜241A构成的第六SiO系绝缘膜41A。由此，得到由第四SiO系绝缘膜35和第五SiO系绝缘膜36的层叠膜构成的第一SiO系绝缘膜34A。另外，得到由绝缘膜层叠构造31、第一氮化膜33A以及第一SiO系绝缘膜34A构成的下侧绝缘膜22A。

然后，在第一氮化膜33A上，以覆盖上侧金属66、第六SiO系绝缘膜41A、第五SiO系绝缘膜36、第四SiO系绝缘膜35以及第一氮化膜33A的露出面的方式形成第二氮化膜42A。并且，在第二氮化膜42A上形成用于使上侧金属66的上表面的一部分露出的开口67。由此，得到图3以及图6所示那样的第一芯片5A。

图8是用于说明第一芯片的第二变形例的剖视图，是与图4对应的剖视图。在图8中，在与图4的各部对应的部分，标注与图4相同的符号而示出。

图8的第一芯片5B的俯视图与图3相同。图8的第一芯片5B包括：基板21；形成在基板21上的下侧绝缘膜22B；形成在下侧绝缘膜22B上而且构成电阻体r的电阻体23；以及以覆盖电阻体23的方式形成在下侧绝缘膜22B上的上侧绝缘膜24B。

并且，第一芯片5B包括配置在上侧绝缘膜24B内的第一引出电极73以及第二引出电极74。但是，第一引出电极73的上表面的一部分以及第二引出电极74的上表面的一部分从上侧绝缘膜24B露出。

下侧绝缘膜22B包括：形成在基板21上的第七SiO系绝缘膜37；形成在第七SiO系绝缘膜37上的第一氮化膜33B；以及形成在第一氮化膜33B上的第一SiO系绝缘膜34B。第一氮化膜33B优选形成在第七SiO系绝缘膜37上表面的大致全域。第七SiO系绝缘膜37的膜厚例如为6μm左右。第一氮化膜33B的膜厚例如为0.15μm左右。

第一SiO系绝缘膜34B形成在第一氮化膜33B上表面的除周缘部以外的区域。第一SiO系绝缘膜34B的膜厚例如为0.5μm左右。

在第一SiO系绝缘膜34B上形成有电阻体23。电阻体23是在俯视时在X方向上较长的矩形。在该实施方式中，电阻体23由CrSi构成。

上侧绝缘膜24B包括：以覆盖电阻体23的方式形成在第一SiO系绝缘膜34B上的第八SiO系绝缘膜41B；以及以覆盖第一SiO系绝缘膜34B、电阻体23、第八SiO系绝缘膜41B等的方式形成在第一氮化膜33B上的第二氮化膜42B。

第八SiO系绝缘膜41B的膜厚为0.3μm左右。在第八SiO系绝缘膜41B，形成有用于使电阻体23的－X侧端部的上表面的一部分露出的第一接触孔71、以及用于使电阻体23的+X侧端部的上表面的一部分露出的第二接触孔72。

在第八SiO系绝缘膜41B上形成有第一引出电极73和第二引出电极74。第一引出电极73在俯视时形成在包括电阻体23的－X侧端部的区域。第二引出电极74在俯视时形成在包括电阻体23的+X侧端部的区域。

第一引出电极73的一部分进入第一接触孔71，在第一接触孔71内与电阻体23的－X侧端部连接。第二引出电极74的一部分进入第二接触孔72，在第二接触孔72内与电阻体23的+X侧端部连接。在该实施方式中，第一引出电极73以及第二引出电极74由Al(铝)构成。

第二氮化膜42B以覆盖第一引出电极73、第二引出电极74、第八SiO系绝缘膜41B、第一SiO系绝缘膜34B以及第一氮化膜33B的露出面的方式形成在第一氮化膜33B上。第二氮化膜42B的膜厚为1μm左右。第二氮化膜42B的下表面的周缘部与第一氮化膜33B的上表面的周缘部接合。

在第二氮化膜42B形成有用于使第一引出电极73的上表面的一部分露出的第一开口75、以及用于使第二引出电极74的上表面的一部分露出的第二开口76。由此，在第一引出电极73形成有从第一开口75露出的第一焊盘部73a。同样，在第二引出电极74形成有从第二开口76露出的第二焊盘部74a。

为了连接用于连接实际电阻体ra彼此的配线(包括图3的配线151、156)、或者连接用于将实际电阻体ra与端子P1～P6连接的配线(包括图3的配线152～155、157～160)，而使用上述的焊盘部73a、73b。

在第二变形例中，也得到与图4的第一芯片相同的效果。

图9A～图9D是表示图8所示的第一芯片5B的制造工序的一例的剖视图，是与图8的剖切面对应的剖视图。

首先，如图9A所示，在Si基板21上形成有第七SiO系绝缘膜37。接着，在第七SiO系绝缘膜37上形成第一氮化膜33B。接着，在第一氮化膜33B上形成第一SiO系绝缘膜34B的材料膜。并且，通过对第一SiO系绝缘膜34B的材料膜进行图案成形，从而除去该材料膜的周缘部。由此，得到由第七SiO系绝缘膜37、第一氮化膜33B以及第一SiO系绝缘膜34B构成的下侧绝缘膜22B。

接着，如图9B所示，在第一SiO系绝缘膜34B上形成作为电阻体23的材料膜的电阻材料膜之后，通过对电阻材料膜进行图案成形，从而形成多个电阻体23(多个实际电阻体ra以及多个虚拟电阻体rb)。

接着，如图9C所示，在第一SiO系绝缘膜34B上，以覆盖电阻体23的方式形成有第八SiO系绝缘膜41B。并且，在第八SiO系绝缘膜41B形成有贯通第八SiO系绝缘膜41B而且下端到达电阻体23的－X侧端部的上表面的第一接触孔71、以及贯通第八SiO系绝缘膜41B而且下端到达电阻体23的+X侧端部的上表面的第二接触孔72。

接着，如图9D所示，在第八SiO系绝缘膜41B上形成有作为第一引出电极73以及第二引出电极74的材料膜的金属膜。此时，金属膜进入第一接触孔71以及第二接触孔72内。然后，对金属膜进行图案成形。由此，在第八SiO系绝缘膜41B上形成第一引出电极73以及第二引出电极74。

然后，在第一氮化膜33B上，以覆盖第一引出电极73、第二引出电极74、第八SiO系绝缘膜41B以及第一SiO系绝缘膜34B的露出面的方式形成第二氮化膜42B。并且，在第二氮化膜42B形成使第一引出电极73的上表面的一部分露出的第一开口75、以及使第二引出电极74的上表面的一部分露出的第二开口76。由此，得到图3以及图8所示那样的第一芯片5B。

图10是用于说明第一芯片的第三变形例的剖视图，是与图8对应的剖视图。在图10中，在与图8的各部对应的部分，标注与图8相同符号而示出。

图10的第一芯片5C具有与图8的第一芯片5B大致相同的结构。在图10的第一芯片5C中，与图8的第一芯片5B比较，不同点在于，形成有第一上侧金属66A来代替第一引出电极73，形成有第二上侧金属66B来代替第二引出电极74。

第一上侧金属66A以及第二上侧金属66B用于连接实际电阻体ra彼此、或者将实际电阻体ra与端子P1～P6连接。另外，第一上侧金属66A以及第二上侧金属66B也可以一体地包括配线和端子。在图10的例子中，第二上侧金属66B一体地包括端子P1以及配线152。在第二氮化膜42B形成有开口67A，该开口67A用于使第二上侧金属66B中的构成端子P1的部分的上表面的一部分露出。

图11是用于说明第一芯片的第四变形例的剖视图，是与图4对应的剖视图。在图11中，在与图4的各部对应的部分，标注与图4相同的符号而示出。

图11的第一芯片5D具有与图4的第一芯片5大致相同的结构。在图11的第一芯片5D中，与图4的第一芯片5比较，不同点在于，在第三SiO系绝缘膜41上形成有经由第四通孔68而与第一下侧金属61电连接的第一引出电极73A、以及经由第五通孔69而与第二下侧金属62电连接的第二引出电极74A。在该情况下，不形成图4的第三通孔65以及上侧金属66。

另外，该情况下，在第二氮化膜42形成有用于使第一引出电极73A的上表面的一部分露出的开口75A、以及用于使第二引出电极74A的上表面的一部分露出的开口76A。

为了连接用于连接实际电阻体ra彼此的配线(包括图3的配线151、156)、或者连接用于将实际电阻体ra与端子P1～P6连接的配线(包括图3的配线152～155、157～160)，而使用第一引出电极73A以及第二引出电极74A。

图12是用于说明第一芯片的第五变形例的剖视图，是与图6对应的剖视图。在图12中，在与图6的各部对应的部分，标注与图6相同符号而示出。

图12的第一芯片5E具有与图6的第一芯片5A大致相同的结构。在图12的第一芯片5E中，与图6的第一芯片5A比较，不同点在于，在第三SiO系绝缘膜41上形成有经由第四通孔68而与第一下侧金属61电连接的第一引出电极73B、以及经由第五通孔69而与第二下侧金属62电连接的第二引出电极74B。该情况下，不形成图6的第三通孔65以及上侧金属66。

另外，该情况下，在第二氮化膜42形成有用于使第一引出电极73B的上表面的一部分露出的开口75B、以及用于使第二引出电极74B的上表面的一部分露出的开口76B。

为了连接用于连接实际电阻体ra彼此的配线(包括图3的配线151、156)、或者连接用于将实际电阻体ra与端子P1～P6连接的配线(包括图3的配线152～155、157～160)，而使用第一引出电极73B以及第二引出电极74B。

以上，对第一本公开的实施方式以及第一本公开中的第一芯片5的第一～第五变形例进行了说明，但第一本公开也能够以其它实施方式来实施。

例如，在上述的第一本公开的实施方式以及第一本公开中的第一芯片5的第一～第五变形例中，作为“SiO系绝缘膜”，使用了SiO₂膜，但也可以使用SiON膜等的SiO₂膜以外的SiO系绝缘膜作为“SiO系绝缘膜”。另外，在上述的第一本公开的实施方式以及第一本公开中的第一芯片5的第一～第五变形例中，作为“氮化膜”，使用了SiN膜，但也可以使用SiN膜以外的氮化膜。

另外，在上述的第一本公开中的第一芯片5、5A～5E中，设有虚拟电阻rb(参照图3)，但也可以不设置虚拟电阻rb。

另外，图3所示的电阻体r的配置图案是一例，电阻体r的配置图案也可以是图3以外的配置图案。

[2]关于第二本公开

以下，参照图1～图3以及图13～图25，对第二本公开进行说明。图13～图25所记载的符号与图4～图12所记载的符号无关。

第二本公开的目的是提供一种半导体装置及其制造方法，该半导体装置具备电阻体，并具有新颖的结构而且实现耐湿性的提高。

[第二本公开的结构]

[A1]一种半导体装置，包括：

基板；

下侧绝缘膜，其形成在上述基板上；

电阻体，其形成在上述下侧绝缘膜上；

中间绝缘膜，其以覆盖上述电阻体的方式形成在上述下侧绝缘膜上；以及

上侧绝缘膜，其形成在上述中间绝缘膜上，

上述下侧绝缘膜包含第一氮化膜，

上述中间绝缘膜包含第二氮化膜，

上述上侧绝缘膜包含第一SiO系绝缘膜、以及配置在上述第一SiO系绝缘膜上的第三氮化膜，

上述电阻体由上述第一氮化膜和上述第二氮化膜包围。

在该结构中，得到一种半导体装置，该半导体装置具备电阻体，并具有新颖的结构而且实现耐湿性的提高。

[A2]根据[A1]所记载的半导体装置，

上述下侧绝缘膜包括：

绝缘膜层叠构造，其形成在上述基板上，氮化膜与SiO系绝缘膜交替地层叠而成；

第二SiO系绝缘膜，其形成在上述绝缘膜层叠构造上；以及

上述第一氮化膜，其形成在上述第二SiO系绝缘膜上，

在上述第一氮化膜上形成有上述电阻体。

[A3]根据[A2]所记载的半导体装置，包括：

第一金属及第二金属，其形成在上述绝缘膜层叠构造上；

第一通孔，其贯通上述第二SiO系绝缘膜和上述第一氮化膜的层叠膜，且将上述第一金属与上述电阻体的一端部电连接；以及

第二通孔，其贯通上述层叠膜，且将上述第二金属与上述电阻体的另一端部电连接。

[A4]根据[A3]所记载的半导体装置，

上述中间绝缘膜包含以覆盖上述电阻膜的方式形成在上述第一氮化膜上的上述第二氮化膜。

[A5]根据[A4]所记载的半导体装置，

上述上侧绝缘膜包括形成在上述第二氮化膜上的上述第一SiO系绝缘膜、以及配置在上述第一SiO系绝缘膜上而且包含上述第三氮化膜的保护膜，

上述半导体装置包括第三金属，该第三金属形成在上述第一SiO系绝缘膜上，经由贯通上述第二SiO系绝缘膜、上述第一氮化膜、上述第二氮化膜以及上述第一SiO系绝缘膜的层叠膜的第三通孔而与上述第一金属或者上述第二金属电连接。

[A6]根据[A5]所记载的半导体装置，

在上述保护膜形成有开口，该开口使上述第三金属的上表面的一部分露出。

[A7]根据[A2]～[A6]任一项中所记载的半导体装置，

第三SiO系绝缘膜介于上述电阻体的下表面与上述第一氮化膜的上表面之间。

[A8]根据[A4]～[A7]任一项中所记载的半导体装置，

与上述第一、第二以及上述第三SiO系绝缘膜不同的SiO系绝缘膜介于上述电阻体的上表面与上述第二氮化膜的下表面之间。

[A9]根据[A1]所记载的半导体装置，

上述下侧绝缘膜包括：

绝缘膜层叠构造，其形成在上述基板上，氮化膜与SiO系绝缘膜交替地层叠而成，

上述第一氮化膜，其形成在上述绝缘膜层叠构造上；以及

第四SiO系绝缘膜，其介于上述电阻体的下表面与上述第一氮化膜的上表面之间。

[A10]根据[A9]所记载的半导体装置，包括：

第一金属及第二金属，其形成在上述第一氮化膜上；

第一通孔，其贯通上述第四SiO系绝缘膜，且将上述第一金属与上述电阻体的一端部电连接；以及

第二通孔，其贯通上述第四SiO系绝缘膜，且将上述第二金属与上述电阻体的另一端部电连接。

[A11]根据[A10]所记载的半导体装置，

上述中间绝缘膜包括上述第二氮化膜，上述第二氮化膜以覆盖上述第四SiO系绝缘膜和上述电阻膜的层叠体、上述第一金属、上述第二金属以及上述第一氮化膜的露出面的方式形成在上述第一氮化膜上。

[A12]根据[A11]所记载的半导体装置，

上述上侧绝缘膜包括形成在上述第二氮化膜上的上述第一SiO系绝缘膜、以及配置在上述第一SiO系绝缘膜上而且包含上述第三氮化膜的保护膜，

上述半导体装置包括第三金属，该第三金属形成在上述第一SiO系绝缘膜上，经由贯通上述第二氮化膜和上述第一SiO系绝缘膜的层叠膜的第三通孔而与上述第一金属或者上述第二金属电连接。

[A13]根据[A12]所记载的半导体装置，

在上述保护膜形成有开口，该开口使上述第三金属的上表面的一部分露出。

[A14]根据[A11]～[A13]任一项中所记载的半导体装置，

与上述第一、第二、第三以及第四SiO系绝缘膜不同的SiO系绝缘膜介于上述电阻体的上表面与上述第二氮化膜的下表面之间。

[A15]根据[A1]所记载的半导体装置，

上述下侧绝缘膜包括：

第五SiO系绝缘膜，其形成在上述基板上；以及

上述第一氮化膜，其形成在上述第五SiO系绝缘膜上，

在上述第一氮化膜上形成有上述电阻体。

[A16]根据[A15]所记载的半导体装置，

上述中间绝缘膜包括以覆盖上述电阻体的方式形成在上述第一氮化膜上的上述第二氮化膜。

[A17]根据[A16]所记载的半导体装置，

上述上侧绝缘膜包括形成在上述第二氮化膜上的上述第一SiO系绝缘膜、以及形成在上述第一SiO系绝缘膜上的上述第三氮化膜，

上述半导体装置包括：

第一引出电极，其形成在上述第一SiO系绝缘膜上，且与上述电阻体的一端部电连接；以及

第二引出电极，其形成在上述第一SiO系绝缘膜上；且与上述电阻体的另一端部电连接，

上述第三氮化膜以覆盖上述第一引出电极以及上述第二引出电极的方式形成在上述第一SiO系绝缘膜上，

在上述第三氮化膜形成有使上述第一引出电极的上表面的一部分露出的第一开口、以及使上述第二引出电极的上表面的一部分露出的第二开口。

[A18]根据[A16]或[A17]所记载的半导体装置，

第六SiO系绝缘膜介于上述电阻体的下表面与上述第一氮化膜的上表面之间。

[A19]一种半导体装置的制造方法，包括以下工序：

在基板上形成包含第一氮化膜的下侧绝缘膜的工序；

在上述下侧绝缘膜上形成电阻体的工序；

在上述下侧绝缘膜上以覆盖上述电阻体的方式形成包含第二氮化膜的中间绝缘膜的工序；以及

在上述中间绝缘膜上形成上侧绝缘膜的工序，该上侧绝缘膜包含第一SiO系绝缘膜和形成在上述第一SiO系绝缘膜上的第三氮化膜，

在形成上述中间绝缘膜的工序中，上述电阻体由上述第一氮化膜和上述第二氮化膜包围。

在该制造方法中，能够制造一种半导体装置，该半导体装置具备电阻体，并具有新颖的结构而且实现耐湿性的提高。

[第二本公开的实施方式的详细的说明]

以下，基于图1～图3以及图13～图25，对第二本公开的实施方式进行详细说明。

图1是表示本发明的一个实施方式的半导体装置的图解的俯视图。图2是主要表示第一芯片的概略的电的结构和第二芯片的概略的电的结构的示意图。图3是第一芯片的图解的俯视图。

图1～图3与第一本公开的图1～图3相同，因此省略其说明。

图13是沿图3的A－A线的剖视图。

对第一芯片5的剖面构造进行说明。

第一芯片5包括：基板21；下侧绝缘膜22，其形成在基板21上；电阻体23，其形成在下侧绝缘膜22上而且构成电阻体r；中间绝缘膜24，其以覆盖电阻体23的方式形成在下侧绝缘膜22上；以及上侧绝缘膜25，其形成在中间绝缘膜24。

并且，第一芯片5包括：配置在下侧绝缘膜22内的第一下侧金属61及第二下侧金属62；以及配置在上侧绝缘膜25内的上侧金属66。但是，上侧金属66的上表面的一部分从上侧绝缘膜25露出。

基板21例如由Si基板构成。基板21的膜厚例如为300μm左右。

下侧绝缘膜22包括：形成在基板21上的绝缘膜层叠构造31；形成在绝缘膜层叠构造31上的第二SiO系绝缘膜32；以及形成在第二SiO系绝缘膜32上的第一氮化膜33。

在该实施方式以及后述的第一芯片5的变形例5A～5H中，使用SiO₂作为“SiO系绝缘膜”。另外，在该实施方式以及后述的第一芯片5的变形例5A～5H中，使用SiN膜作为“氮化膜”。

绝缘膜层叠构造31具有由SiO系绝缘膜构成的第一绝缘膜31A和由具有拉伸应力的氮化膜构成的第二绝缘膜31B交替地层叠的构造。第一绝缘膜31A和第二绝缘膜31B的层叠数也可以是任意数，也可以与图13所示的层叠数不同。层叠两种绝缘膜31A、31B是为了通过第二绝缘膜31B的成膜来控制由第一绝缘膜31A的成膜产生的基板21的翘曲，从而使绝缘膜较厚地成膜。

第一绝缘膜31A的膜厚例如为2μm左右，第二绝缘膜31B的膜厚例如为0.3μm左右。绝缘膜层叠构造31的厚度例如为13.5μm左右。

在绝缘膜层叠构造31上配置有多个下侧金属61、62。在图13的例子中，下侧金属61、62包括：配置于偏靠－X侧端的第一下侧金属61；以及相对于第一下侧金属61配置于+X侧的第二下侧金属62。在该实施方式中，下侧金属61、62由Al(铝)构成。上述的下侧金属61、62用于将实际电阻体ra彼此电连接、或者将实际电阻体ra与端子P1～P6连接。

第二SiO系绝缘膜32以覆盖下侧金属61、62的方式形成在绝缘膜层叠构造31上。并且，在第二SiO系绝缘膜32上形成有第一氮化膜33。第一氮化膜33优选形成在第二SiO系绝缘膜32上表面的大致全域。第二SiO系绝缘膜32的膜厚为0.8μm左右。第一氮化膜33的膜厚为0.15μm左右。

在第一氮化膜33上形成有电阻体23。电阻体23是在俯视时在X方向上较长的矩形。电阻体23以在俯视时跨越第一下侧金属61A和第二下侧金属61B的方式配置。在该实施方式中，电阻体23由CrSi构成。

电阻体23的下表面的－X侧端部经由连续地贯通第一氮化膜33以及第二SiO系绝缘膜32的第一通孔63而与第一下侧金属61电连接。电阻体23的下表面的+X侧端部经由连续地贯通第一氮化膜33以及第二SiO系绝缘膜32的第二通孔64而与第二下侧金属62的－X侧端部电连接。在该实施方式中，第一通孔63以及第二通孔64由W(钨)构成。

中间绝缘膜24由以覆盖电阻体23的方式形成在第一氮化膜33上的第二氮化膜34构成。第二氮化膜34覆盖电阻体23的露出面以及第一氮化膜33的上表面的露出面。因此，第二氮化膜34的下表面除了覆盖电阻体23的部分以外，与第一氮化膜33的上表面接合。第二氮化膜34的膜厚为0.15μm左右。

上侧绝缘膜25包括：形成在第二氮化膜34上的第一SiO系绝缘膜41；以及形成在第一SiO系绝缘膜41上的保护膜42。

第一SiO系绝缘膜41的膜厚为0.4μm左右。在第一SiO系绝缘膜41上形成有上侧金属66。在该实施方式以及后述的第一芯片5的第一、第二变形例5A、5B(参照图15、图17)中，各上侧金属66包括任一个端子P1～P6(参照图3)。上侧金属66有仅包括端子的情况、以及一体地包括端子和配线的情况。图13中体现的上侧金属66仅包括端子P1。换言之，图13中体现的上侧金属66构成端子P1。

此外，虽然图13中未体现出，但也有上侧金属经由未图示的通孔而与第一下侧金属61连接的部位。作为这样的上侧金属，有构成图3的配线154及端子P4的上侧金属以及构成图3的配线159及端子P5的上侧金属。

图13所示的上侧金属66以在俯视时一部分与第二下侧金属62的+X侧端部重叠的方式配置。上侧金属66经由连续地贯通第一SiO系绝缘膜41、第二氮化膜34、第一氮化膜33以及第二SiO系绝缘膜32的第三通孔65而与第二下侧金属62的+X侧端部电连接。在该实施方式中，第三通孔65由W(钨)构成。图13所示的第二下侧金属62以及第三通孔65构成配线152(参照图3)。

保护膜42以覆盖上侧金属66的方式形成在第一SiO系绝缘膜41上。保护膜42由下层的保护用SiO系绝缘膜44和上层的第三氮化膜45的层叠膜构成。保护用SiO系绝缘膜44的膜厚为1μm左右。第三氮化膜45的膜厚为1.2μm左右。此外，保护膜42也可以仅由第三氮化膜45构成。

在保护膜42形成有用于使上侧金属66的上表面的一部分露出的开口67。通过该开口，形成用于将配线连接到端子P1～P6的焊盘部。

在本实施方式中，全部的电阻体23按每个电阻体23由第一氮化膜33和第二氮化膜34包围，因此能够实现耐湿性的提高。

在本实施方式中，在制造第一芯片5时，电阻体r的电阻特性有可能因工艺偏差而产生偏差。工艺偏差有沿一个方向阶段性地产生的倾向，例如，如称为－Y方向或者+Y方向那样。

在本实施方式中，在构成第一电阻电路121的实际电阻体组中的在Y方向上相邻的两个实际电阻体ra之间，配置有构成第二电阻电路122的实际电阻体组。由此，难以在第一电阻电路121内的实际电阻体ra的电阻值的平均值与第二电阻电路122内的实际电阻体ra的电阻值的平均值之间产生差异。其结果，难以使第二电阻电路122的电阻值R2相对于第一电阻电路121的电阻值R1的比(R2/R1)产生误差。

同样，在本实施方式中，在构成第四电阻电路124的实际电阻体组中的在Y方向上相邻的两个实际电阻体ra之间，配置有构成第三电阻电路123的实际电阻体组。由此，难以在第四电阻电路124内的实际电阻体ra的电阻值的平均值与第三电阻电路123内的实际电阻体ra的电阻值的平均值之间产生差异。其结果，难以使第三电阻电路123的电阻值R3相对于第四电阻电路124的电阻值R4的比(R3/R4)产生误差。

如上所述，在如本实施方式那样配置了第二电阻电路122的情况下，在第二电阻电路122和与之相邻的第一电阻电路121的实际电阻体ra之间产生高电压差。另外，在如本实施方式那样配置了第三电阻电路123的情况下，在第三电阻电路123和与之相邻的第四电阻电路124的实际电阻体ra之间产生高电压差。但是，在本实施方式中，由于在产生高电压差的部位配置虚拟电阻体rb，因此能够缓和产生高电压差的部位的电场。

此外，在图13中，也可以在电阻体23的上表面与第二氮化膜34之间形成有SiO系绝缘膜。

图14A～图14E是表示图3以及图13所示的第一芯片5的制造工序的一例的剖视图，是与图13的剖切面对应的剖视图。

首先，如图14A所示，通过在基板21上交替地层叠第一绝缘膜31A和第二绝缘膜31B，从而形成绝缘膜层叠构造31。并且，在绝缘膜层叠构造31上形成作为第一下侧金属61以及第二下侧金属62的材料膜的金属膜(在该实施方式中为Al膜)之后，对金属膜进行图案成形。由此，在绝缘膜层叠构造31上形成第一下侧金属61以及第二下侧金属62。

接着，如图14B所示，在绝缘膜层叠构造31上，以覆盖第一下侧金属61以及第二下侧金属62的方式形成有第二SiO系绝缘膜32。并且，在第二SiO系绝缘膜32上形成有第一氮化膜33。由此，得到由绝缘膜层叠构造31、第二SiO系绝缘膜32以及第一氮化膜33构成的下侧绝缘膜22。

接着，如图14C所示，在第二SiO系绝缘膜32和第一氮化膜33的层叠膜形成有第一通孔63以及第二通孔64，该第一通孔63以及第二通孔64贯通该层叠膜而且下端到达第一下侧金属61以及第二下侧金属62。并且，在第一氮化膜33上形成作为电阻体23的材料膜的电阻材料膜之后，通多对电阻材料膜进行图案成形，从而形成多个电阻体23(多个实际电阻体ra以及多个虚拟电阻体rb)。由此，第一通孔63以及第二通孔64的上端与电阻体23连接。

接着，如图14D所示，在第一氮化膜33上，以覆盖电阻体23的方式形成有第二氮化膜34(中间绝缘膜24)。

接着，如图14E所示，在第二氮化膜34上形成有第一SiO系绝缘膜41。并且，在第二SiO系绝缘膜32、第一氮化膜33、第二氮化膜34以及第一SiO系绝缘膜41的层叠膜形成有第三通孔65，该第三通孔65贯通该层叠膜且下端到达第二下侧金属62。并且，在第一SiO系绝缘膜41上形成作为上侧金属66的材料膜的金属膜之后，对金属膜(在该实施方式中为Al膜)进行图案成形。由此，在第一SiO系绝缘膜41上形成上侧金属66。由此，第三通孔65的上端与上侧金属66连接。

然后，在第一SiO系绝缘膜41上，以覆盖上侧金属66的方式形成有保护膜42。并且，在保护膜42形成有用于使上侧金属66的上表面的一部分露出的开口67。由此，得到图3以及图13所示那样的第一芯片5。

图15是用于说明第一芯片的第一变形例的剖视图，是与图13对应的剖视图。在图15中，在与图13的各部对应的部分，标注与图13相同的符号而示出。

图15的第一芯片5A的俯视图与图3相同。在图15的第一芯片5A中，第三SiO系绝缘膜35介于电阻体23的下表面与第一氮化膜33之间。第三SiO系绝缘膜35的膜厚为0.15μm左右。

在图15的第一芯片5A中，下侧绝缘膜22由绝缘膜层叠构造31、形成在绝缘膜层叠构造31上的第二SiO系绝缘膜32、形成在第二SiO系绝缘膜32上的第一氮化膜33、以及选择性地形成在第一氮化膜33上的第三SiO系绝缘膜35构成。

在图15的第一芯片5A中，第一通孔63以及第二通孔64贯通第二SiO系绝缘膜32、第一氮化膜33以及第三SiO系绝缘膜35的层叠膜。

在第一变形例中，也得到与上述的实施方式相同的效果。

在图15中，保护膜42也可以仅由第三氮化膜45构成。另外，在图15中，也可以在电阻体23的上表面与第二氮化膜34之间形成有SiO系绝缘膜。

图16A～图16D是表示图3以及图15所示的第一芯片5A的制造工序的一例的剖视图，是与图15的剖切面对应的剖视图。

在制造第一芯片5A的情况下，实行与图14A的工序相同的工序。

接着，如图16A所示，在绝缘膜层叠构造31上，以覆盖第一下侧金属61以及第二下侧金属62的方式形成有第二SiO系绝缘膜32。并且，在第二SiO系绝缘膜32上形成有第一氮化膜33。另外，在第一氮化膜33上表面的全域，形成有作为第三SiO系绝缘膜35的材料膜的SiO系材料膜81。

接着，如图16B所示，在第二SiO系绝缘膜32、第一氮化膜33以及SiO系材料膜81的层叠膜形成有第一通孔63以及第二通孔64，该第一通孔63以及第二通孔64贯通该层叠膜而且下端分别到达第一下侧金属61以及第二下侧金属62。并且，在SiO系材料膜81上形成有作为电阻体23的材料膜的电阻材料膜。

然后，通过对电阻材料膜以及SiO系材料膜81进行图案成形，从而形成有多个层叠体，该多个层叠体由第三SiO系绝缘膜35和形成在其上的电阻体23构成。由此，第一通孔63以及第二通孔64的上端与电阻体23连接。由此，得到由绝缘膜层叠构造31、第二SiO系绝缘膜32、第一氮化膜33以及第三SiO系绝缘膜35构成的下侧绝缘膜22。

接着，如图16C所示，在第一氮化膜33上，以覆盖第三SiO系绝缘膜35和电阻体23的层叠体的方式形成有第二氮化膜34(中间绝缘膜24)。

接着，如图16D所示，在第二氮化膜34上形成有第一SiO系绝缘膜41。并且，在第二SiO系绝缘膜32、第一氮化膜33、第二氮化膜34以及第一SiO系绝缘膜41的层叠膜形成有第三通孔65，该第三通孔65贯通该层叠膜，且下端到达第二下侧金属62。并且，在第一SiO系绝缘膜41上形成作为上侧金属66的材料膜的金属膜之后，对金属膜进行图案成形。由此，在第一SiO系绝缘膜41上形成有上侧金属66。由此，第三通孔65上端与上侧金属66连接。

然后，在第一SiO系绝缘膜41上，以覆盖上侧金属66的方式形成有保护膜42。并且，在保护膜42形成有用于使上侧金属66的上表面的一部分露出的开口67。由此，得到图3以及图15所示那样的第一芯片5A。

图17是用于说明第一芯片的第二变形例的剖视图，是与图13对应的剖视图。在图17中，在与图13的各部对应的部分，标注与图13相同的符号而示出。

图17的第一芯片5B的俯视图与图3相同。图17的第一芯片5B包括：基板21；形成在基板21上的下侧绝缘膜22B；形成在下侧绝缘膜22B上而且构成电阻体r的电阻体23；以覆盖电阻体23的方式形成在下侧绝缘膜22B上的中间绝缘膜24B；以及形成在中间绝缘膜24B上的上侧绝缘膜25B。

并且，第一芯片5包括：配置在下侧绝缘膜22B内的第一下侧金属61及第二下侧金属62；以及配置在上侧绝缘膜25B内的上侧金属66。但是，上侧金属66的上表面的一部分从上侧绝缘膜25B露出。

下侧绝缘膜22B包括：形成在基板21上的绝缘膜层叠构造31；形成在绝缘膜层叠构造31上的第一氮化膜33B；以及选择性地形成在第一氮化膜33B上的多个第四SiO系绝缘膜36。

第一氮化膜33B形成在绝缘膜层叠构造31上表面。第一氮化膜33B优选形成在绝缘膜层叠构造31上表面的大致全域。第一氮化膜33B的膜厚为0.15μm左右。

在第一氮化膜33B上配置有多个下侧金属61、62。在图17的例子中，下侧金属61、62包括：配置在偏靠－X侧端的第一下侧金属61；以及相对于第一下侧金属61配置在+X侧的第二下侧金属62。

多个第四SiO系绝缘膜36形成为在俯视时配置在各电阻体23的正下方位置。第四SiO系绝缘膜36的膜厚为1μm左右。

在各第四SiO系绝缘膜36上形成有电阻体23。电阻体23是在俯视时在X方向上较长的矩形。电阻体23以在俯视时跨越第一下侧金属61A和第二下侧金属61B的方式配置。

电阻体23的下表面的－X侧端部经由贯通第四SiO系绝缘膜36的第一通孔63而与第一下侧金属61电连接。电阻体23的下表面的+X侧端部经由贯通第四SiO系绝缘膜36的第二通孔64而与第二下侧金属62的－X侧端部电连接。

中间绝缘膜24B由第二氮化膜34B构成，该第二氮化膜34B以覆盖第四SiO系绝缘膜36和电阻体23的层叠体的方式形成在第一氮化膜33B上。第二氮化膜34B覆盖第四SiO系绝缘膜36和电阻体23的层叠体的露出面以及第一氮化膜33B的上表面的露出面。因此，第二氮化膜34B的下表面除覆盖第四SiO系绝缘膜36和电阻体23的层叠体的部分以外，与第一氮化膜33B的上表面接合。第二氮化膜34B的膜厚为0.15μm左右。

上侧绝缘膜25B包括：形成在第二氮化膜34B上的第一SiO系绝缘膜41B；以及形成在第一SiO系绝缘膜41B上的保护膜42B。

第一SiO系绝缘膜41B的膜厚为1μm左右。在第一SiO系绝缘膜41B上形成有上侧金属66。

图17所示的上侧金属66以在俯视时一部分与第二下侧金属62的+X侧端部重叠的方式配置。上侧金属66经由连续地贯通第一SiO系绝缘膜41B以及第二氮化膜34B的第三通孔65而与第二下侧金属62的+X侧端部电连接。图17所示的上侧金属66构成端子P1。

保护膜42B以覆盖上侧金属66的方式形成在第一SiO系绝缘膜41B上。保护膜42B由下层的保护用SiO系绝缘膜44B和上层的第三氮化膜45B的层叠膜构成。保护用SiO系绝缘膜44B的膜厚为1μm左右。第三氮化膜45B的膜厚为1.2μm左右。此外，保护膜42B也可以仅由第三氮化膜45B构成。

在保护膜42B形成有用于使上侧金属66的上表面的一部分露出的开口67。通过该开口，形成用于将配线连接到端子P1～P6的焊盘部。

在第二变形例中也得到与上述的实施方式相同的效果。

此外，在图17中，也可以在电阻体23的上表面与第二氮化膜34B之间形成有SiO系绝缘膜。

此外，在绝缘膜层叠构造31的最上层为第二绝缘膜(氮化膜)31B的情况下，也可以使用绝缘膜层叠构造31的最上层的第二绝缘膜31B作为第一氮化膜33B。该情况下，下侧绝缘膜22B包括：形成在基板21上而且在最上层具有第一氮化膜33A(第二绝缘膜31B)的绝缘膜层叠构造31；以及选择性地形成在绝缘膜层叠构造31上的多个第四SiO系绝缘膜36。

图18A～图18E是表示图3以及图17所示的第一芯片5B的制造工序的一例的剖视图，是与图17的剖切面对应的剖视图。

首先，如图18A所示，通过在基板21上交替地层叠第一绝缘膜31A和第二绝缘膜31B，从而形成有绝缘膜层叠构造31。并且，在绝缘膜层叠构造31上形成有第一氮化膜33B。并且，在第一氮化膜33B上形成作为第一下侧金属61以及第二下侧金属62的材料膜的金属膜之后，对金属膜进行图案成形。由此，在第一氮化膜33B上形成有第一下侧金属61以及第二下侧金属62。

接着，如图18B所示，在第一氮化膜33B上，以覆盖第一下侧金属61以及第二下侧金属62的方式形成有作为第四SiO系绝缘膜36的材料膜的SiO系材料膜82。并且，在SiO系材料膜82形成有第一通孔63以及第二通孔64，该第一通孔63以及第二通孔64贯通SiO系材料膜82而且下端到达第一下侧金属61以及第二下侧金属62。

接着，如图18C所示，在SiO系材料膜82上形成有作为电阻体23的材料膜的电阻材料膜。然后，通过对电阻材料膜以及SiO系材料膜82进行图案成形，从而形成由第四SiO系绝缘膜36和形成在其上的电阻体23构成的多个层叠体。由此，第一通孔63以及第二通孔64的上端与电阻体23连接。由此，得到由绝缘膜层叠构造31、第一氮化膜33B以及第四SiO系绝缘膜36构成的下侧绝缘膜22B。

接着，如图18D所示，在第一氮化膜33B上，以覆盖第四SiO系绝缘膜36和电阻体23的层叠体的露出面、第一及第二下侧金属61、62的露出面以及第一氮化膜33B上表面的露出面的方式形成有第二氮化膜34B(中间绝缘膜24B)。

接着，如图18E所示，在第二氮化膜34B上形成有第一SiO系绝缘膜41B。并且，在第二氮化膜34B和第一SiO系绝缘膜41B的层叠膜形成有第三通孔65，该第三通孔65贯通该层叠膜，且下端到达第二下侧金属62。并且，在第一SiO系绝缘膜41B上形成作为上侧金属66的材料膜的金属膜之后，对金属膜进行图案成形。由此，在第一SiO系绝缘膜41B上形成有上侧金属66。由此，第三通孔65上端与上侧金属66连接。

然后，在第一SiO系绝缘膜41B上，以覆盖上侧金属66的方式形成有保护膜42B。并且，在保护膜42B形成有用于使上侧金属66的上表面的一部分露出的开口67。由此，得到如图3以及图17所示那样的第一芯片5B。

图19是用于说明第一芯片的第三变形例的剖视图，是与图13对应的剖视图。在图19中，在与图13的各部对应的部分，标注与图13相同的符号而示出。

图19的第一芯片5C的俯视图与图3相同。图19的第一芯片5C包括：基板21；形成在基板21上的下侧绝缘膜22C；形成在下侧绝缘膜22C上而且构成电阻体r的电阻体23；以覆盖电阻体23的方式形成在下侧绝缘膜22C上的中间绝缘膜24C；以及形成在中间绝缘膜24C上的上侧绝缘膜25C。

并且，第一芯片5C包括配置在中间绝缘膜24C和上侧绝缘膜25B的层叠膜内的第一引出电极73以及第二引出电极74。但是，第一引出电极73的上表面的一部分以及第二引出电极74的上表面的一部分从上侧绝缘膜25C露出。

下侧绝缘膜22C包括：形成在基板21上的第五SiO系绝缘膜37；以及形成在第五SiO系绝缘膜37上的第一氮化膜33C。第一氮化膜33C优选形成在第五SiO系绝缘膜37上表面的大致全域。第五SiO系绝缘膜37的膜厚例如为6μm左右。第一氮化膜33C的膜厚例如为0.15μm左右。

在第一氮化膜33C上形成有电阻体23。电阻体23是在俯视时在X方向上较长的矩形。在该实施方式中，电阻体23由CrSi构成。

中间绝缘膜24C由第二氮化膜34C构成，该第二氮化膜34C以覆盖电阻体23的方式形成在第一氮化膜33C上。第二氮化膜34C的膜厚为0.15μm左右。第二氮化膜34C覆盖电阻体23的露出面以及第一氮化膜33C的上表面的露出面。因此，第二氮化膜34C的下表面除电阻体23的部分以外，与第一氮化膜33C的上表面接合。

上侧绝缘膜25C包括：形成在第二氮化膜34C上的第一SiO系绝缘膜41C；以及形成在第一SiO系绝缘膜41C上的第三氮化膜45C。

在第二氮化膜34C和第一SiO系绝缘膜41C的层叠膜形成有用于使电阻体23的－X侧端部的上表面的一部分露出的第一接触孔71、以及用于使电阻体23的+X侧端部的上表面的一部分露出的第二接触孔72。

在第一SiO系绝缘膜41C上形成有第一引出电极73和第二引出电极74。第一引出电极73在俯视时形成在包括电阻体23的－X侧端部的区域。第二引出电极74在俯视时形成在包括电阻体23的+X侧端部的区域。

第一引出电极73的一部分进入第一接触孔71，在第一接触孔71内与电阻体23的－X侧端部连接。第二引出电极74的一部分进入第二接触孔72，在第二接触孔72内与电阻体23的+X侧端部连接。在该实施方式中，第一引出电极73以及第二引出电极74由Al(铝)构成。

第三氮化膜45C以覆盖第一引出电极73以及第二引出电极74的方式形成在第一SiO系绝缘膜41C上。第三氮化膜45C的膜厚为1μm左右。

在第三氮化膜45C形成有用于使第一引出电极73的上表面的一部分露出的第一开口75、以及用于使第二引出电极74的上表面的一部分露出的第二开口76。由此，在第一引出电极73形成有从第一开口75露出的第一焊盘部73a。同样，在第二引出电极74形成有从第二开口76露出的第二焊盘部74a。

为了连接用于连接实际电阻体ra彼此的配线(包括图3的配线151、156)、或者连接用于将实际电阻体ra与端子P1～P6的配线(包括图3的配线152～155、157～160)，而使用上述的焊盘部73a、73b。

在第三变形例中，也得到与图13的第一芯片5相同的效果。

图20A～图20D是表示图19所示的第一芯片5C的制造工序的一例的剖视图，是与图19的剖切面对应的剖视图。

首先，如图20A所示，在基板21上形成有第五SiO系绝缘膜37。并且，在第五SiO系绝缘膜37上形成有第一氮化膜33C。由此，得到由第五SiO系绝缘膜37以及第一氮化膜33C构成的下侧绝缘膜22C。

接着，如图20B所示，在第一氮化膜33C上形成作为电阻体23的材料膜的电阻材料膜之后，通过对电阻材料膜进行图案成形，从而形成有多个电阻体23(多个实际电阻体ra以及多个虚拟电阻体rb)。

接着，如图20C所示，在第一氮化膜33C上，以覆盖电阻体23的方式形成有第二氮化膜34C(中间绝缘膜24C)。接着，在第二氮化膜34C上形成有第一SiO系绝缘膜41C。并且，在第二氮化膜34C和第一SiO系绝缘膜41C的层叠膜形成有贯通该层叠膜而且下端到达电阻体23的－X侧端部的上表面的第一接触孔71、以及贯通该层叠膜而且下端到达电阻体23的+X侧端部的上表面的第二接触孔72。

接着，如图20D所示，在第一SiO系绝缘膜41C上形成有作为第一引出电极73以及第二引出电极74的材料膜的金属膜。此时，金属膜进入第一接触孔71以及第二接触孔72内。然后，对金属膜进行图案成形。由此，在第一SiO系绝缘膜41C上形成有第一引出电极73以及第二引出电极74。

然后，在第一SiO系绝缘膜41C上，以覆盖第一引出电极73以及第二引出电极74的方式形成有第三氮化膜45C。并且，在第三氮化膜45C形成有用于使第一引出电极73的上表面的一部分露出的第一开口75、以及用于使第二引出电极74的上表面的一部分露出的第二开口76。由此，得到如图3以及图19所示那样的第一芯片5C。

图21是用于说明第一芯片的第四变形例的剖视图，是与图19对应的剖视图。在图21中，在与图19的各部对应的部分，标注与图19相同的符号而示出。

图21的第一芯片5D的俯视图与图3相同。在图21的第一芯片5D中，第六SiO系绝缘膜38基于电阻体23的下表面与第一氮化膜33C之间。第六SiO系绝缘膜38的膜厚是0.5μm左右。

在图21的第一芯片5D中，下侧绝缘膜22C由绝缘膜层叠构造31、形成在绝缘膜层叠构造31上的第五SiO系绝缘膜37、形成在第五SiO系绝缘膜37上的第一氮化膜33C、以及选择性地形成在第一氮化膜33C上的第六SiO系绝缘膜38构成。

在第四变形例中也得到与上述的实施方式相同的效果。

第四变形例的第一芯片5D的制造方法除了以下方面以外，与第三变形例的第一芯片5C的制造方法相同。即，在第四变形例的第一芯片5D的制造方法中，在上述的图20B的工序中，在第一氮化膜33C上形成第六SiO系绝缘膜38的材料膜和电阻体23的材料膜之后，通过对上述的材料膜进行图案成形，从而形成由第六SiO系绝缘膜38和形成在其上的电阻体23构成的多个层叠体。

图22是用于说明第一芯片的第五变形例的剖视图，是与图19对应的剖视图。在图22中，在与图19的各部对应的部分标注与图19相同的符号而示出。

图22的第一芯片5E具有与图19的第一芯片5C大致相同的结构。在图22的第一芯片5E中，与图19的第一芯片5D比较，不同点在于，形成有第一上侧金属66A代替第一引出电极73，形成有第二上侧金属66B代替第二引出电极74。

第一上侧金属66A以及第二上侧金属66B用于连接实际电阻体ra彼此、或者将实际电阻体ra与端子P1～P6连接。另外，第一上侧金属66A以及第二上侧金属66B也可以一体地包括配线和端子。在图22的例子中，第二上侧金属66B一体地包括端子P1以及配线152。在第三氮化膜45C形成有开口67A，该开口67A用于使第二上侧金属66B中的构成端子P1的部分的上表面的一部分露出。

图23是用于说明第一芯片的第六变形例的剖视图，是与图13对应的剖视图。在图23中，在与图13的各部对应的部分标注与图13相同的符号而示出。

图23的第一芯片5F具有与图13的第一芯片5大致相同的结构。在图23的第一芯片5F中，与图13的第一芯片5比较，不同点在于，在第一SiO系绝缘膜41上形成有经由第四通孔68而与第一下侧金属61电连接的第一引出电极73A、以及经由第五通孔69而与第二下侧金属62电连接的第二引出电极74A。该情况下，不形成图13的第三通孔65以及上侧金属66。

另外，该情况下，在保护膜42形成有用于使第一引出电极73A的上表面的一部分露出的开口75A、以及用于使第二引出电极74A的上表面的一部分露出的开口76A。

为了连接用于连接实际电阻体ra彼此的配线(包括图3的配线151、156)、或者连接用于将实际电阻体ra与端子P1～P6连接的配线(包括图3的配线152～155、157～160)，而使用第一引出电极73A以及第二引出电极74A。

图24是用于说明第一芯片的第七变形例的剖视图，是与图15对应的剖视图。在图24中，在与图15的各部对应的部分标注与图15相同的符号而示出。

图24的第一芯片5G具有与图15的第一芯片5A大致相同的结构。在图24的第一芯片5G中，与图15的第一芯片5A比较，不同点在于，在第一SiO系绝缘膜41上形成有经由第四通孔68而与第一下侧金属61电连接的第一引出电极73B、以及经由第五通孔69而与第二下侧金属62电连接的第二引出电极74B。该情况下，不形成图15的第三通孔65以及上侧金属66。

另外，该情况下，在保护膜42形成有用于使第一引出电极73B的上表面的一部分露出的开口75B、以及用于使第二引出电极74B的上表面的一部分露出的开口76B。

为了连接用于连接实际电阻体ra彼此的配线(包括图3的配线151、156)、或者连接用于将实际电阻体ra与端子P1～P6连接的配线(包括图3的配线152～155、157～160)，而使用第一引出电极73B以及第二引出电极74B。

图25是用于说明第一芯片的第八变形例的剖视图，是与图17对应的剖视图。在图25中，在与图17的各部对应的部分，标注与图17相同的符号而示出。

图25的第一芯片5H具有与图17的第一芯片5B大致相同的结构。在图25的第一芯片5H中，与图17的第一芯片5B比较，不同点在于，在第一SiO系绝缘膜41B上形成有经由第四通孔68而与第一下侧金属61电连接的第一引出电极73C、以及经由第五通孔69而与第二下侧金属62电连接的第二引出电极74C。该情况下，不形成图17的第三通孔65以及上侧金属66。

另外，该情况下，在保护膜42B形成有用于使第一引出电极73C的上表面的一部分露出的开口75C、以及用于使第二引出电极74C的上表面的一部分露出的开口76C。

为了连接用于连接实际电阻体ra彼此的配线(包括图3的配线151、156)、或者连接用于将实际电阻体ra与端子P1～P6连接的配线(包括图3的配线152～155、157～160)，而使用第一引出电极73C以及第二引出电极74C。

以上，对第二本公开的实施方式以及第二本公开中的第一芯片5的第一～第八变形例进行了说明，但第二本公开也能够以其它实施方式来实施。

例如，在上述的第二本公开的实施方式以及第二本公开中的第一芯片5的第一～第八变形例中，作为“SiO系绝缘膜”，使用了SiO₂膜，但也可以使用SiON膜等SiO₂膜以外的SiO系绝缘膜作为“SiO系绝缘膜”。另外，在上述的第二本公开的实施方式以及第二本公开中的第一芯片5的第一～第四变形例中，作为“氮化膜”，使用了SiN膜，但也可以使用SiN膜以外的氮化膜。

在图13、图15以及图17的第一芯片5、5A、5B中，保护膜42、42B也可以仅由第三氮化膜45构成。

另外，在上述的第二本公开中的第一芯片5、5A～5H中，设有虚拟电阻rb(参照图3)，但也可以不设置虚拟电阻rb。

另外，图3所示的电阻体r的配置图案是一例，电阻体r的配置图案也可以是图3以外的配置图案。

[3]关于第三本公开

以下，参照图1～图3以及图26～图60，对第三本公开进行说明。图26～图60所记载的符号与图4～图12所记载的符号以及图13～图25所记载的符号无关。

第三本公开的目的是提供一种半导体装置及其制造方法，该半导体装置具备电阻体，并具有新颖的结构而且实现耐湿性的提高。

[第三本公开的结构]

[B1]一种半导体装置，包括：

基板；

下侧绝缘膜，其形成在上述基板上；

电阻体，其形成在上述下侧绝缘膜上；

上侧绝缘膜，其以覆盖上述电阻体的方式形成在上述下侧绝缘膜上；以及

金属制的密封环，其在俯视时以包围上述电阻体的方式配置，

上述下侧绝缘膜包含第一氮化膜，

上述上侧绝缘膜包括以覆盖上述电阻体的方式形成在上述下侧绝缘膜上的第一SiO系绝缘膜、以及配置在上述第一SiO系绝缘膜上而且包含第二氮化膜的保护膜，

上述密封环至少包括配置在上述第一氮化膜与上述第二保护膜之间的区域的主环部。

在该结构中，得到一种半导体装置，该半导体装置具备电阻体，并具有新颖的结构而且实现耐湿性的提高。

[B2]根据[B1]所记载的半导体装置，

上述下侧绝缘膜包括：

绝缘膜层叠构造，其形成在上述基板上，氮化膜与SiO系绝缘膜交替地层叠而成；

第二SiO系绝缘膜，其形成在上述绝缘膜层叠构造上；以及

上述第一氮化膜，其形成在上述第二SiO系绝缘膜上，

在上述第一氮化膜上形成有上述电阻体。

[B3]根据[B2]所记载的半导体装置，包括：

第一金属及第二金属，其形成在上述绝缘膜层叠构造上，由上述第二SiO系绝缘膜覆盖；

第一通孔，其贯通上述第二SiO系绝缘膜和上述第一氮化膜的层叠膜，且将上述第一金属与上述电阻体的一端部电连接；以及

第二通孔，其贯通上述层叠膜，且将上述第二金属与上述电阻体的另一端部电连接。

[B4]根据[B3]所记载的半导体装置，

上述上侧绝缘膜包括：

上述第一SiO系绝缘膜，其以覆盖上述电阻体的方式形成在上述第一氮化膜上；以及

上述保护膜，其形成在上述第一SiO系绝缘膜上。

[B5]根据[B4]所记载的半导体装置，

包括第三金属，该第三金属形成在上述第一SiO系绝缘膜上，经由贯通上述第二SiO系绝缘膜、上述第一氮化膜以及上述第一SiO系绝缘膜的层叠膜的第三通孔而与上述第一金属或者上述第二金属电连接，

上述保护膜以覆盖上述第三金属的方式形成在上述第一SiO系绝缘膜。

[B6]根据[B5]所记载的半导体装置，

包括形成在上述第一氮化膜上的第三SiO系绝缘膜，

上述电阻体形成在上述第三SiO系绝缘膜上，

上述第一SiO系绝缘膜以覆盖上述电阻体的方式形成在上述第三SiO系绝缘膜上，

上述第一通孔以及上述第二通孔贯通上述第二SiO系绝缘膜、上述第一氮化膜以及上述第三SiO系绝缘膜的层叠膜，

上述第三通孔贯通上述第二SiO系绝缘膜、上述第一氮化膜、上述第三SiO系绝缘膜以及上述第一SiO系绝缘膜的层叠膜。

[B7]根据[B5]或[B6]所记载的半导体装置，

上述密封环包括形成在上述绝缘膜层叠构造上且由上述第二SiO系绝缘膜覆盖的下侧环部、形成在上述第一SiO系绝缘膜上的上侧环部、以及连结下侧环部和上侧环部的环主体部，

上述上侧环部由上述保护膜覆盖。

[B8]根据[B5]或[B6]所记载的半导体装置，

上述密封环由形成在上述绝缘膜层叠构造上且由上述第二SiO系绝缘膜覆盖的下侧环部、以及配置于上述保护膜与下侧环部之间的区域且下表面与上述下侧环部的上表面接合的环主体部构成。

[B9]根据[B5]或[B6]所记载的半导体装置，

上述密封环由配置于上述第一SiO系绝缘膜的上表面与上述第一氮化膜之间的区域且下表面与上述第一氮化膜接触的环主体部、以及形成在上述第一SiO系绝缘膜上且下表面与上述环主体部的上表面接合的上侧环部构成，

上述上侧环部由上述保护膜覆盖。

[B10]根据[B5]或[B6]所记载的半导体装置，

上述密封环由配置于上述第一SiO系绝缘膜的上表面与上述第一氮化膜之间的区域且下表面与上述第一氮化膜接触的环部件构成。

[B11]根据[B1]所记载的半导体装置，

上述下侧绝缘膜包括：

绝缘膜层叠构造，其形成在上述基板上，氮化膜与SiO系绝缘膜交替地层叠而成；

第一氮化膜，其形成在上述绝缘膜层叠构造上；

第四SiO系绝缘膜，其形成在上述第一氮化膜上；以及

第五SiO系绝缘膜，其形成在上述第四SiO系绝缘膜上，

在上述第五SiO系绝缘膜上形成有上述电阻体，

上述半导体装置包括：

第一金属及第二金属，其形成在上述第四SiO系绝缘膜上，由上述第五SiO系绝缘膜覆盖；

第一通孔，其贯通上述第五SiO系绝缘膜，且将上述第一金属与上述电阻体的一端部电连接；以及

第二通孔，其贯通上述第五SiO系绝缘膜，且将上述第二金属与上述电阻体的另一端部电连接，

上述上侧绝缘膜包括：

上述第一SiO系绝缘膜，其以覆盖上述电阻体的方式形成在上述第一氮化膜上；以及

上述保护膜，其形成在上述第一SiO系绝缘膜上。

[B12]根据[B11]所记载的半导体装置，

包括第三金属，该第三金属形成在上述第一SiO系绝缘膜上，经由贯通上述第五SiO系绝缘膜和上述第一SiO系绝缘膜的层叠膜的第三通孔而与上述第一金属或者上述第二金属电连接，

上述保护膜以覆盖上述第三金属的方式形成在上述第一SiO系绝缘膜。

[B13]根据[B12]所记载的半导体装置，

上述密封环包括：

下侧环部，其形成在上述第四SiO系绝缘膜上，由上述第五SiO系绝缘膜覆盖；

上侧环部，其形成在上述第一SiO系绝缘膜上；

环主体部，其连结下侧环部和上侧环部；以及

下端环部，其配置在上述第四SiO系绝缘膜内，上表面与下侧环部的下表面接合，下表面与上述第一氮化膜接触，

上述上侧环部由上述保护膜覆盖。

[B14]根据[B12]所记载的半导体装置，

上述密封环包括：

下侧环部，其形成在上述第四SiO系绝缘膜上，由上述第五SiO系绝缘膜覆盖；

环主体部，其配置于上述保护膜与下侧环部之间的区域，下表面与上述下侧环部的上表面接合；以及

下端环部，其配置在上述第四SiO系绝缘膜内，上表面与下侧环部的下表面接合，下表面与上述第一氮化膜接触。

[B15]根据[B1]所记载的半导体装置，

上述下侧绝缘膜包括形成在上述基板上的第六SiO系绝缘膜、以及形成在上述第六SiO系绝缘膜上的上述第一氮化膜，

在上述第一SiO系绝缘膜上形成有上述电阻体，

上述上侧绝缘膜包括以覆盖上述电阻体的方式形成在上述第一氮化膜上的上述第一SiO系绝缘膜、以及形成在上述第一SiO系绝缘膜上的上述保护膜。

[B16]根据[B15]所记载的半导体装置，包括：

第一引出电极，其形成在上述第一SiO系绝缘膜上，且与上述电阻体的一端部电连接；以及

第二引出电极，其形成在上述第一SiO系绝缘膜上，且与上述电阻体的另一端部电连接，

上述保护膜以覆盖上述第一引出电极以及上述第二引出电极的方式形成在上述第一SiO系绝缘膜上，

在上述保护膜形成有使上述第一引出电极的上表面的一部分露出的第一开口、以及使上述第二引出电极的上表面的一部分露出的第二开口。

[B17]根据[B15]所记载的半导体装置，

包括形成在上述第一氮化膜上的第七SiO系绝缘膜，

在上述第七SiO系绝缘膜上形成有上述电阻体。

[B18]根据[B16]或[B17]所记载的半导体装置，

上述密封环包括：

环主体部，其配置于上述第一SiO系绝缘膜的上表面与上述第一氮化膜之间的区域，下表面与上述第一氮化膜接触；以及

上侧环部，其形成在上述第一SiO系绝缘膜上，下表面与上述环主体部的上表面接合，

上述上侧环部由上述保护膜覆盖。

[B19]根据[B16]或[B17]所记载的半导体装置，

上述密封环由环部件构成，该环部件配置于上述第一SiO系绝缘膜的上表面与上述第一氮化膜之间的区域，下表面与上述第一氮化膜接触。

[B20]一种半导体装置的制造方法，包括以下工序：

在基板上形成包含第一氮化膜的下侧绝缘膜的工序；

在上述下侧绝缘膜上形成电阻体的工序；

在上述下侧绝缘膜上以覆盖上述电阻体的方式形成上侧绝缘膜的工序；以及

在俯视时以包围上述电阻体的方式形成金属制的密封环的工序，

上述上侧绝缘膜包括以覆盖上述电阻体的方式形成在上述下侧绝缘膜上的第一SiO系绝缘膜、以及配置在上述第一SiO系绝缘膜上而且包含第二氮化膜的保护膜，

上述密封环至少包含形成在上述第一氮化膜与上述第二保护膜之间的区域的主环部。

在该制造方法中，能够制造半导体装置，该半导体装置具备电阻体，并具有新颖的结构而且实现耐湿性的提高。

[第三本公开的实施方式的详细的说明]

以下，基于图1～图3以及图26～图60，对第三本公开的实施方式进行详细说明。

图1是表示本发明的一个实施方式的半导体装置的图解的俯视图。图2是主要表示第一芯片的概略的电的结构和第二芯片的概略的电的结构的示意图。图3是第一芯片的图解的俯视图。

图1～图3与第一本公开的图1～图3相同，因此省略其说明。

图26是沿图3的A－A线的剖视图。

对第一芯片5的剖面构造进行说明。

第一芯片5包括：基板21；形成在基板21上的下侧绝缘膜22；形成在下侧绝缘膜22上而且构成电阻体r的电阻体23；以覆盖电阻体23的方式形成在下侧绝缘膜22上的上侧绝缘膜24；以及在俯视时以包围全部的电阻体23的方式配置的金属制的密封环25。

密封环25由在俯视时呈矩形环状的环主体部26、遍及全长地形成在环主体部26的下表面的下侧环部27、以及遍及全长地形成在环主体部26的上表面的上侧环部28构成。下侧环部27在垂直剖面观察时相对于环主体部26向内方以及外方突出。上侧环部28在垂直剖面观察时相对于环主体部26向内方以及外方突出。

并且，第一芯片5包括：配置在下侧绝缘膜22内的第一下侧金属61及第二下侧金属62；以及配置在上侧绝缘膜24内的上侧金属66。但是，上侧金属66的上表面的一部分从上侧绝缘膜24露出。

基板21例如由Si基板构成。基板21的膜厚例如为300μm左右。

下侧绝缘膜22包括：形成在基板21上的绝缘膜层叠构造31；形成在绝缘膜层叠构造31上的第二SiO系绝缘膜32；以及形成在第二SiO系绝缘膜32上的第一氮化膜33。

在该实施方式以及后述的第一芯片5的第一～第十三变形例5A～5Z6中，使用SiO₂作为“SiO系绝缘膜”。另外，在该实施方式以及后述的第一芯片5的第一～第十三变形例5A～5Z6中，使用SiN膜作为“氮化膜”。

绝缘膜层叠构造31具有由SiO系绝缘膜构成的第一绝缘膜31A和由具有拉伸应力的氮化膜构成的第二绝缘膜31B交替地层叠的构造。第一绝缘膜31A和第二绝缘膜31B的层叠数也可以是任意数，也可以与图26所示的层叠数不同。层叠两种绝缘膜31A、31B是为了通过第二绝缘膜31B的成膜来控制由第一绝缘膜31A的成膜产生的基板21的翘曲，使绝缘膜较厚地成膜。

第一绝缘膜31A的膜厚例如为2μm左右、第二绝缘膜31B的膜厚例如为0.3μm左右。绝缘膜层叠构造31的厚度例如为13.5μm左右。

在绝缘膜层叠构造31上配置有多个下侧金属61、62和下侧环部27。在图26的例子中，下侧金属61、62在被下侧环部27包围的区域内包括配置在偏靠－X侧端的第一下侧金属61、以及相对于第一下侧金属61配置在+X侧的第二下侧金属62。在该实施方式中，下侧金属61、62以及下侧环部27例如由Al(铝)构成。上述的下侧金属61、62用于将实际电阻体ra彼此电连接、或者将实际电阻体ra与端子P1～P6连接。

下侧环部27在俯视时为矩形环状。下侧环部27配置为在俯视时包围全部的电阻体23以及下侧金属61、62。

第二SiO系绝缘膜32以覆盖下侧金属61、62以及下侧环部27的方式形成在绝缘膜层叠构造31上。并且，在第二SiO系绝缘膜32上形成有第一氮化膜33。第一氮化膜33优选形成在第二SiO系绝缘膜32上表面的大致全域。第二SiO系绝缘膜32的膜厚为0.8μm左右。第一氮化膜33的膜厚为0.15μm左右。

在第一氮化膜33上形成有电阻体23。电阻体23是在俯视时在X方向上较长的矩形。电阻体23以在俯视时跨越第一下侧金属61和第二下侧金属62的方式配置。在该实施方式中，电阻体23由CrSi构成。

电阻体23的下表面的－X侧端部经由连续地贯通第一氮化膜33以及第二SiO系绝缘膜32的第一通孔63而与第一下侧金属61电连接。电阻体23的下表面的+X侧端部经由连续地贯通第一氮化膜33以及第二SiO系绝缘膜32的第二通孔64而与第二下侧金属62的－X侧端部电连接。在该实施方式中，第一通孔63以及第二通孔64例如由W(钨)构成。

上侧绝缘膜24包括以覆盖电阻体23的方式形成在第一氮化膜33上的第一SiO系绝缘膜41、以及形成在第一SiO系绝缘膜41上的保护膜42。第一SiO系绝缘膜41的膜厚为0.4μm左右。

在第一SiO系绝缘膜41上形成有上侧金属66和上侧环部28。在该实施方式中，上侧金属66以及上侧环部28由Al(铝)构成。

在该实施方式以及后述的第一芯片5的第一～第九变形例5A～5I中，各上侧金属66包括任一个端子P1～P6(参照图3)。上侧金属66有仅包括端子的情况、以及一体地包括端子和配线的情况。图26中体现的上侧金属66仅包括端子P1。换言之，图26中体现的上侧金属66构成端子P1。

此外，虽然在图26中未体现出，但也有上侧金属经由未图示的通孔而与第一下侧金属61连接的部位。作为这样的上侧金属，有构成图3的配线154及端子P4的上侧金属以及构成图3的配线159及端子P5的上侧金属。

图26所示的上侧金属66以在俯视时一部分与第二下侧金属62的+X侧端部重叠的方式配置。上侧金属66经由连续地贯通第一SiO系绝缘膜41、第一氮化膜33以及第二SiO系绝缘膜32的第三通孔65而与第二下侧金属62的+X侧端部电连接。在该实施方式中，第三通孔65由W(钨)构成。图26所示的第二下侧金属62以及第三通孔65构成配线152(参照图3)。

上侧环部28在俯视时配置在下侧环部27的正上方。上侧环部28经由配置在第二SiO系绝缘膜32、第一氮化膜33以及第一SiO系绝缘膜41的层叠膜内而且贯通该层叠膜的环主体部26而与下侧环部27连结。在该实施方式中，环主体部26由W(钨)构成。

保护膜42包括：以覆盖上侧金属66以及上侧环部28的方式形成在第一SiO系绝缘膜41上的保护用SiO系绝缘膜43；以及形成在保护用SiO系绝缘膜43上的第二氮化膜44。第一SiO系绝缘膜41的膜厚为0.4μm左右。第二氮化膜44的膜厚为1.2μm左右。

在保护膜42形成有用于使上侧金属66的上表面的一部分露出的开口67。通过该开口67，形成用于将配线连接到端子P1～P6的焊盘部。

密封环25具有形成在保护膜42与第一氮化膜33之间的主环部(相当于本公开的主环部)。在该实施方式中，主环部由环主体部26中的配置在第一SiO系绝缘膜41内的部分26a和上侧环部28构成。

在本实施方式中，由于全部的电阻体23由包括第一氮化膜33和第二氮化膜44的保护膜42与密封环25包围，因此能够实现耐湿性的提高。此外，保护膜42也可以仅由第二氮化膜44构成。

在本实施方式中，在制造第一芯片5时，电阻体r的电阻特性有可能因工艺偏差而产生偏差。工艺偏差有沿一个方向阶段性地产生的倾向，例如，如称为－Y方向或者+Y方向那样。

在本实施方式中，在构成第一电阻电路121的实际电阻体组中的在Y方向上相邻的两个实际电阻体ra之间，配置有构成第二电阻电路122的实际电阻体组。由此，难以在第一电阻电路121内的实际电阻体ra的电阻值的平均值与第二电阻电路122内的实际电阻体ra的电阻值的平均值之间产生差异。其结果，难以使第二电阻电路122的电阻值R2相对于第一电阻电路121的电阻值R1的比(R2/R1)产生误差。

同样，在本实施方式中，在构成第四电阻电路124的实际电阻体组中的在Y方向上相邻的两个实际电阻体ra之间，配置有构成第三电阻电路123的实际电阻体组。由此，难以在第四电阻电路124内的实际电阻体ra的电阻值的平均值与第三电阻电路123内的实际电阻体ra的电阻值的平均值之间产生差异。其结果，难以使第三电阻电路123的电阻值R3相对于第四电阻电路124的电阻值R4的比(R3/R4)产生误差。

如上所述，在如本实施方式那样配置了第二电阻电路122的情况下，在第二电阻电路122和与之相邻的第一电阻电路121的实际电阻体ra之间产生高电压差。另外，在如本实施方式那样配置了第三电阻电路123的情况下，在第三电阻电路123和与之相邻的第四电阻电路124的实际电阻体ra之间产生高电压差。但是，在本实施方式中，由于在产生高电压差的部位配置虚拟电阻体rb，因此能够缓和产生高电压差的部位的电场。

图27A～图27D是表示图3以及图26所示的第一芯片5的制造工序的一例的剖视图，是与图26的剖切面对应的剖视图。

首先，如图27A所示，通过在基板21上交替地层叠第一绝缘膜31A和第二绝缘膜31B，从而形成有绝缘膜层叠构造31。并且，在绝缘膜层叠构造31上形成有作为第一下侧金属61、第二下侧金属62以及下侧环部27的材料膜的金属膜(在该实施方式中为Al膜)之后，对金属膜进行图案成形。由此，在绝缘膜层叠构造31上形成有第一下侧金属61、第二下侧金属62以及下侧环部27。

接着，如图27B所示，在绝缘膜层叠构造31上，以覆盖第一下侧金属61、第二下侧金属62以及下侧环部27的方式形成有第二SiO系绝缘膜32。并且，在第二SiO系绝缘膜32上形成有第一氮化膜33。由此，得到由绝缘膜层叠构造31、第二SiO系绝缘膜32以及第一氮化膜33构成的下侧绝缘膜22。

接着，如图27C所示，在第二SiO系绝缘膜32和第一氮化膜33的层叠膜形成有第一通孔63以及第二通孔64，该第一通孔63以及第二通孔64贯通该层叠膜而且下端分别到达第一下侧金属61以及第二下侧金属62。并且，在第一氮化膜33上形成作为电阻体23的材料膜的电阻材料膜之后，通过对电阻材料膜进行图案成形，从而形成有多个电阻体23(实际电阻体ra以及多个虚拟电阻体rb)。由此，第一通孔63以及第二通孔64的上端与电阻体23连接。

接着，如图27D所示，在第一氮化膜33上，以覆盖电阻体23的方式形成有第一SiO系绝缘膜41。接着，在第二SiO系绝缘膜32、第一氮化膜33以及第一SiO系绝缘膜41的层叠膜形成有第三通孔65和环主体部26，该第三通孔65贯通该层叠膜而且下端到达第二下侧金属62，该环主体部26贯通该层叠膜而且下端与下侧环部27接合。在该实施方式中，第三通孔65以及环主体部26由W(钨)构成。

接着，如图27E所示，在第一SiO系绝缘膜41上形成作为上侧金属66以及上侧环部28的材料膜的金属膜(在该实施方式中为Al膜)之后，对金属膜进行图案成形。由此，在第一SiO系绝缘膜41上形成有上侧金属66以及上侧环部28。由此，第三通孔65的上端与上侧金属66连接。另外，环主体部26的上表面与上侧环部28的下表面接合。

然后，在第一氮化膜33上，以覆盖上侧金属66以及环主体部26的方式，依次形成有保护用SiO系绝缘膜43以及第二氮化膜44。由此，得到作为保护用SiO系绝缘膜43和第二氮化膜44的层叠膜的保护膜42。并且，在保护膜42形成有使上侧金属66的上表面的一部分露出的开口67。由此，得到如图3以及图26所示那样的第一芯片5。

图28是用于说明第一芯片的第一变形例的剖视图，是与图26对应的剖视图。在图28中，在与图26的各部对应的部分，标注与图26相同的符号而示出。

图28的第一芯片5A的俯视图与图3相同。在图28的第一芯片5A中，密封环25A的结构与图26的第一芯片5的密封环25不同。具体而言，密封环25A不具备图26所记载的密封环25中的上侧环部28。也就是，密封环25A由图26所记载的密封环25中的环主体部26和下侧环部27构成。

在图28的第一芯片5A中，本公开的主环部由环主体部26中的配置在第一SiO系绝缘膜41内的部分26a构成。

在第一变形例中，由于全部的电阻体23由包括第一氮化膜33和第二氮化膜44的保护膜42与密封环25A包围，因此能够实现耐湿性的提高。此外，保护膜42也可以仅由第二氮化膜44构成。

图28的第一芯片5A的制造方法与图26的第一芯片5的制造方法相比，仅未在第一SiO系绝缘膜41上形成上侧环部28这点不同，因此省略其说明。

图29是用于说明第一芯片的第二变形例的剖视图，是与图26对应的剖视图。在图29中，在与图26的各部对应的部分，标注与图26相同的符号而示出。

图29的第一芯片5B的俯视图与图3相同。图29的第一芯片5B的密封环25B的结构与图26的第一芯片5的密封环25不同。具体而言，密封环25B由配置在第一SiO系绝缘膜41内的环主体部26B、以及配置在第一SiO系绝缘膜41上的上侧环部28构成。也就是，密封环25B不具备图26所记载的密封环25的下侧环部27、以及图26所记载的密封环25的环主体部26中的比第一SiO系绝缘膜41靠下方的部分。

环主体部26B的下表面与第一氮化膜33的上表面接触。环主体部26B的上表面与上侧环部28的下表面接合。

在图29的第一芯片5B中，本公开的主环部由环主体部26B和上侧环部28构成。

在第二变形例中，由于全部的电阻体23由包括第一氮化膜33和第二氮化膜44的保护膜42与密封环25B包围，因此能够实现耐湿性的提高。此外，保护膜42也可以仅由第二氮化膜44构成。

图29的第一芯片5B的制造方法与图26的第一芯片5的制造方法相比，仅未形成下侧环部27和环主体部26中的比第一SiO系绝缘膜41靠下方的部分这点不同，因此省略其说明。

图30是用于说明第一芯片的第三变形例的剖视图，是与图26对应的剖视图。在图30中，在与图26的各部对应的部分，标注与图26相同的符号而示出。

图30的第一芯片5C的俯视图与图3相同。图30的第一芯片5C的密封环25C的结构与图26的第一芯片5的密封环25不同。具体而言，密封环25C仅由上述的图29中的环主体部26B构成。也就是，密封环25C由配置在第一SiO系绝缘膜41内的环部件构成。换言之，密封环25C不具备图26所记载的密封环25的下侧环部27、图26所记载的密封环25的环主体部26中的比第一SiO系绝缘膜41靠下方的部分、以及上侧环部28。

在图30的第一芯片5C中，密封环25C的整体相当于本公开的主环部。

在第三变形例中，由于全部的电阻体23由包括第一氮化膜33和第二氮化膜44的保护膜42与密封环25C包围，因此能够实现耐湿性的提高。此外，保护膜42也可以仅由第二氮化膜44构成。

图30的第一芯片5C的制造方法与图26的第一芯片5的制造方法相比，仅未形成下侧环部27、环主体部26中的比第一SiO系绝缘膜41靠下方的部分以及上侧环部28这点不同，因此省略其说明。

图31是用于说明第一芯片的第四变形例的剖视图，是与图26对应的剖视图。在图31中，在与图26的各部对应的部分，标注与图26相同的符号而示出。

图31的第一芯片5D的俯视图与图3相同。在图31的第一芯片5D中，在第一氮化膜33上形成有第三SiO系绝缘膜34，在第三SiO系绝缘膜34上形成有电阻体23这点与图26的第一芯片5不同。由此，密封环25D的结构也与图26的第一芯片5的密封环25不同。

在图31的第一芯片5D中，下侧绝缘膜22D由形成在基板21上的绝缘膜层叠构造31、形成在绝缘膜层叠构造31上的第二SiO系绝缘膜32、形成在第二SiO系绝缘膜32上的第一氮化膜33、以及形成在第一氮化膜33上的第三SiO系绝缘膜34构成。

第一通孔63以及第二通孔64贯通第二SiO系绝缘膜32、第一氮化膜33以及第三SiO系绝缘膜34的层叠膜。第三通孔65贯通第二SiO系绝缘膜32、第一氮化膜33、第三SiO系绝缘膜34以及第一SiO系绝缘膜41的层叠膜。

密封环25D的环主体部26D与图26的第一芯片5的密封环25不同。具体而言，环主体部26D贯通第二SiO系绝缘膜32、第一氮化膜33、第三SiO系绝缘膜34以及第一SiO系绝缘膜41的层叠膜。

在图31的第一芯片5D中，本公开的主环部由环主体部26D中的配置在第三SiO系绝缘膜34和第一SiO系绝缘膜41的层叠膜内的部分26Da、以及上侧环部28构成。

在第四变形例中，由于全部的电阻体23由包括第一氮化膜33和第二氮化膜44的保护膜42与密封环25D包围，因此能够实现耐湿性的提高。此外，保护膜42也可以仅由第二氮化膜44构成。

图31的第一芯片5D的制造方法与图26的第一芯片5的制造方法比较，仅在第一氮化膜33上形成有第三SiO系绝缘膜34这点、以及伴随于此环主体部26D、第一通孔63、第二通孔64以及第三通孔65以贯通第三SiO系绝缘膜34的方式形成这点不同，因此省略其说明。

图32是用于说明第一芯片的第五变形例的剖视图。图32的第一芯片5E的剖面构造与图31的第一芯片5D的剖面构造类似。在图32中，在与图31的各部对应的部分，标注与图31相同的符号而示出。

图32的第一芯片5E的俯视图与图3相同。在图32的第一芯片5E中，密封环25A的结构与图31的第一芯片5D的密封环25D不同。具体而言，密封环25E不具备图31所记载的密封环25D中的上侧环部28。也就是，密封环25E由图31所记载的密封环25D中的环主体部26D和下侧环部27构成。

在图32的第一芯片5E中，本公开的主环部由环主体部26D中的配置在第三SiO系绝缘膜34和第一SiO系绝缘膜41的层叠膜内的部分26Da构成。

在第五变形例中，由于全部的电阻体23由包括第一氮化膜33和第二氮化膜44的保护膜42与密封环25E包围，因此能够实现耐湿性的提高。此外，保护膜42也可以仅由第二氮化膜44构成。

图32的第一芯片5E的制造方法与图31的第一芯片5D的制造方法相比，仅未在第一SiO系绝缘膜41上形成上侧环部28这点不同，因此省略其说明。

图33是用于说明第一芯片的第六变形例的剖视图。图33的第一芯片5F的剖面构造与图31的第一芯片5D的剖面构造类似。在图33中，在与图31的各部对应的部分，标注与图31相同的符号而示出。

图33的第一芯片5F的俯视图与图3相同。图33的第一芯片5F的密封环25F的结构与图31的第一芯片5D的密封环25D不同。具体而言，密封环25F由配置在第三SiO系绝缘膜34和第一SiO系绝缘膜41的层叠膜内的环主体部26F、以及配置在第一SiO系绝缘膜41上的上侧环部28构成。也就是，密封环25F不具备图31所记载的密封环25D的下侧环部27、以及图31所记载的密封环25D的环主体部26D中的比第三SiO系绝缘膜34靠下方的部分。

环主体部26F的下表面与第一氮化膜33的上表面接触。环主体部26F的上表面与上侧环部28的下表面接合。

在图33的第一芯片5F中，本公开的主环部由环主体部26F和上侧环部28构成。

在第六变形例中，由于全部的电阻体23由包括第一氮化膜33和第二氮化膜44的保护膜42与密封环25F包围，因此能够实现耐湿性的提高。此外，保护膜42也可以仅由第二氮化膜44构成。

图33的第一芯片5F的制造方法与图31的第一芯片5D的制造方法相比，仅未形成下侧环部27和环主体部26D中的比第三SiO系绝缘膜34靠下方的部分这点不同，因此省略其说明。

图34是用于说明第一芯片的第七变形例的剖视图。图34的第一芯片5G的剖面构造与图31的第一芯片5D的剖面构造类似。在图34中，在与图31的各部对应的部分，标注与图31相同的符号而示出。

图34的第一芯片5G的俯视图与图3相同。图34的第一芯片5G的密封环25G的结构与图31的第一芯片5D的密封环25D不同。具体而言，密封环25G仅由上述的图33中的环主体部26F构成。也就是，密封环25C配置在第三SiO系绝缘膜34和第一SiO系绝缘膜41的层叠膜内。换言之，密封环25G不具备图31所记载的密封环25D的下侧环部27、图31所记载的密封环25D的环主体部26D中的比第三SiO系绝缘膜34靠下方的部分、以及上侧环部28。

在图34的第一芯片5G中，密封环25F的整体相当于本公开的主环部。

在第七变形例中，由于全部的电阻体23由包括第一氮化膜33和第二氮化膜44的保护膜42与密封环25G包围，因此能够实现耐湿性的提高。此外，保护膜42也可以仅由第二氮化膜44构成。

图34的第一芯片5G的制造方法与图31的第一芯片5D的制造方法相比，仅未形成下侧环部27、环主体部26D中的比第三SiO系绝缘膜34靠下方的部分以及上侧环部28这点不同，因此省略其说明。

图35是用于说明第一芯片的第八变形例的剖视图。在图35中，在与图26的各部对应的部分，标注与图26相同的符号而示出。

图35的第一芯片5H的俯视图与图3相同。图35的第一芯片5H包括：基板21；形成在基板21上的下侧绝缘膜22H；形成在下侧绝缘膜22上而且构成电阻体r的电阻体23；以覆盖电阻体23的方式形成在下侧绝缘膜22上的上侧绝缘膜24；以及俯视时以包围全部的电阻体23的方式配置的金属制的密封环25H。

密封环25H由在俯视时呈矩形环状的环主体部26H、遍及全长地形成在环主体部26H的下表面的下侧环部27H、遍及全长地形成在环主体部26H的上表面的上侧环部28H、以及遍及全长地形成在下侧环部27H的下表面的下端环部29H构成。

下侧环部27在垂直剖面观察时相对于环主体部26向内方以及外方突出。下端环部29H在垂直剖面观察时形成在下侧环部27的下表面的宽度中央部，从下侧环部27的下表面向下方突出。上侧环部28在垂直剖面观察时相对于环主体部26向内方以及外方突出。

并且，第一芯片5H包括：配置在下侧绝缘膜22H内的第一下侧金属61及第二下侧金属62；以及配置在上侧绝缘膜24内的上侧金属66。但是，上侧金属66的上表面的一部分从上侧绝缘膜24露出。

下侧绝缘膜22包括：形成在基板21上的绝缘膜层叠构造31；形成在绝缘膜层叠构造31上的第一氮化膜33；形成在第一氮化膜33上的第四SiO系绝缘膜35；以及形成在第四SiO系绝缘膜35上的第五SiO系绝缘膜36。

第一氮化膜33的膜厚为0.15μm左右。第四SiO系绝缘膜35的膜厚为0.5μm左右。第五SiO系绝缘膜36的膜厚为0.8μm左右。

在第四SiO系绝缘膜35内配置有下端环部29H。下端环部29H在俯视时为矩形环状。下端环部29H以在俯视时包围包括下侧金属61、62、电阻体23以及上侧金属66的区域的方式形成。下端环部29H贯通第四SiO系绝缘膜35，其下端与第一氮化膜33接触。在该实施方式中，下端环部29H由W(钨)构成。

在第四SiO系绝缘膜35上配置有多个下侧金属61、62和下侧环部27H。下侧环部27H配置在下端环部29H的正上方。下端环部29H的上表面与下侧环部27H的下表面的宽度中央部接合。在该实施方式中，下侧金属61、62以及下侧环部27H由Al(铝)构成。

第五SiO系绝缘膜36以覆盖下侧金属61、62以及下侧环部27H的方式形成在第四SiO系绝缘膜35上。

在第五SiO系绝缘膜36上形成有电阻体23。电阻体23的下表面的－X侧端部经由贯通第五SiO系绝缘膜36的第一通孔63而与第一下侧金属61的－X侧端部电连接。电阻体23的下表面的+X侧端部经由贯通第五SiO系绝缘膜36的第二通孔64而与第二下侧金属62电连接。在该实施方式中，第一通孔63以及第二通孔64例如由W(钨)构成。

上侧绝缘膜24包括：以覆盖电阻体23的方式形成在第五SiO系绝缘膜36上的第一SiO系绝缘膜41；以及形成在第一SiO系绝缘膜41上的保护膜42。

在第一SiO系绝缘膜41上形成有上侧金属66和上侧环部28H。在该实施方式中，上侧金属66以及上侧环部28H由Al(铝)构成。

上侧金属66经由连续地贯通第一SiO系绝缘膜41以及第五SiO系绝缘膜36的第三通孔65而与第二下侧金属62的+X侧端部电连接。在该实施方式中，第三通孔65由W(钨)构成。

上侧环部28H在俯视时配置在下侧环部27H的正上方。上侧环部28H经由配置在第五SiO系绝缘膜36和第一SiO系绝缘膜41的层叠膜内的环主体部26H而与下侧环部27H连结。在该实施方式中，环主体部26H由W(钨)构成。

保护膜42包括：以覆盖上侧金属66及上侧环部28H的方式形成在SiO系绝缘膜41上的保护用SiO系绝缘膜43；以及形成在保护用SiO系绝缘膜43上的第二氮化膜44。

在保护膜42形成有用于使上侧金属66的上表面的一部分露出的开口67。通过该开口67，形成用于将配线连接到端子P1～P6的焊盘部。

在该实施方式中，密封环25H的整体相当于本公开的主环部。

在第八变形例中，由于全部的电阻体23由包括第一氮化膜33和第二氮化膜44的保护膜42与密封环25H包围，因此能够实现耐湿性的提高。此外，保护膜42也可以仅由第二氮化膜44构成。

此外，在绝缘膜层叠构造31的最上层为第二绝缘膜(氮化膜)31B的情况下，也可以使用绝缘膜层叠构造31的最上层的第二绝缘膜31B作为第一氮化膜33。该情况下，下侧绝缘膜22包括：形成在基板21上而且在最上层具有第一氮化膜33A(第二绝缘膜31B)的绝缘膜层叠构造31；形成在绝缘膜层叠构造31上的第四SiO系绝缘膜35；以及形成在第四SiO系绝缘膜35上的第五SiO系绝缘膜36。

图36A～图36F是表示图3以及图35所示的第一芯片5H的制造工序的一例的剖视图，是与图35的剖切面对应的剖视图。

首先，如图36A所示，通过在基板21上交替地层叠第一绝缘膜31A和第二绝缘膜31B，从而形成有绝缘膜层叠构造31。并且，在绝缘膜层叠构造31上依次形成有第一氮化膜33以及第四SiO系绝缘膜35。并且，在第四SiO系绝缘膜35内形成有下端环部29H，该下端环部29H贯通第四SiO系绝缘膜35，且到达第一氮化膜33。

接着，如图36B所示，在第四SiO系绝缘膜35上形成作为第一下侧金属61、第二下侧金属62以及下侧环部27H的材料膜的金属膜(在该实施方式中为Al膜)之后，对金属膜进行图案成形。由此，在第四SiO系绝缘膜35形成有第一下侧金属61、第二下侧金属62以及下侧环部27H。由此，下端环部29H的上表面的宽度中央部与下侧环部27H的下表面接合。

接着，如图36C所示，在第四SiO系绝缘膜35上，以覆盖第一下侧金属61、第二下侧金属62以及下侧环部27H的方式形成有第五SiO系绝缘膜36。由此，得到由绝缘膜层叠构造31、第一氮化膜33、第四SiO系绝缘膜35以及第五SiO系绝缘膜36构成的下侧绝缘膜22H。

接着，如图36D所示，在第五SiO系绝缘膜36形成有第一通孔63以及第二通孔64，该第一通孔63以及第二通孔64贯通第五SiO系绝缘膜36而且下端到达第一下侧金属61以及第二下侧金属62。并且，在第五SiO系绝缘膜36上形成作为电阻体23的材料膜的电阻材料膜之后，通过对电阻材料膜进行图案成形，从而形成有多个电阻体23(实际电阻体ra以及多个虚拟电阻体rb)。由此，第一通孔63以及第二通孔64的上端与电阻体23连接。

接着，如图36E所示，在第五SiO系绝缘膜36上，以覆盖电阻体23的方式形成有第一SiO系绝缘膜41。接着，在第五SiO系绝缘膜36和第一SiO系绝缘膜41的层叠膜形成有第三通孔65和环主体部26H，该第三通孔65贯通该层叠膜而且下端到达第二下侧金属62，该环主体部26H贯通该层叠膜而且下表面与下侧环部27H接合。

接着，如图36F所示，在第一SiO系绝缘膜41上形成作为上侧金属66以及上侧环部28H的材料膜的金属膜(在该实施方式中为Al膜)之后，对金属膜进行图案成形。由此，在第一SiO系绝缘膜41上形成有上侧金属66以及上侧环部28H。由此，第三通孔65的上端与上侧金属66连接。另外，环主体部26H的上表面与上侧环部28H的下表面接合。

然后，在第一SiO系绝缘膜41上，以覆盖上侧金属66以及环主体部26H的方式依次形成有保护用SiO系绝缘膜43以及第二氮化膜44。由此，得到作为保护用SiO系绝缘膜43和第二氮化膜44的层叠膜的保护膜42。并且，在保护膜42形成有使上侧金属66的上表面的一部分露出的开口67。由此，得到如图3以及图35所示那样的第一芯片5。

图37是用于说明第一芯片的第九变形例的剖视图。图37的第一芯片5I的剖面构造与图35的第一芯片5H的剖面构造类似。在图37中，在与图35的各部对应的部分，标注与图35相同的符号而示出。

图37的第一芯片5I的俯视图与图3相同。在图37的第一芯片5I中，密封环25I的结构与图35的第一芯片5H的密封环25H不同。具体而言，密封环25I不具备图35所记载的密封环25H中的上侧环部28H。也就是，密封环25I由图35所记载的密封环25H中的环主体部26H、下侧环部27H以及下端环部29H构成。

在图37的第一芯片5I中，密封环25I的整体相当于本公开的主环部。

在第九变形例中，由于全部的电阻体23由包括第一氮化膜33和第二氮化膜44的保护膜42与密封环25I包围，因此能够实现耐湿性的提高。此外，保护膜42也可以仅由第二氮化膜44构成。

图37的第一芯片5I的制造方法与图35的第一芯片5H的制造方法相比，仅未在第一SiO系绝缘膜41上形成上侧环部28H这点不同，因此省略其说明。

图38是用于说明第一芯片的第十变形例的剖视图。在图38中，在与图26的各部对应的部分，标注与图26相同的符号而示出。

图38的第一芯片5J的俯视图与图3相同。图38的第一芯片5J包括：基板21；形成在基板21上的下侧绝缘膜22J；形成在下侧绝缘膜22上而且构成电阻体r的电阻体23；以覆盖电阻体23的方式形成在下侧绝缘膜22J上的上侧绝缘膜24J；以及俯视时以包围全部的电阻体23的方式形成的金属制的密封环25J。

并且，第一芯片5J包括配置在上侧绝缘膜24J内的第一引出电极73以及第二引出电极74。但是，第一引出电极73的上表面的一部分以及第二引出电极74的上表面的一部分从上侧绝缘膜24J露出。

密封环25J由俯视时呈矩形环状的环主体部26J和遍及全长地形成在环主体部26J的上表面的上侧环部28J构成。上侧环部28J在垂直剖面观察时相对于环主体部26J向内方以及外方突出。在该实施方式中，环主体部26J和上侧环部28J一体地形成。环主体部26J和上侧环部28J由Al(铝)构成。

下侧绝缘膜22J包括：形成在基板21上的第六SiO系绝缘膜37；以及形成在第六SiO系绝缘膜37上的第一氮化膜33。第六SiO系绝缘膜37的膜厚为6μm左右。第一氮化膜33的膜厚为0.15μm左右。

在第一氮化膜33上形成有电阻体23。电阻体23是在俯视时在X方向上较长的矩形。电阻体23例如由CrSi构成。

上侧绝缘膜24J包括：以覆盖电阻体23的方式形成在第一氮化膜33上的第一SiO系绝缘膜41J；以及形成在第一SiO系绝缘膜41上的保护膜42J。保护膜42J由形成在第一SiO系绝缘膜41J上的第二氮化膜44J构成。第一SiO系绝缘膜41J的膜厚为0.3μm左右。第二氮化膜44J的膜厚为1μm左右。

在第一SiO系绝缘膜41J形成有用于使电阻体23的－X侧端部的上表面的一部分露出的第一接触孔71、以及用于使电阻体23的+X侧端部的上表面的一部分露出的第二接触孔72。并且，在第一SiO系绝缘膜41J，以包围全部的电阻体23的方式形成有俯视时呈矩形环状的环状孔91。环状孔91贯通第一SiO系绝缘膜41J，到达第一氮化膜33。

在第一SiO系绝缘膜41J上形成有第一引出电极73、第二引出电极74、以及密封环25J。

第一引出电极73在俯视时形成在包括电阻体23的－X侧端部的区域。第二引出电极74在俯视时形成在包括电阻体23的+X侧端部的区域。第一引出电极73的一部分进入第一接触孔71，在第一接触孔71内与电阻体23的－X侧端部连接。第二引出电极74的一部分进入第二接触孔72，在第二接触孔72内与电阻体23的+X侧端部连接。在该实施方式中，第一引出电极73以及第二引出电极74由Al(铝)构成。

密封环25J在俯视时呈矩形环状，以覆盖环状孔91的方式配置。密封环25J的一部分进入环状孔91，在环状孔91内与第一氮化膜33接合。由此，密封环25J由配置在环状孔91内的环主体部26J、以及与环主体部26J连接而且配置在第一SiO系绝缘膜41上的上侧环部28J构成。环主体部26J和上侧环部28J一体地形成。在该实施方式中，密封环25J由Al(铝)构成。

第二氮化膜44J(保护膜42J)以覆盖第一引出电极73、第二引出电极74以及密封环25J的方式形成在第一SiO系绝缘膜41上。

在第二氮化膜44J(保护膜42J)形成有用于使第一引出电极73的上表面的一部分露出的第一开口75、以及用于使第二引出电极74的上表面的一部分露出的第二开口76。由此，在第一引出电极73形成有从第一开口75露出的第一焊盘部73a。同样，在第二引出电极74形成有从第二开口76露出的第二焊盘部74a。

为了连接用于连接实际电阻体ra彼此的配线(包括图3的配线151、156)、或者连接用于将实际电阻体ra与端子P1～P6连接的配线(包括图3的配线152～155、157～160)，而使用上述的焊盘部73a、73b。

在图38的第一芯片5J中，密封环25J的整体相当于本公开的主环部。

在第十变形例中，由于全部的电阻体23被由第一氮化膜33和第二氮化膜44J构成的保护膜42与密封环25J包围，因此能够实现耐湿性的提高。

图39A～图39C是表示图3以及图38所示的第一芯片5J的制造工序的剖视图，是与图38的剖切面对应的剖视图。

首先，如图39A所示，在基板21上形成有第六SiO系绝缘膜37。并且，在第六SiO系绝缘膜37上形成有第一氮化膜33。由此，得到由第六SiO系绝缘膜37以及第一氮化膜33构成的下侧绝缘膜22J。然后，在第一氮化膜33上形成作为电阻体23的材料膜的电阻材料膜之后，通过对电阻材料膜进行图案成形，从而形成有多个电阻体23(实际电阻体ra以及多个虚拟电阻体rb)。

接着，如图39B所示，在第一氮化膜33上，以覆盖电阻体23的方式形成有第一SiO系绝缘膜41J。并且，在第一SiO系绝缘膜41J形成有第一接触孔71和第二接触孔72，该第一接触孔71贯通第一SiO系绝缘膜41J而且下端到达电阻体23的－X侧端部的上表面，该第二接触孔72贯通第一SiO系绝缘膜41J而且下端到达电阻体23的+X侧端部的上表面。另外，在第一SiO系绝缘膜41J形成有贯通第一SiO系绝缘膜41的、俯视时呈矩形环状的环状孔91。

接着，如图39C所示，在第一SiO系绝缘膜41J上形成有作为第一引出电极73、第二引出电极74以及密封环25J的材料膜的金属膜(在该实施方式中为Al膜)。此时，金属膜进入第一接触孔71、第二接触孔72以及环状孔91。然后，对金属膜进行图案成形。由此，得到第一引出电极73以及第二引出电极74。另外，得到由环主体部26J和上侧环部28J构成的密封环25J。

然后，在第一SiO系绝缘膜41J上，以覆盖第一引出电极73、第二引出电极74以及密封环25J的方式形成有第二氮化膜44J(保护膜42J)。并且，在第二氮化膜44J形成有用于使第一引出电极73的上表面的一部分露出的第一开口75、以及用于使第二引出电极74的上表面的一部分露出的第二开口76。由此，得到如图38所示那样的第一芯片5J。

图40是用于说明第一芯片的第十一变形例的剖视图，是与图26的剖切面对应的剖视图。图40的第一芯片5K与图38的第一芯片5J类似。在图40中，在与图38的各部对应的部分，标注与图38相同的符号而示出。

图40的第一芯片5K的俯视图与图3相同。在图40的第一芯片5K中，密封环25K的结构与图38的第一芯片5J的密封环25J不同。具体而言，密封环25K仅由埋入到环状孔91内的部分构成。

另外，在图40的第一芯片5K中，第一引出电极73由形成在第一SiO系绝缘膜41上的主电极部73A、以及埋入于第一接触孔71而且将主电极部73A与电阻体23连接的连接部73B构成。同样，第二引出电极74由形成在第一SiO系绝缘膜41上的主电极部74A、以及埋入于第二接触孔72而且将主电极部74A与电阻体23连接的连接部74B构成。

在该变形例中，密封环25K以及连接部73B、74B由W(钨)构成。主电极部73A、74A由Al(铝)构成。

在图40的第一芯片5K中，密封环25K的整体相当于本公开的主环部。

在第十一变形例中，由于全部的电阻体23被由第一氮化膜33和第二氮化膜44J构成的保护膜42与密封环25K包围，因此能够实现耐湿性的提高。

图40的第一芯片5C的制造方法与图38的第一芯片5的制造方法相比，在以下点不同。即，若通过图39B的工序，在第一SiO系绝缘膜41J上形成第一接触孔71、第二接触孔72以及环状孔91，则密封环25K以及连接部73B、74B的材料(W)埋入到上述的孔71、72、91内。由此，得到密封环25K以及连接部73B、74B。然后，在第一SiO系绝缘膜41J上形成主电极部73A、74A的材料膜(Al膜)之后，通过对该材料膜进行图案成形，从而形成有主电极部73A、74A。

图41是用于说明第一芯片的第十二变形例的剖视图，是与图26的剖切面对应的剖视图。图41的第一芯片5L类似于图38的第一芯片5J。在图41中，在与图38的各部对应的部分，标注与图38相同的符号而示出。

图41的第一芯片5L的俯视图与图3相同。在图41的第一芯片5L中，与图38的第一芯片5J的不同点在于，在第一氮化膜33上形成有第七SiO系绝缘膜38，在第七SiO系绝缘膜38上形成有电阻体23。由此，环状槽91与图38的第一芯片5J的环状槽91不同，并且密封环25L的结构与图38的第一芯片5J的密封环25J不同。

在图41的第一芯片5L中，下侧绝缘膜22L由形成在基板21上的第六SiO系绝缘膜37、形成在第六SiO系绝缘膜37上的第一氮化膜33、以及形成在第一氮化膜33的第七SiO系绝缘膜38构成。

环状槽91贯通第七SiO系绝缘膜38和第一SiO系绝缘膜41J的层叠膜。密封环25L由环主体部26L和上侧环部28J构成，但环主体部26L与图38的环主体部26J不同。具体而言，环主体部26L埋入环状槽91。也就是，环主体部26L配置于第七SiO系绝缘膜38和第一SiO系绝缘膜41J的层叠膜内，贯通该层叠膜。

在图41的第一芯片5L中，密封环25L的整体相当于本公开的主环部。

在第十二变形例中，由于全部的电阻体23被由第一氮化膜33和第二氮化膜44J构成的保护膜42与密封环25L包围，因此能够实现耐湿性的提高。

图41的第一芯片5L的制造方法与图38的第一芯片5J的制造方法相比，以下点不同。即，在第一氮化膜33上形成第七SiO系绝缘膜38之后，形成有电阻23。另外，在形成第一接触孔71、第二接触孔72以及环状孔91的工序中，以贯通第七SiO系绝缘膜38和第一SiO系绝缘膜41J的层叠膜的方式形成有环状孔91，并且以贯通第一SiO系绝缘膜41J的方式形成有第一接触孔71以及第二接触孔72。

图42是用于说明第一芯片的第十三变形例的剖视图，是与图26的剖切面对应的剖视图。图42的第一芯片5M的剖面构造与图41的第一芯片5L的剖面构造类似。在图42中，在与图41的各部对应的部分标注与图41相同的符号而示出。

图42的第一芯片5M的俯视图与图3相同。在图42的第一芯片5M中，密封环25M的结构与图41的第一芯片5L的密封环25L不同。

具体而言，在图42的第一芯片5M中，密封环25M仅由埋入到环状槽91的部分构成。

另外，在图42的第一芯片5M中，第一引出电极73由形成在第一SiO系绝缘膜41上的主电极部73A、以及埋入于第一接触孔71而且将主电极部73A与电阻体23连接的连接部73B构成。同样，第二引出电极74由形成在第一SiO系绝缘膜41上的主电极部74A、以及埋入于第二接触孔72而且将主电极部74A与电阻体23连接的连接部74B构成。

在该变形例中，密封环25M以及连接部73B、74B由W(钨)构成。主电极部73A、74A由Al(铝)构成。

在图42的第一芯片5M中，密封环25M的整体相当于本公开的主环部。

在第十三变形例中，由于全部的电阻体23被由第一氮化膜33和第二氮化膜44J构成的保护膜42与密封环25M包围，因此能够实现耐湿性的提高。

图42的第一芯片5M的制造方法与图41的第一芯片5L的制造方法相比，在以下点不同。即，在形成第一接触孔71、第二接触孔72以及环状孔91之后，密封环25M以及连接部73B、74B的材料(W)埋入上述的孔71、72、91内。由此，得到密封环25M以及连接部73B、74B。然后，在第一SiO系绝缘膜41上形成主电极部73A、74A的材料膜(Al膜)之后，通过对该材料膜进行图案成形，从而形成有主电极部73A、74A。

图43是用于说明第一芯片的第十四变形例的剖视图，是与图38的剖切面对应的剖视图。在图43中，在与图38的各部对应的部分，标注与图41相同的符号而示出。

图43的第一芯片5N具有与图38的第一芯片5J大致相同的结构。在图43的第一芯片5N中，与图38的第一芯片5J比较，不同点在于，形成有第一上侧金属66A代替第一引出电极73，形成有第二上侧金属66B代替第二引出电极74。

第一上侧金属66A以及第二上侧金属66B用于连接实际电阻体ra彼此、或者将实际电阻体ra与端子P1～P6连接。另外，第一上侧金属66A以及第二上侧金属66B也可以一体地包括配线和端子。在图43的例子中，第二上侧金属66B也可以一体地包括端子P1以及配线152。在保护膜42J形成有开口67A，该开口67A用于使第二上侧金属66B中的构成端子P1的部分的上表面的一部分露出。

图44～图53分别是用于说明第一芯片的第十五～第二十四变形例的剖视图。

图44、图45、图46、图47、图48、图49、图50、图51、图52以及图53的第一芯片5O、5P、5Q、5R、5S、5T、5U、5V、5W以及5X分别具有与图26、图28、图29、图30、图31、图32、图33、图34、图35以及图37的第一芯片5、5A、5B、5C、5D、5E、5F、5G、5H以及5I大致相同的结构。

在图44、图45、图46、图47、图48、图49、图50、图51、图52以及图53的各个图中，在与图26、图28、图29、图30、图31、图32、图33、图34、图35以及图37的各部对应的部分，标注与图26、图28、图29、图30、图31、图32、图33、图34、图35以及图37相同的符号而示出。

图44～图53的第一芯片5O～5X与分别具有与之大致相同的构造的第一芯片5～5I比较，不同点在于，在第一SiO系绝缘膜41上形成有经由第四通孔68而与第一下侧金属61电连接的第一引出电极173、以及经由第五通孔69而与第二下侧金属62电连接的第二引出电极174。该情况下，不形成第一芯片5～5I的第三通孔65以及上侧金属66。

另外，该情况下，在保护膜42形成有用于使第一引出电极173的上表面的一部分露出的开口175，并形成有用于使第二引出电极174的上表面的一部分露出的开口176。

为了连接用于连接实际电阻体ra彼此的配线(包括图3的配线151、156)、或者连接用于将实际电阻体ra与端子P1～P6连接的配线(包括图3的配线152～155、157～160)，而使用第一引出电极173以及第二引出电极174。

图54～图57是分别用于说明第一芯片的第二十五～第二十八变形例的剖视图。

图54、图55、图56以及图57的第一芯片5Y、5Z1、5Z2以及5Z3分别具有与图26、图28、图31以及图32的第一芯片5、5A、5D以及5E大致相同的结构。

在图54、图55、图56以及图57的各个图中，在与图26、图28、图31以及图32的各部对应的部分，标注与图26、图28、图31以及图32相同的符号而示出。

图54～图57的第一芯片5Y、5Z1、5Z2以及5Z3与分别具有与之大致相同的构造的第一芯片5、5A、5D以及5E比较，不同点在于，密封环25N、25O、25P以及25Q具有下端环部229。

下端环部229贯通绝缘膜层叠构造31，其上表面与下侧环27的下表面的宽度中央部接合。

图58以及图59分别是用于说明第一芯片的第二十九变形例以及第三十变形例的剖视图。

图58以及图59的第一芯片5Z4以及5Z5分别具有与图35以及图37的第一芯片5H以及5I大致相同的结构。在图58以及图59的各个图中，在与图35以及图37的各部对应的部分，标注与图35以及图37相同的符号而示出。

图58以及图59的第一芯片5Z4以及5Z5与分别具有与之大致相同的构造的第一芯片5H以及5I比较，不同点在于，密封环25R以及25S具有下方延长环部230。

下方延长环部230贯通绝缘膜层叠构造31和第一氮化膜33的层叠膜，其上表面与下端环29H的下表面接合。此外，下方延长环部230中贯通第一氮化膜33的部分也可以在形成下端环部29H的工序中形成。

图60是用于说明第一芯片的第三十一变形例的剖视图。

图60的第一芯片5Z6具有与图38的第一芯片5J大致相同的结构。在图60中，在与图38的各部对应的部分，标注与图38相同的符号而示出。

图60的第一芯片5Z6与第一芯片5J比较，不同点在于，密封环25T具有下端环部231。

下端环部231贯通下侧绝缘膜22J，其上表面与环主体部26J的下表面接合。

以上，对第三本公开的实施方式以及第三本公开中的第一芯片5的第一～31变形例进行了说明，但第三本公开也能够在其它实施方式中实施。

例如，在上述的第三本公开的实施方式以及第三本公开中的第一芯片5的第一～31变形例中，作为“SiO系绝缘膜”，使用了SiO₂膜，但也可以使用SiON膜等SiO₂膜以外的SiO系绝缘膜作为“SiO系绝缘膜”。另外，在上述的第三本公开的实施方式以及第三本公开中的第一芯片5的第一～13变形例中，作为“氮化膜”，使用了SiN膜，但也可以使用SiN膜以外的氮化膜。

另外，在上述的第三本公开中的第一芯片5、5A～5M中，设有虚拟电阻rb(参照图3)，但也可以不设置虚拟电阻rb。

另外，图3所示的电阻体r的配置图案是一例，电阻体r的配置图案也可以是图3以外的配置图案。

[4]对本公开的实施方式进行了详细说明，但它们不过是用于使本公开的技术的内容变得清楚的具体例，本公开不应被解释为限定于这些具体例，本公开的范围仅由附带的技术方案的范围限定。

本申请与2021年12月17日向日本国专利厅提出的特愿2021－204863号及特愿2021－204864号以及2021年12月24日向日本国专利厅提出的特愿2021－210542号对应，上述申请的全部公开内容在此通过引用而录入。

符号说明

[第一本公开的符号的说明]

1—半导体装置，2—第一引线，3—第一框架，3A—主体部，3B—引线部，4—第二框架，5、5A～5E—第一芯片，6—第二芯片，7～12—第二～第六引线，13—封固树脂，21—基板，22—下侧绝缘膜，23—电阻体，24—上侧绝缘膜，31—绝缘膜层叠构造，31A—第一绝缘膜，31B—第二绝缘膜，32—第二SiO系绝缘膜，33、33A、33B—第一氮化膜，34、34A、34B—第一SiO系绝缘膜，35—第四SiO系绝缘膜，36—第五SiO系绝缘膜，37—第七SiO系绝缘膜，41—第三SiO系绝缘膜，41A—第六SiO系绝缘膜，41B—第八SiO系绝缘膜，42、42A、42B—第二氮化膜，61—第一下侧金属，62—第二下侧金属，63—第一通孔，64—第二通孔，65—第三通孔，66、66A、66B—上侧金属，67、67A—开口，68—第四通孔，69—第五通孔，71—第一接触孔，72—第二接触孔，73、73A、73B—第一引出电极，73a—第一焊盘部，74、74A、74B—第二引出电极，74a—第二焊盘部，75、75A、75B—第一开口，76、76A、76B—第二开口，101—高电压产生部，121—第一电阻电路，122—第二电阻电路，123—第三电阻电路，124—第四电阻电路，131～142—配线，151～160—配线，191—配线，192—电压检测电路，234、235、236、241、241A—绝缘材料膜，r—单位电阻体(电阻体)，ra—实际电阻体，rb—虚拟电阻体，E1～E11—第一区域～第十一区域，e1～e4—第一区域～第四区域，P1～P6—端子，Q1～Q10—端子。

[第二本公开的符号的说明]

5、5A～5H—第一芯片，21—基板，22、22B、22C—下侧绝缘膜，23—电阻体，24、24B、24C—中间绝缘膜，25、25B、25C—上侧绝缘膜，31—绝缘膜层叠构造，31A—第一绝缘膜，31B—第二绝缘膜，32—第二SiO系绝缘膜，33、33B、33C—第一氮化膜，34、34B—第二氮化膜，35—第三SiO系绝缘膜，36—第四SiO系绝缘膜，37—第五SiO系绝缘膜，38—第六SiO系绝缘膜，41、41B、41C—第一SiO系绝缘膜，42、42A、42B—保护膜，44、44B—保护用SiO系绝缘膜，45、45B、45C—第三氮化膜，61—第一下侧金属，62—第二下侧金属，63—第一通孔，64—第二通孔，65—第三通孔，66、66A、66B—上侧金属，67、67A—开口，71—第一接触孔，72—第二接触孔，73、73A、73B、73C—第一引出电极，73a—第一焊盘部，74、74A、、74B、74C—第二引出电极，74a—第二焊盘部，75、75A、75B、75C—第一开口，76、76A、76B、76C—第二开口，81、82—SiO系材料膜。

[第三本公开的符号的说明]

5、5A～5Y、5Z1～5Z6—第一芯片，21—基板，22、22D、22H、22J、22L—下侧绝缘膜，23—电阻体，24、24J—上侧绝缘膜，25、25A～25T—密封环，26、26B、26D、26F、26H、26J、26L—环主体部，27、27H—下侧环部，28、28H、28J—上侧环部，29H—下端环部，31—绝缘膜层叠构造，31A—第一绝缘膜，31B—第二绝缘膜，32—第二SiO系绝缘膜，33—第一氮化膜，34—第三SiO系绝缘膜，35—第四SiO系绝缘膜，36—第五SiO系绝缘膜，37—第六SiO系绝缘膜，38—第七SiO系绝缘膜，41、41J—第一SiO系绝缘膜，42、42J—保护膜，43—保护用SiO系绝缘膜，44、44J—第二氮化膜，61—第一下侧金属，62—第二下侧金属，63—第一通孔，64—第二通孔，65—第三通孔，66、66A、66B—上侧金属，67、67A—开口，68—第四通孔，69—第五通孔，71—第一接触孔，72—第二接触孔，73、173—第一引出电极，73p—第一焊盘部，73A—主电极部，73B—连接部，74、174—第二引出电极，74p—第二焊盘部，74A—主电极部，74B—连接部，75、175—第一开口，76、176—第二开口，91—环状孔，229、231—下端环部，230—下方延长环部。

Claims (16)

1.一种半导体装置，其特征在于，包括：

基板；

下侧绝缘膜，其形成在上述基板上；

电阻体，其形成在上述下侧绝缘膜上；以及

上侧绝缘膜，其以覆盖上述电阻体的方式形成在上述下侧绝缘膜上，

上述下侧绝缘膜包含第一氮化膜、以及形成在上述第一氮化膜上的第一SiO系绝缘膜，

上述上侧绝缘膜包含第二氮化膜，

上述电阻体形成在上述第一SiO系绝缘膜上，

上述第二氮化膜的周缘部的下表面与上述第一氮化膜的上表面接合。

2.根据权利要求1所述的半导体装置，其特征在于，

上述下侧绝缘膜包括：

绝缘膜层叠构造，其形成在上述基板上，氮化膜与SiO系绝缘膜交替地层叠而成；

第二SiO系绝缘膜，其形成在上述绝缘膜层叠构造上；

上述第一氮化膜，其形成在上述第二SiO系绝缘膜上；以及

上述第一SiO系绝缘膜，其形成在上述第一氮化膜上表面的除周缘部以外的区域，

在上述第一SiO系绝缘膜上形成有上述电阻体。

3.根据权利要求2所述的半导体装置，其特征在于，包括：

第一金属及第二金属，其形成在上述绝缘膜层叠构造上，且由上述第二SiO系绝缘膜覆盖；

第一通孔，其贯通上述第二SiO系绝缘膜、上述第一氮化膜以及上述第一SiO系绝缘膜的层叠膜，且将上述第一金属与上述电阻体的一端部电连接；以及

第二通孔，其贯通上述层叠膜，且将上述第二金属与上述电阻体的另一端部电连接。

4.根据权利要求3所述的半导体装置，其特征在于，

上述上侧绝缘膜包括：

第三SiO系绝缘膜，其以覆盖上述电阻体的方式形成在上述第一SiO系绝缘膜上；以及

上述第二氮化膜，其以覆盖上述第三SiO系绝缘膜的方式形成在上述第一氮化膜上。

5.根据权利要求4所述的半导体装置，其特征在于，

包括第三金属，该第三金属形成在上述第三SiO系绝缘膜上，经由贯通上述第二SiO系绝缘膜、上述第一氮化膜、上述第一SiO系绝缘膜以及上述第三SiO系绝缘膜的层叠膜的第三通孔而与上述第一金属或者上述第二金属电连接，

上述第二氮化膜以覆盖上述第三金属、上述第三SiO系绝缘膜、上述第一SiO系绝缘膜以及上述第一氮化膜的露出面的方式形成在上述第一氮化膜上。

6.根据权利要求5所述的半导体装置，其特征在于，

在上述第二氮化膜形成有开口，该开口使上述第三金属的上表面的一部分露出。

7.根据权利要求1所述的半导体装置，其特征在于，

上述下侧绝缘膜包括：

绝缘膜层叠构造，其形成在上述基板上，氮化膜与SiO系绝缘膜交替地层叠而成；

上述第一氮化膜，其形成在上述绝缘膜层叠构造上；

第四SiO系绝缘膜，其形成在上述第一氮化膜上的除周缘部以外的区域；以及

第五SiO系绝缘膜，其形成在上述第四SiO系绝缘膜上，

上述第一SiO系绝缘膜由上述第四SiO系绝缘膜和上述第五SiO系绝缘膜构成，

在第五SiO系绝缘膜上形成有上述电阻体。

8.根据权利要求7所述的半导体装置，其特征在于，包括：

第一金属及第二金属，其形成在上述第四SiO系绝缘膜上，且由上述第五SiO系绝缘膜覆盖；

第一通孔，其贯通上述第五SiO系绝缘膜，将上述第一金属与上述电阻体的一端部电连接；以及

第二通孔，其贯通上述第五SiO系绝缘膜，且将上述第二金属与上述电阻体的另一端部电连接。

9.根据权利要求8所述的半导体装置，其特征在于，

上述上侧绝缘膜包括：

第六SiO系绝缘膜，其以覆盖上述电阻体的方式形成在上述第五SiO系绝缘膜上；以及

上述第二氮化膜，其以覆盖上述第一SiO系绝缘膜的方式形成在上述第一氮化膜上。

10.根据权利要求9所述的半导体装置，其特征在于，

包括第三金属，该第三金属形成在上述第六SiO系绝缘膜上，经由贯通上述第五SiO系绝缘膜和上述第六SiO系绝缘膜的层叠膜的第三通孔而与上述第一金属或者上述第二金属电连接，

上述第二氮化膜以覆盖上述第三金属、上述第六SiO系绝缘膜、上述第五SiO系绝缘膜、上述第四SiO系绝缘膜以及上述第一氮化膜的露出面的方式形成在上述第一氮化膜上。

11.根据权利要求10所述的半导体装置，其特征在于，

在上述第二氮化膜形成有开口，该开口使上述第三金属的上表面的一部分露出。

12.根据权利要求1所述的半导体装置，其特征在于，

上述下侧绝缘膜包括：

第七SiO系绝缘膜，其形成在上述基板上；

上述第一氮化膜，其形成在上述第七SiO系绝缘膜上；以及

上述第一SiO系绝缘膜，其形成在上述第一氮化膜上表面的除周缘部以外的区域，

在上述第一SiO系绝缘膜上形成有上述电阻体。

13.根据权利要求12所述的半导体装置，其特征在于，

上述上侧绝缘膜包括：

第八SiO系绝缘膜，其以覆盖上述电阻体的方式形成在上述第一SiO系绝缘膜上；以及

上述第二氮化膜，其形成在上述第八SiO系绝缘膜上。

14.根据权利要求13所述的半导体装置，其特征在于，包括：

第一引出电极，其形成在上述第八SiO系绝缘膜上，且与上述电阻体的一端部电连接；以及

第二引出电极，其形成在上述第八SiO系绝缘膜上，且与上述电阻体的另一端部电连接，

上述第二氮化膜以覆盖上述第一引出电极、上述第二引出电极、上述第八SiO系绝缘膜、上述第一SiO系绝缘膜以及上述第一氮化膜的露出面的方式形成在上述第一氮化膜上。

15.根据权利要求14所述的半导体装置，其特征在于，

在上述第二氮化膜形成有使上述第一引出电极的上表面的一部分露出的第一开口、以及使上述第二引出电极的上表面的一部分露出的第二开口。

16.一种半导体装置的制造方法，其特征在于，包括以下工序：

在基板上形成下侧绝缘膜的工序；

在上述下侧绝缘膜上形成电阻体的工序；

在上述下侧绝缘膜上以覆盖上述电阻体的方式形成包含第二氮化膜的上侧绝缘膜的工序；

形成上述下侧绝缘膜的工序包括在上述基板上形成第一氮化膜的工序、以及在上述第一氮化膜上形成第一SiO系绝缘膜的工序，

在形成上述上侧绝缘膜的工序中，上述第二氮化膜的周缘部的下表面与上述第一氮化膜的上表面接合。