CN118275868B - 一种基于fpga的边界扫描测试方法及系统 - Google Patents
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Abstract
本发明公开了一种基于FPGA的边界扫描测试方法及系统，涉及边界扫描测试技术领域，包括生成动态TCK信号，进行状态机的控制和转换；结合FIFO缓存策略进行DDR数据存储，对存储的数据进行自适应数据位移处理；进行不同协议之间的平滑切换和状态机的共用，对返回数据进行读取。本发明提供的基于FPGA的边界扫描测试方法对协议的功能整合，方便了用户在进行产品测试时所需的多种协议规范，节省了边界扫描设备的使用成本。使用FPGA与TAP控制器进行交互，极大程度上提高了边界扫描的测试效率，达到三种协议的按需切换并进行边界扫描测试，避免FPGA单独使用时的局限性。本发明在成本和效率方面都取得更加良好的效果。
Description
技术领域
本发明涉及边界扫描测试技术领域，具体为一种基于FPGA的边界扫描测试方法及系统。
背景技术
随着芯片领域的不断发展，芯片的集成度不断提高，对芯片低功耗的要求也不断增加。微电子技术中，封装技术和制造技术的不断发展，电路板板卡变得越来越小，密度越来越大，性能也越来越强，在这样的趋势推动下，传统的探针法来全面彻底地测试焊接在电路板上的元器件和接插件是相当困难的。二十世纪八十年代，JTAG提出的IEEE1149.1协议标准，采用边界扫描测试有效解决了电路板上测试器件及接插件性能的问题。原先这项技术先是针对电路板，如今它已经广泛运用于各种测试场景中。例如系统级测试，内存级测试，Flash编程，FPGA编程等。相较于JTAG边界扫描测试方法，传统的测试方法需要更多测试引脚参与测试，相应的测试功耗也更大，并且在测试时很难实现非扫描数据的传输，对测试效率有所影响。目前现有技术运用太过局限，并未发现有将1149.1、1149.6和1149.7(Oscan1)几项协议中的技术全部整合在一起，提供给用户自由切换协议和功能，来完成边界扫描测试的方案成果。
由此，目前需要一种更好的方案去便捷直观地实现边界扫描测试技术的运用。
发明内容
鉴于上述存在的问题，提出了本发明。
因此，本发明解决的技术问题是：现有的边界扫描测试方法存在功耗大，难以处理非扫描数据的传输，以及如何减少测试引脚参与测试的问题。
为解决上述技术问题，本发明提供如下技术方案：一种基于FPGA的边界扫描测试方法，包括生成动态TCK信号，进行状态机的控制和转换；结合FIFO缓存策略进行DDR数据存储，对存储的数据进行自适应数据位移处理；进行不同协议之间的平滑切换和状态机的共用，对返回数据进行读取。
作为本发明所述的基于FPGA的边界扫描测试方法的一种优选方案，其中：所述生成动态TCK信号包括生成可控的TCK信号，用户将分频参数下发至启动器生成TCK信号，表示为：
；
其中，表示动态 TCK 信号的频率响应函数，表示频率，表示控制信号启动速度的参数，表示FPGA的工作时钟频率，是用户下发的分频参数，表示时间变量，表示信号启动的初始时间。
作为本发明所述的基于FPGA的边界扫描测试方法的一种优选方案，其中：所述结合FIFO缓存策略进行DDR数据存储包括加入一个DDR，作为TDI数据和TDO数据的存储，对地址线进行划分TDI数据存储在偶数地址，TDO数据存储在奇数地址，构建缓存区域，用户下发的TDI数据首先存入DDR，然后根据传输策略选择数据放入TDI_FIFO中优先处理，待测板读回的TDO数据首先存入DDR，然后根据传输策略选择数据放入TDO_FIFO中等待用户读取，传输策略表示为：
；
其中，表示数据输出的 FIFO 缓存表示时间周期，为初始处理速度表示FIFO缓存区在开始处理数据时的最大处理能力，表示处理速度随时间衰减的速率，表示时间t的数据输入速率。数据传输过程进行数据仲裁，在数据收发的过程中，当同时需要发送TDI和读取TDO时，优先将TDO返回的数据进行存储，并利用缓存区的TDI数据进行发送，等待TDO处理完毕后，继续从DDR读取TDI数据放入缓存区。
作为本发明所述的基于FPGA的边界扫描测试方法的一种优选方案，其中：所述对存储的数据进行自适应数据位移处理包括计算数据信号对齐的综合评分，表示为：
；
其中，表示数据信号对齐的综合评分，n表示数据信号的总数，表示信号对齐环境影响系数，表示第i个信号的噪声水平评估，表示噪声水平的最大可接受值，表示低i个信号的衰减系数，表示整体衰减系数，表示第i个测试时钟信号的时刻，为对齐对象，是第i个数据信号在时刻的值，若数据信号对齐的综合评分满足预设阈值，则视为已对齐，若不满足，则对数据信号的收发沿基于FPGA时钟频率进行打拍延迟。
作为本发明所述的基于FPGA的边界扫描测试方法的一种优选方案，其中：所述进行不同协议之间的平滑切换和状态机的共用包括生成一个TMS_FIFO作为路径配置数据的缓存，将1149.7协议的配置路径所需要的TMS数据存入fifo中，通过用户下达想要开启1149.7协议的命令，激活TMS数据输出给TAP控制器，完成协议配置。
作为本发明所述的基于FPGA的边界扫描测试方法的一种优选方案，其中：所述进行不同协议之间的平滑切换和状态机的共用还包括当完成1149.7协议的配置并成功进入两线协议后，将1149.1协议的四线数据在时间轴上按三等份依次挂载到1149.7协议的TMSC数据线上，映射表示为：
；
其中，为映射模型用于将1149.1 协议的四线数据映射到 1149.7协议的 TMSC 数据线 ，表示狄拉克函数，表示完成协议配置所需的总时间，表示阶段索引，表示在时间t的1149.1协议的四线数据值，表示比例映射系数，表示在时间t的1149.7协议的TMSC数据线值，表示时间分段映射。
作为本发明所述的基于FPGA的边界扫描测试方法的一种优选方案，其中：所述对返回数据进行读取包括在读取TDO返回数据时，当存在非32bit整数倍的情况时，进行移位操作，表示为：
；
其中，表示TDO返回数据，表示原始的TDO数据，表示TDO数据的实际位数，表示取模运算，表示误差补偿项，表示泰勒级数展开的项数；
当状态机在S_Shift_IR/DR时，将TMS读回数据移位存储，当状态机在S_Eixt1_IR/DR时，对储存的最后一组32bit数据进行右移至最低位，当状态机在S_Updata_IR/DR时，对数据清空；通过上位机端进行配合，将协议所需信号进行收发。
本发明的另外一个目的是提供一种基于FPGA的边界扫描测试系统，其能通过对协议的功能整合，方便了用户在进行产品测试时所需的多种协议规范，节省了边界扫描设备的使用成本，解决了目前的边界扫描测试方法含有功耗大的问题。
作为本发明所述的基于FPGA的边界扫描测试系统的一种优选方案，其中：包括信号生成模块，数据位移模块，共用模块；所述信号生成模块用于生成动态TCK信号，进行状态机的控制和转换；所述数据位移模块用于结合FIFO缓存策略进行DDR数据存储，对存储的数据进行自适应数据位移处理；
所述共用模块用于进行不同协议之间的平滑切换和状态机的共用，对返回数据进行读取。
一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序是实现基于FPGA的边界扫描测试方法的步骤。
一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现基于FPGA的边界扫描测试方法的步骤。
本发明的有益效果：本发明提供的基于FPGA的边界扫描测试方法对协议的功能整合，方便了用户在进行产品测试时所需的多种协议规范，节省了边界扫描设备的使用成本。使用FPGA与TAP控制器进行交互，极大程度上提高了边界扫描的测试效率，达到三种协议的按需切换并进行边界扫描测试，避免FPGA单独使用时的局限性。本发明在成本和效率方面都取得更加良好的效果。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本发明第一个实施例提供的一种基于FPGA的边界扫描测试方法的整体流程图。
图2为本发明第一个实施例提供的一种基于FPGA的边界扫描测试方法的TAP控制器用1149.1协议实现读取IDCODE功能时，对TCK,TDI,TDO（data_i），TMS信号的波形抓取图。
图3为本发明第一个实施例提供的一种基于FPGA的边界扫描测试方法的在TAP控制器用1149.6协议产生了1.5微秒的可控单比特差分信号图。
图4为本发明第一个实施例提供的一种基于FPGA的边界扫描测试方法的TAP控制器用1149.7(Oscan1)协议实现读取IDCODE功能时，对TCK, TMSC信号的波形抓取图。
图5为本发明第三个实施例提供的一种基于FPGA的边界扫描测试系统的模块示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合说明书附图对本发明的具体实施方式做详细的说明，显然所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明的保护的范围。
实施例1
参照图1-图4，为本发明的一个实施例，提供了一种基于FPGA的边界扫描测试方法，包括：
S1：生成动态TCK信号，进行状态机的控制和转换。
更进一步的， 1149.1、1149.6和1149.7(Oscan1)协议基于FPGA运行功能的实现方法，将协议中的TAP控制器状态机跳转以及数据收发通过FPGA内部控制，实时演算出TAP控制器的当前状态位置，并写入和读取所需交互的数据。通过该方法，不仅可以随时监控与控制TAP控制器的状态位置，更是实现了在同一套测试机中完成1149.1、1149.6和1149.7三种协议的功能共用。本发明的IO接口共使用四个信号，TCK（TAP控制器的时钟信号），TMS(TAP控制器的状态跳转控制信号)，TDI（TAP控制器的数据输出信号），TDO（TAP控制器的数据输入信号）。
应说明的是，生成动态TCK信号包括生成可控的TCK信号，用户将分频参数下发至启动器生成TCK信号，表示为：
；
其中，表示动态 TCK 信号的频率响应函数，表示频率，表示控制信号启动速度的参数，表示FPGA的工作时钟频率，是用户下发的分频参数，表示时间变量，表示信号启动的初始时间。
还应说明的是，状态机的具体含义如下：
S-Reset:TAP控制器的复位状态。
S-Idle:空闲状态，等待指令到来。
S-Select_IR/DR:过渡状态，只能驻留一个时钟周期。
S-Shift_IR/DR:对数据移位并输出给串行输出端口。
S-Exit1_IR/DR:暂时状态，一个周期后到达S-Pause状态并暂停。
S-Pause_IR/DR:停止扫描状态，直到TMS再次被激活。
S-Exit2_IR/DR:暂时状态，转移到S-Shift或者S-Updata进行下一步操作。
S-Updata_IR/DR:将S-Shift寄存器的值驱动到并行输出。
在FPGA中，来表示当前TAP控制器的状态机的具体实现流程如下：
生成一个当前状态寄存器，该寄存器的作用是表达当前处于状态机中的哪个状态，所以寄存器设置为当前的状态即可。
生成一个目的状态寄存器，当想要到达某一状态时，就对该寄存器进行数值配置，在FPGA中检测到当前状态寄存器与目的状态寄存器不一致时，代码中的跳转功能就会启动，TMS信号的生成跳转路径，来使当前状态寄存器最终到达目的状态寄存器后，结束跳转。
在状态跳转过程中，会相应的激活TCK信号，使TMS信号有效被TAP控制器捕获。
当TAP控制器需要前往某一状态时，从当前状态，依照最短路径前往，同时将TMS值按照TCK的频率生成，发送给TAP控制器。
S2：结合FIFO缓存策略进行DDR数据存储，对存储的数据进行自适应数据位移处理。
更进一步的，结合FIFO缓存策略进行DDR数据存储包括加入一个DDR，作为TDI数据和TDO数据的存储，对地址线进行划分TDI数据存储在偶数地址，TDO数据存储在奇数地址，构建缓存区域，用户下发的TDI数据首先存入DDR，然后根据传输策略选择数据放入TDI_FIFO中优先处理，待测板读回的TDO数据首先存入DDR，然后根据传输策略选择数据放入TDO_FIFO中等待用户读取，传输策略表示为：
；
其中，表示数据输出的 FIFO 缓存表示时间周期，为初始处理速度表示FIFO缓存区在开始处理数据时的最大处理能力，表示处理速度随时间衰减的速率，表示时间t的数据输入速率。数据传输过程进行数据仲裁，在数据收发的过程中，当同时需要发送TDI和读取TDO时，优先将TDO返回的数据进行存储，并利用缓存区的TDI数据进行发送，等待TDO处理完毕后，继续从DDR读取TDI数据放入缓存区。
应说明的是，对存储的数据进行自适应数据位移处理包括计算数据信号对齐的综合评分，表示为：
；
其中，表示数据信号对齐的综合评分，n表示数据信号的总数，表示信号对齐环境影响系数，表示第i个信号的噪声水平评估，表示噪声水平的最大可接受值，表示低i个信号的衰减系数，表示整体衰减系数，表示第i个测试时钟信号的时刻，为对齐对象，是第i个数据信号在时刻的值，若数据信号对齐的综合评分满足预设阈值，则视为已对齐，若不满足，则对数据信号的收发沿基于FPGA时钟频率进行打拍延迟。
还应说明的是，加入tms_S-Reset功能，解决了单次上电后，需要多种协议之间切换的需求。具体操作：在任何状态下，tms发送5个高电平之后，TAP控制器的状态机都会回到S-Reset状态下。而回到S-Reset状态，就会将TAP中的所有配置清空复位。
加入go_state和end_state功能，go_state可以让TAP状态机从当前状态前往任意想去的状态。end_state可以让TAP状态机在跑完S-Shift_IR或是S-Shift_DR后，停靠在想停留的状态上。
加入run_clock功能，为TAP控制器提供了可以跑任意个数时钟的需求，也是1149.6协议中需求的功能。
S3：进行不同协议之间的平滑切换和状态机的共用，对返回数据进行读取。
更进一步的，进行不同协议之间的平滑切换和状态机的共用包括生成一个TMS_FIFO作为路径配置数据的缓存，将1149.7协议的配置路径所需要的TMS数据存入fifo中，通过用户下达想要开启1149.7协议的命令，激活TMS数据输出给TAP控制器，完成协议配置。
应说明的是，进行不同协议之间的平滑切换和状态机的共用还包括当完成1149.7协议的配置并成功进入两线协议后，将1149.1协议的四线数据在时间轴上按三等份依次挂载到1149.7协议的TMSC数据线上，映射表示为：
；
其中，为映射模型用于将1149.1 协议的四线数据映射到 1149.7协议的 TMSC 数据线 ，表示狄拉克函数，表示完成协议配置所需的总时间，表示阶段索引，表示在时间t的1149.1协议的四线数据值，表示比例映射系数，表示在时间t的1149.7协议的TMSC数据线值，表示时间分段映射。
还应说明的是，将1149.1协议的四线数据，能够在时间轴上按三等份依次挂载到1149.7(Oscan1)协议的TMSC数据线上。不同协议共用FPGA中同一个状态机模块，通过三分频的方式完成1149.1协议到1149.7(Oscan1)协议切换的优势在于：只需要控制1149.1协议模块，即可兼容控制1149.7(Oscan1)协议模块，简化了上位机端的开发路径和整体系统的控制逻辑。1149.1协议模块达成了时分复用的状态，降低了系统内部的资源使用及功耗。不同协议的状态机共用同一套，提高了系统稳定性，方便后期的系统维护。
更进一步的，对返回数据进行读取包括在读取TDO返回数据时，当存在非32bit整数倍的情况时，进行移位操作，表示为：
；
其中，表示TDO返回数据，表示原始的TDO数据，表示TDO数据的实际位数，表示取模运算，表示误差补偿项，表示泰勒级数展开的项数。
当状态机在S_Shift_IR/DR时，将TMS读回数据移位存储，当状态机在S_Eixt1_IR/DR时，对储存的最后一组32bit数据进行右移至最低位，当状态机在S_Updata_IR/DR时，对数据清空。
实施例2
本发明的一个实施例，提供了一种基于FPGA的边界扫描测试方法，为了验证本发明的有益效果，通过经济效益计算和仿真实验进行科学论证。
首先，为了保证实验的公平性，实验条件选择基于10M时钟的频率下运行，现有技术选择单独的FPGA方法，分别进行不同的数据长度进行输入。
表1 实验数据对比表
我方发明在单次扫描50000位数据时需要0.4秒，而现有技术需要1.2秒。这表明我方发明的处理速度相比现有技术具有较大的优势，随着扫描次数的增加，我方发明与现有技术之间的时间差异更加明显。我方发明在处理效率上的优势更加显著，并且，我方发明成本更低，在成本更低的情况下还能维持更高的效率，在相同的时间内可以处理更多的数据或执行更多的任务。这对于提高系统整体性能和用户体验具有重要价值。
实施例3
参照图5，为本发明的一个实施例，提供了一种基于FPGA的边界扫描测试系统，包括信号生成模块，数据位移模块，共用模块。
其中，所述信号生成模块用于生成动态TCK信号，进行状态机的控制和转换；所述数据位移模块用于结合FIFO缓存策略进行DDR数据存储，对存储的数据进行自适应数据位移处理；所述共用模块用于进行不同协议之间的平滑切换和状态机的共用，对返回数据进行读取。
功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，RandomAccess Memory）、磁碟或者光盘等各种可以存储程序代码的介质。
在附图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备（如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统）使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。
计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或多个布线的电连接部（电子装置）、便携式计算机盘盒（磁装置）、随机存取存储器（RAM）、只读存储器（ROM）、可擦除可编辑只读存储器（EPROM或闪速存储器）、光纤装置以及便携式光盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得程序，然后将其存储在计算机存储器中。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (6)
1.一种基于FPGA的边界扫描测试方法，其特征在于，包括：
生成动态TCK信号，进行状态机的控制和转换；
结合FIFO缓存策略进行DDR数据存储，对存储的数据进行自适应数据位移处理；
进行不同协议之间的平滑切换和状态机的共用，对返回数据进行读取；
所述生成动态TCK信号包括生成可控的TCK信号，用户将分频参数下发至启动器生成TCK信号，表示为：
其中，TCK(f)表示动态TCK信号的频率响应函数，f表示频率，k表示控制信号启动速度的参数，fref表示FPGA的工作时钟频率，N是用户下发的分频参数，t表示时间变量，t0表示信号启动的初始时间；
所述结合FIFO缓存策略进行DDR数据存储包括加入一个DDR，作为TDI数据和TDO数据的存储，对地址线进行划分TDI数据存储在偶数地址，TDO数据存储在奇数地址，构建缓存区域，用户下发的TDI数据首先存入DDR，然后根据传输策略选择数据放入TDI_FIFO中优先处理，待测板读回的TDO数据首先存入DDR，然后根据传输策略选择数据放入TDO_FIFO中等待用户读取，传输策略表示为：
其中，FIFOout表示数据输出的FIFO缓存，T表示时间周期，v0为初始处理速度表示FIFO缓存区在开始处理数据时的最大处理能力，λ表示处理速度随时间衰减的速率，FIFOin(t)表示时间t的数据输入速率；
数据传输过程进行数据仲裁，在数据收发的过程中，当同时需要发送TDI和读取TDO时，优先将TDO返回的数据进行存储，并利用缓存区的TDI数据进行发送，等待TDO处理完毕后，继续从DDR读取TDI数据放入缓存区；
所述进行不同协议之间的平滑切换和状态机的共用包括生成一个TMS_FIFO作为路径配置数据的缓存，将1149.7协议的配置路径所需要的TMS数据存入fifo中，通过用户下达想要开启1149.7协议的命令，激活TMS数据输出给TAP控制器，完成协议配置；
所述进行不同协议之间的平滑切换和状态机的共用还包括当完成1149.7协议的配置并成功进入两线协议后，将1149.1协议的四线数据在时间轴上按三等份依次挂载到1149.7协议的TMSC数据线上，映射表示为：
其中，M(t；Data1149.1)为映射模型用于将1149.1协议的四线数据映射到1149.7协议的TMSC数据线，δ表示狄拉克函数，Tq表示完成协议配置所需的总时间，q表示阶段索引，Data1149.1(t)表示在时间t的1149.1协议的四线数据值，Q表示比例映射系数，Data1149.7(t)表示在时间t的1149.7协议的TMSC数据线值，Segment(t；Data1149.1)表示时间分段映射。
2.如权利要求1所述的基于FPGA的边界扫描测试方法，其特征在于：所述对存储的数据进行自适应数据位移处理包括计算数据信号对齐的综合评分，表示为：
其中，Align表示数据信号对齐的综合评分，n表示数据信号的总数，f(Env)表示信号对齐环境影响系数，NoiseLevel(Signali)表示第i个信号的噪声水平评估，MaxNoise表示噪声水平的最大可接受值，λi表示第i个信号的衰减系数，λj表示整体衰减系数，TCKi表示第i个测试时钟信号的时刻，Datai为对齐对象，是第i个数据信号在TCKi时刻的值，若数据信号对齐的综合评分满足预设阈值，则视为已对齐，若不满足，则对数据信号的收发沿基于FPGA时钟频率进行打拍延迟。
3.如权利要求2所述的基于FPGA的边界扫描测试方法，其特征在于：所述对返回数据进行读取包括在读取TDO返回数据时，当存在非32bit整数倍的情况时，进行移位操作，表示为：
其中，TDOadjusted表示TDO返回数据，TDO表示原始的TDO数据，Nbits表示TDO数据的实际位数，mod表示取模运算，∈表示误差补偿项，M表示泰勒级数展开的项数；
当状态机在S_Shift_IR/DR时，将TMS读回数据移位存储，当状态机在S_Eixt1_IR/DR时，对储存的最后一组32bit数据进行右移至最低位，当状态机在S_Updata_IR/DR时，对数据清空；
通过上位机端进行配合，将协议所需信号进行收发。
4.一种采用如权利要求1～3任一所述的基于FPGA的边界扫描测试方法的系统，其特征在于：包括信号生成模块，数据位移模块，共用模块；
所述信号生成模块用于生成动态TCK信号，进行状态机的控制和转换；
所述数据位移模块用于结合FIFO缓存策略进行DDR数据存储，对存储的数据进行自适应数据位移处理；
所述共用模块用于进行不同协议之间的平滑切换和状态机的共用，对返回数据进行读取。
5.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至3中任一项所述的基于FPGA的边界扫描测试方法的步骤。
6.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至3中任一项所述的基于FPGA的边界扫描测试方法的步骤。
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