CN118159033A - 半导体集成电路装置及制造该半导体集成电路装置的方法 - Google Patents

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Abstract

本公开涉及一种半导体集成电路装置及制造该半导体集成电路装置的方法。该半导体集成电路装置包括层叠结构、分离结构、多个沟道结构和至少一个边界沟道结构。层叠结构包括沿第一方向交替地层叠的多个绝缘层和多个导电层。分离结构将导电层当中的至少一个选择的导电层和与选择的导电层相邻的绝缘层分离。沟道结构与分离结构间隔开。沟道结构布置在层叠结构中。边界沟道结构与分离结构部分地交叠。边界沟道结构布置在层叠结构中。

Description

半导体集成电路装置及制造该半导体集成电路装置的方法
技术领域
各种实施方式总体涉及半导体集成电路装置及制造该半导体集成电路装置的方法，更具体地，涉及包括分离选择线(split selection line)的半导体集成电路装置和制造该半导体集成电路装置的方法。
背景技术
可以开发三维(3D)半导体存储器装置以提高半导体存储器装置的集成度。三维半导体存储器装置可以包括以三维布置的多个存储器单元，以减小单位面积中的存储器单元的面积，由此提高集成度。
3D半导体存储器装置的典型3D NAND存储器装置可能需要在有限面积(例如，存储块)中布置多个存储器单元串。此外，为了选择性地驱动存储块中的存储器单元串，可能需要分离存储块中的选择线。
近来，为了分离选择线，可以在层叠结构中形成分离结构。
发明内容
根据各种实施方式，可以提供一种半导体集成电路装置。该半导体集成电路装置可以包括层叠结构、分离结构、多个沟道结构和至少一个边界沟道结构。层叠结构可以包括沿第一方向交替地层叠的多个绝缘层和多个导电层。分离结构可以被配置成将导电层当中的至少一个选择的导电层和与选择的导电层相邻的绝缘层分离。沟道结构可以与分离结构间隔开。沟道结构可以布置在层叠结构中。边界沟道结构可以与分离结构部分地交叠。边界沟道结构可以布置在层叠结构中。由分离结构分离的选择的导电层的第一切割表面定位成距分离结构的中心第一距离。由分离结构分离的绝缘层中的每个绝缘层的第二切割表面分别定位成距分离结构的中心第二距离。
根据各种实施方式，可以提供一种半导体集成电路装置。该半导体集成电路装置可以包括层叠结构、多个沟道结构和分离结构。层叠结构可以包括沿第一方向层叠的至少一条源极选择线、多条字线和至少一条漏极选择线。绝缘层可以插设在源极选择线、字线和漏极选择线之间。沟道结构中的每一个可以包括沿着第一方向在层叠结构中延伸以面向源极选择线、字线和漏极选择线的圆柱形的沟道层。分离结构可以被配置成分离漏极选择线和沟道结构中的至少一者，该漏极选择线可以沿基本上垂直于第一方向的第二方向延伸。漏极选择线的切割表面可以相对于分离结构的中心线定位在由分离结构分离的沟道结构的切割表面外部。由分离结构部分地分离的沟道结构中的沟道层的杂质浓度可以比与分离结构间隔开的沟道结构中的沟道层的杂质浓度高。由分离结构分离的绝缘层的切割表面可以相对于分离结构的中心线定位在漏极选择线的切割表面内部。
根据各种实施方式，可以提供一种制造半导体集成电路装置的方法。在制造半导体集成电路装置的方法中，可以交替地层叠多个绝缘层和多个导电层以形成包括至少一条源极选择线、多条字线和至少一条漏极选择线的层叠结构。可以在层叠结构中形成包括圆柱形的沟道层的多个沟道结构。可以在层叠结构中形成分离孔，以分离层叠结构的漏极选择线和沟道结构中的至少一者。可以使通过分离孔的侧壁暴露的漏极选择线凹陷。可以将第一导电类型的杂质选择性地注入到分离的沟道结构的通过分离孔的侧壁暴露的沟道层中。可以在分离孔中形成掩埋绝缘层以形成分离结构。
附图说明
通过结合附图的以下详细描述，将更清楚地理解本公开的主题的上述和其它方面、特征和优点，在附图中：
图1是例示根据各种实施方式的3D半导体存储器装置的存储块的电路图。
图2是例示根据各种实施方式的存储块的平面图；
图3是沿着图2中的线I-I’截取的截面图；
图4是例示根据各种实施方式的沟道结构的平面图；
图5是例示根据各种实施方式的具有分离结构的边界沟道结构的平面图；
图6是例示根据各种实施方式的刚形成分离孔之后的分离孔的截面图；
图7是例示根据各种实施方式的在凹陷工艺之后的分离孔的截面图；
图8是例示根据各种实施方式的具有分离结构的边界沟道结构的平面图；
图9是例示根据各种实施方式的边界沟道结构的立体图；以及
图10A、图10B、图10C和图10D是例示根据各种实施方式的制造半导体集成电路装置的方法的截面图。
具体实施方式
将参照附图更详细地描述本申请的各种实施方式。附图是各种实施方式(和中间结构)的示意图。因此，将预期到由于例如制造技术和/或公差引起的图示的配置和形状的变化。因此，所描述的实施方式不应当被解释为受本文所示的特定配置和形状限制，而是可以包括不脱离如在所附权利要求中限定的本实施方式的精神和范围的配置和形状的偏差。将理解，当元件或层等被称为在另一元件或层等“上”、“连接到”或者“联接到”另一元件或层等时，其可以直接在另一元件或层等上、直接连接或者联接到另一元件或层等，或者可以存在中间元件或层等。相反，当元件或层等被称为直接在另一元件或层等“上”、“直接连接到”或“直接联接到”另一元件或层等时，不存在中间元件或层等。相似的附图标记始终表示相同的元件。为了便于描述，诸如“下方”、“下面”、“下部”、“上方”、“上部”等的空间相对术语可以在本文中用于描述如图中所示的一个元件或特征与另一(或多个)元件或特征的关系。应当理解，除了图中所示的定向之外，空间相对术语旨在涵盖使用或操作中的装置的不同定向。例如，如果图中的装置被翻转，则被描述为在其它元件或特征“下面”或“下方”的元件然后将被定向为在其它元件或特征“上方”。因此，术语“下方”的示例可以涵盖上面和下面两个定向。装置可以以其它方式定向(旋转90度或以其它定向)，并且本文中所使用的空间相对描述符被相应地解译。应当理解，尽管术语“第一”、“第二”、“第三”等在本文中用于描述各种元件，这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开，并且不旨在暗示元件的顺序或数量。因此，在不脱离本公开的教导的情况下，在一些实施方式中的第一元件可以在其它实施方式中被称为第二元件。
本文描述的本实施方式参照截面图和/或平面图。然而，这些实施方式不应被解释为限制性的。尽管将示出和描述几个实施方式，但是本领域普通技术人员将理解，在不脱离本公开的原理和精神的情况下，可以在这些实施方式中进行改变。
根据一个实施方式，当分离结构可以形成时，可以由导电层与绝缘层之间的蚀刻的不均匀性引起的通过分离结构的侧壁暴露的用于漏极选择线的导电层可以被凹陷。因此，可以减小对分离结构的侧壁的损坏。
根据一个实施方式，硼离子可以注入到由分离结构分离的边界沟道结构的沟道层中，以补偿连接到边界沟道结构的选择晶体管的特性。
图1是例示根据各种实施方式的3D半导体存储器装置的存储块的电路图。
参照图1，半导体集成电路装置10(例如，3D半导体存储器装置)可以包括存储器单元阵列和被配置成驱动存储器单元阵列的控制电路块。存储器单元阵列和控制电路块可以沿水平方向或垂直方向布置。
存储器单元阵列可以包括至少一个存储块BLK。例如，存储块BLK可以包括多个存储器单元MC0～MCn。存储块BLK中的存储器单元MC0～MCn可以通过单个操作同时执行数据擦除过程。如本文所使用的，波浪号“～”指示组件的范围。例如，“MC0～MCn”指示图1中所示的存储器单元MC0、MC1、MC2、…、和MCn。如本文中关于过程所使用的词语“同时”和“同时地”意指过程在交叠的时间间隔上发生。例如，如果第一过程在第一时间间隔发生并且第二过程在第二时间间隔同时发生，则第一间隔和第二间隔至少部分地彼此交叠，使得存在第一过程和第二过程都发生的时间。
存储块BLK可以包括多条字线WL0～WLn和多条位线BL0～BLm。存储器单元MC0～MCn可以形成在字线WL0～WLn与位线BL0～BLm之间。
在各种实施方式中，存储块BLK可以包括多个存储器单元串CS。存储器单元串CS中的每一个可以包括彼此串联连接的至少一个源极选择晶体管SST1～SST3、多个存储器单元MC0～MCn和至少一个漏极选择晶体管DST1～DST3。源极选择晶体管SST1～SST3、存储器单元MC0～MCn和漏极选择晶体管DST1～DST3可以串联连接在公共源极线CSL与位线BL之间。例如，存储器单元串CS中的源极选择晶体管SST1～SST3、存储器单元MC0～MCn和漏极选择晶体管DST1～DST3可以共同共享一个沟道层。
源极选择晶体管SST1～SST3的栅极可以连接到子源极选择线SSLa～SSLc以被驱动。存储器单元MC0～MCn可连接到字线WL0～WLn以存储数据。漏极选择晶体管DST1～DST3的栅极可以连接到子漏极选择线DSLa～DSLc。在图1中，源极选择线和漏极选择线的数量可以根据不同类型的装置而改变。
在各种实施方式中，第一存储器单元串CS1和第二存储器单元串CS2可以连接在位线BL0与公共源极线CSL之间。第一存储器单元串CS1的存储器单元MC0～MCn和第二存储器单元串CS2的存储器单元MC0～MCn可以由相同的字线WL0～WLn控制。因此，第一存储器单元串CS1和第二存储器单元串CS2可以彼此并联连接。
为了防止连接到同一位线BL的第一存储器单元串CS1和第二存储器单元串CS2被同时驱动，漏极选择线DSL可以被分离成第一漏极选择线组DSL1和第二漏极选择线组DSL2。因此，第一存储器单元串CS1可以由第一漏极选择线组DSL1控制。第二存储器单元串CS2可以由与第一漏极选择线组DSL1分离的第二漏极选择线组DSL2控制。
在各种实施方式中，当第一存储器单元串CS1和第二存储器单元串CS2中的每一者可以包括第一漏极选择晶体管DST1至第三漏极选择晶体管DST3时，分离的第一漏极选择线组DSL1和第二漏极选择线组DSL2中的每一者可以包括第一子漏极选择线DSLa至第三子漏极选择线DSLc。
位线BL可以接收用于执行连接到位线BL的存储器单元串CS的存储器操作的各种电压。公共源极线CSL可以接收用于对选择的存储器单元串CS中的数据进行放电的电压。在各种实施方式中，公共源极线CSL可以包括形成在半导体基板或附加导电层处的导线。
图2是例示根据各种实施方式的存储块的平面图，并且图3是沿着图2中的线I-I’截取的截面图。
参照图2和图3，存储块BLK可以包括层叠结构ST、多个沟道结构CHP和多条位线BL。
层叠结构ST可以包括沿第一方向D1依次层叠的源极选择线SSL、多条字线WL0～WLn和漏极选择线DSL。源极选择线SSL、字线WL0～WLn和漏极选择线DSL可以彼此交叠。绝缘层可以插设在源极选择线SSL、字线WL0～WLn和漏极选择线DSL之间。
在各种实施方式中，第一方向D1可以是相对于基板的上表面的垂直方向或层叠方向。第二方向D2可以基本上垂直于第一方向D1。第二方向D2可以是平行于基板的上表面的方向中的任一方向，例如行方向。第三方向D3可以是平行于基板的上表面的方向中的任一方向。第三方向D3可以是基本上垂直于第一方向D1和第二方向D2的列方向。在下文中，平面表面可以是沿第二方向D2和第三方向D3延伸的表面。存储器装置的3D结构可以由沿第一方向D1、第二方向D2和第三方向D3延伸的平面限定。
在各种实施方式中，源极选择线SSL可以包括第一子源极选择线SSLa、第二子源极选择线SSLb和第三子源极选择线SSLc。漏极选择线DSL可以包括第一子漏极选择线DSLa、第二子漏极选择线DSLb和第三子漏极选择线DSLc。第一子源极选择线SSLa、第二子源极选择线SSLb和第三子源极选择线SSLc、字线WL0～WLn以及第一子漏极选择线DSLa、第二子漏极选择线DSLb和第三子漏极选择线DSLc可以依次层叠。第一绝缘层110可以插设在第一子源极选择线SSLa、第二子源极选择线SSLb和第三子源极选择线SSLc、字线WL0～WLn以及第一子漏极选择线DSLa、第二子漏极选择线DSLb和第三子漏极选择线DSLc之间。第一子源极选择线SSLa、第二子源极选择线SSLb和第三子源极选择线SSLc、字线WL0～WLn以及第一子漏极选择线DSLa、第二子漏极选择线DSLb和第三子漏极选择线DSLc可以沿第二方向D2和第三方向D3延伸。
在各种实施方式中，用于选择存储器单元MC0～MCn的字线WL0～WLn可以传送比第一子源极选择线SSLa、第二子源极选择线SSLb和第三子源极选择线SSLc以及第一子漏极选择线DSLa、第二子漏极选择线DSLb和第三子漏极选择线DSLc的电压高的电压。因此，字线WL0～WLn的厚度可以比第一子源极选择线SSLa、第二子源极选择线SSLb和第三子源极选择线SSLc的厚度以及第一子漏极选择线DSLa、第二子漏极选择线DSLb和第三子漏极选择线DSLc的厚度厚。
第一子源极选择线SSLa、第二子源极选择线SSLb和第三子源极选择线SSLc、字线WL0～WLn以及第一子漏极选择线DSLa、第二子漏极选择线DSLb和第三子漏极选择线DSLc中的每一者可以包括至少一个导电层。另选地，第一子源极选择线SSLa、第二子源极选择线SSLb和第三子源极选择线SSLc、字线WL0～WLn以及第一子漏极选择线DSLa、第二子漏极选择线DSLb和第三子漏极选择线DSLc中的每一者可以包括依次层叠的屏障层和导电层。导电层可以包括例如钨层的金属层，但不限于此。
层叠结构ST可以被狭缝结构SI划分以限定存储块BLK。狭缝结构SI可以具有绝缘插塞形状，但不限于此。
层叠结构ST可以包括被配置成使漏极选择线DSL与位线隔离的至少一个绝缘中间层。
在各种实施方式中，层叠结构ST可以包括第一绝缘中间层120和第二绝缘中间层165。第一绝缘中间层120和第二绝缘中间层165可以具有比第一绝缘层110的厚度厚的厚度。
例如，第一绝缘中间层120可以被配置成围绕沟道结构CHP的上部区域。第二绝缘中间层165可以包括被配置成将沟道结构CHP的上表面与位线BL连接的接触插塞CT。
多条位线BL可以沿第二方向D2延伸。位线BL可以平行地布置。多条位线BLa、BLb和BLc可以与一个沟道结构CHP交叠。交叠的位线BLa、BLb和BLc中的任一条可以与接触插塞CT电连接。
沟道结构CHP可以形成在层叠结构ST中。在各种实施方式中，沟道结构CHP可以具有最小宽度。尽可能多的沟道结构CHP可以集成在层叠结构ST中。如图2所示，在一个实施方式中，为了集成最大数量的沟道结构CHP，沟道结构CHP可以沿着第二方向D2和第三方向D3以各种图案布置。沟道结构CHP中的每一个可以穿过层叠结构ST垂直地形成。
图4是例示根据各种实施方式的沟道结构的平面图。图4可以示出图2中的除了位线之外的部分“A”。
参照图4，沟道结构CHP中的每一个可以具有形成在层叠结构ST中的圆柱形形状。沟道结构CHP可以布置在穿过层叠结构ST形成的圆柱形的沟道孔H1中。沟道结构CHP中的每一个以及位于沟道结构CHP外围的层叠结构ST的诸如源极选择线、字线和漏极选择线之类的导电层可以形成图1中的存储器单元串。
如图3和图4所示，沟道结构CHP中的每一个可以包括存储器层130、沟道层140、芯绝缘层145和覆盖图案150。
存储器层130可以形成在其中稍后可以形成沟道结构CHP的沟道孔H1的侧壁上。存储器层130可以包括阻挡绝缘层132、数据存储层134和隧道绝缘层136。阻挡绝缘层132可以形成在沟道孔H1的内表面上。数据存储层134可以形成在阻挡绝缘层132的内表面上。数据存储层134可以包括用于通过Fowler-Nordheim来储存电荷的材料，例如电荷俘获材料。另选地，数据存储层134可以包括具有由对应导电层(诸如源极选择线、字线和漏极选择线)和沟道层140的电场改变的电阻特性的材料。在各种实施方式中，数据存储层134可以包括硅氮化物层、相变层、纳米点材料等。隧道绝缘层136可以形成在数据存储层134的内表面上。隧道绝缘层136可以具有用于当电压可以施加到对应导电层时允许电荷隧穿的厚度。例如，阻挡绝缘层132和隧道绝缘层136可以包括硅氧化物层。
沟道层140可以形成在存储器层130的内表面上。因此，沟道层140也可以具有与沟道孔H1的圆柱形形状类似的圆柱形形状。沟道层140可以包括半导体层。在各种实施方式中，沟道层140可以包括具有导电杂质的半导体层。沟道层140可以包括具有第一浓度的第一导电类型的杂质，例如，p型杂质。第一导电类型的杂质可以包括硼。沟道层140中的第一导电类型的杂质的浓度可以考虑到存储器单元串中的晶体管的阈值电压而确定。
沟道孔H1可以填充有芯绝缘层145和覆盖图案150。在各种实施方式中，芯绝缘层145可以几乎完全填充沟道孔H1。覆盖图案150可以形成在沟道孔H1的在芯绝缘层145上方的上部空间中。芯绝缘层145可以形成在沟道孔H1的在覆盖图案150下方的下部空间中。例如，芯绝缘层145可以包括具有良好间隙填充特性的低K的绝缘层。
在各种实施方式中，覆盖图案150可以定位在第一绝缘中间层120中。例如，覆盖图案150可以形成在沟道孔H1的限定在第一绝缘中间层120之间的上部空间中。覆盖图案150可以具有比第一子漏极选择线DSLa的上表面高的底表面。覆盖图案150可以包括具有与第一导电类型的杂质相反的第二导电类型的杂质的半导体层。例如，覆盖图案150可以包括具有高浓度的n型杂质，例如，磷离子。覆盖图案150可以与被配置成将位线与存储器单元串电连接的漏极接触部对应。
此外，沟道层140可以包括第一沟道区域140a和第二沟道区域140b。第一沟道区域140a可以被配置成与芯绝缘层145的侧壁接触。第二沟道区域140b可以被配置成与覆盖图案150的侧壁接触。因为第一沟道区域140a可以作为存储器单元串中的晶体管的实际沟道来操作，所以第一沟道区域140a可以包括第一导电类型的杂质。相反，第二沟道区域140b在进行沉积工艺时可以具有第一导电类型。然而，因为第二沟道区域140b可以与覆盖图案150接触，所以由于具有高浓度的第二导电类型的杂质从覆盖图案150的流入，第二沟道区域140b可以具有第二导电类型。
存储块BLK可以包括被配置成将漏极选择线DSL分离成多个漏极选择线组DSL1和DSL2的至少一个分离结构170。
图5是例示根据各种实施方式的具有分离结构的边界沟道结构的平面图，图6是例示根据各种实施方式的刚形成分离孔之后的分离孔的截面图，并且图7是例示根据各种实施方式的在凹陷工艺之后的分离孔的截面图。在图5至图7中，为了便于说明，可以省略位线的结构。
参照图2至图4，分离结构170的平面结构可以沿基本上垂直于第二方向D2的第三方向D3上延伸，以沿着第二方向D2分离漏极选择线DSL。此外，如图3所示，分离结构170的截面结构可以具有相对于层叠结构ST的上表面的深度以仅分离漏极选择线DSL。
在各种实施方式中，分离结构170可以将漏极选择线DSL分离成第一漏极选择线组DSL1和第二漏极选择线组DSL2。为了向第一漏极选择线组DSL1和第二漏极选择线组DSL2提供相同的功能，分离结构170可以定位在存储块BLK的中心部分处，即，定位在层叠结构ST的由存储块BLK的形状限定的中心部分处。
例如，当漏极选择线DSL可以包括第一子漏极选择线DSLa、第二子漏极选择线DSLb和第三子漏极选择线DSLc时，第一漏极选择线组DSL1和第二漏极选择线组DSL2也可以包括第一子漏极选择线DSLa、第二子漏极选择线DSLb和第三子漏极选择线DSLc。
此处，在可以不形成沟道结构的区域中可以形成常规分离结构，使得可能降低存储器装置的集成度。
此外，在一个实施方式中，分离结构可以被配置成部分地占用沟道结构以提高集成度。然而，由于在具有分离结构的沟道结构中，一部分面积可能因分离结构而丢失，所以具有分离结构的沟道结构可以具有与具有正常结构的正常沟道结构的功能不同的功能，使得具有分离结构的沟道结构可以被分类成虚设沟道结构。然而，因为可能需要较高的集成度，所以可以控制虚设沟道结构中的晶体管的特性，以使用边界沟道结构作为存储器单元串的一部分。
根据各种实施方式，半导体集成电路装置可以另外补偿由分离结构部分地分离的边界沟道结构CHPB的电特性，以提供用于提高集成度的技术。
分离结构170可以包括分离孔H2和掩埋绝缘层171。分离孔H2可以形成在层叠结构ST中。掩埋绝缘层171可以形成在分离孔H2中。分离孔H2的底表面可以定位在最下面的漏极选择线与最上面的字线之间。例如，分离孔H2的底表面可以定位在第三子漏极选择线DSLc与第n字线WLn之间的第一绝缘层110中。
掩埋绝缘层171可以包括与芯绝缘层145的材料基本上相同的材料。另选地，掩埋绝缘层171可以包括具有良好间隙填充特性的材料。
参照图5，子漏极选择线DSLa、DSLb和DSLc的通过分离结构170的侧壁170S暴露的切割表面E1可以相对于第一绝缘层110的通过分离结构170的侧壁170S暴露的切割表面E2被拉回(pulled-back)。也就是说，子漏极选择线DSLa、DSLb和DSLc的切割表面E1可以定位成比第一绝缘层110的切割表面E2距分离结构170的中心线170C更远。在一个实施方式中，切割表面E1可以被称为第一切割表面，并且切割表面E2可以被称为第二切割表面。
因为与第一绝缘层110的切割表面E2相比，子漏极选择线DSLa、DSLb和DSLc的切割表面E1可以被拉回，所以可以在子漏极选择线DSLa、DSLb和DSLc的切割表面E1与第一绝缘层110的切割表面E2之间产生间隙g。间隙g可以填充有掩埋绝缘层171。
因此，在一个实施方式中，通过改变分离结构170中的侧壁的结构，可以减小由分离结构引起的寄生电场路径，使得也可以减小由泄漏电流引起的损坏。
具体地，如图6所示，可以通过依次蚀刻层叠结构ST的上部区域(即第二绝缘中间层165、第一绝缘中间层120、包括导电层的子漏极选择线DSLa、DSLb和DSLc以及导电层之间的第一绝缘层110)来形成用于形成分离结构170的分离孔H2。
因为第二绝缘中间层165、第一绝缘中间层120、子漏极选择线DSLa、DSLb和DSLc以及第一绝缘层110可以具有不同的特性，尽管可以使用相对于形成分离孔H2的材料具有良好蚀刻特性的蚀刻剂来执行蚀刻工艺，但是如图6所示，分离孔H2的侧壁可以具有不平坦形状。特别地，因为子漏极选择线DSLa、DSLb和DSLc中的导电层可以包括例如钨的金属层，所以导电层的蚀刻速率可以比绝缘层110、120和165的蚀刻速率慢。特别地，与子漏极选择线DSLa、DSLb和DSLc相邻的第一绝缘层110的厚度可以比子漏极选择线DSLa、DSLb和DSLc的厚度薄。在执行用于形成分离孔H2的蚀刻之后，子漏极选择线DSLa、DSLb和DSLc的切割表面E1可以比绝缘层110、120和165的切割表面E2更朝向分离孔H2向内突出。
在一个实施方式中，子漏极选择线DSLa、DSLb和DSLc的切割表面E1的从分离孔H2的侧壁的不平坦突起可以与第一绝缘层110中的蚀刻残余物一起引起寄生电场。在一个实施方式中，不平坦突起可以在分离结构170中产生例如烟雾(fume)的损坏。
根据各种实施方式，如图7所示，可以使从分离孔H2的侧壁170S不平坦地突出的子漏极选择线DSLa、DSLb和DSLc部分地凹陷。因此，子漏极选择线DSLa、DSLb和DSLc的切割表面E1可以比第一绝缘层110的切割表面E2相对于分离孔H2的中心线170C或分离结构的中心向外定位。也就是说，分离孔H2的中心线170C与子漏极选择线DSLa、DSLb和DSLc的切割表面E1之间的距离d1可以比分离孔H2的中心线170C与第一绝缘层110的切割表面E2之间的距离d2长。
因此，在一个实施方式中，可以防止或减轻可以通过在未插设第一绝缘层110的情况下直接暴露子漏极选择线DSLa、DSLb和DSLc的切割表面E1而产生的寄生电场，以抑制分离结构170被损坏。此外，在一个实施方式中，还可以防止或减轻突出的子漏极选择线DSLa、DSLb和DSLc的切割表面E1之间的电短路。
此外，在一个实施方式中，分离孔H2的中心线170C可以与分离结构170的中心线170C基本相同。
图8是例示根据各种实施方式的具有分离结构的边界沟道结构的平面图，并且图9是例示根据各种实施方式的边界沟道结构的立体图。
如上所述，在一个实施方式中，可以通过使子漏极选择线DSLa、DSLb和DSLc的切割表面凹陷来解决可能在分离结构170的侧壁处产生的电气问题。
然而，在一个实施方式中，边界沟道结构CHPB的漏极选择晶体管DST1～DST3中的栅极的有效面积可以通过改变子漏极选择线DSLa、DSLb和DSLc的面积或尺寸而减小。
通常，当栅极的有效面积(即，栅极的面积)可以被减小时，可以改变晶体管的阈值电压，使得晶体管可能发生故障。也就是说，在一个实施方式中，边界沟道结构CHPB的操作条件可以通过子漏极选择线DSLa、DSLb和DSLc的用于减少分离结构170中的电气问题的凹陷工艺而改变。
因此，如图8和图9所示，在一个实施方式中，为了补偿边界沟道结构CHPB的操作条件，可以控制通过分离孔H2暴露的沟道层140的浓度。
在各种实施方式中，具有第二浓度的第一导电类型的杂质可以附加地注入到通过分离孔H2暴露的沟道层140中。第二浓度可以与正常沟道结构CHP中的第一沟道区域140a的浓度基本上相等或不同。例如，可以根据子漏极选择线DSLa、DSLb和DSLc的凹陷量或间隙g的体积以及边界沟道结构CHPB中的漏极选择晶体管的操作特性来设置第二浓度。然而，第一浓度和第二浓度可以是低浓度。第一导电类型的杂质可以包括硼离子。
此外，可以对整个沟道层140执行第一导电类型的杂质的附加注入。然而，在一个实施方式中，可以仅改变与漏极选择晶体管DST1～DST3的沟道层140c对应的第一沟道区域140a的浓度。例如，在一个实施方式中，可以增大边界沟道结构CHPB中的沟道层140c的杂质浓度，以提高漏极选择晶体管DST1～DST3的操作特性。
如上所述，在一个实施方式中，因为围绕覆盖图案150的第二沟道区域140b可以包括与第一沟道区域140a相反的具有高浓度的第二导电类型的杂质，尽管具有第二浓度的第一导电类型的杂质可以附加地注入到第二沟道区域140b中，但是第二沟道区域140b的杂质浓度不会改变。
因此，在一个实施方式中，可以控制边界沟道结构CHPB中的面向分离结构170的沟道层140的浓度，以补偿边界沟道结构CHPB的漏极选择晶体管DST1～DST3的操作特性。
图10A至图10D是例示根据各种实施方式的制造半导体集成电路装置的方法的截面图。
参照图10A，可以在下部结构上形成初步层叠结构PST。下部结构可以包括基板、用于形成外围电路层的半导体层、公共源极层等。
初步层叠结构PST可以通过交替地层叠第一绝缘层310和牺牲层312来形成。牺牲层312可以相对于第一绝缘层310具有蚀刻选择性。例如，第一绝缘层310可以包括硅氧化物层。牺牲层312可以包括第二绝缘层，例如，具有与第一绝缘层310的蚀刻选择性不同的蚀刻选择性的硅氮化物层，但不限于此。第一绝缘层310可以与初步层叠结构PST中的最上层对应。
在初步层叠结构PST上形成硬掩模图案HM之后，可以执行蚀刻工艺以形成穿过硬掩模图案HM和初步层叠结构PST的沟道孔H1。
阻挡绝缘层332、数据存储层334和隧道绝缘层336可以依次形成在沟道孔H1的侧壁上，以形成存储器层330。沟道层340可以形成在存储器层330的表面上，特别是，形成在隧道绝缘层336的表面上。沟道层340可以包括具有第一浓度的第一导电类型的杂质。例如，第一导电类型的杂质可以包括例如硼离子的p型杂质。第一浓度可以是在半导体制造工艺中被分类到轻浓度组中的杂质浓度中的任一种浓度。
芯绝缘层345可以形成在由存储器层330和沟道层340围绕的沟道孔H1中。在各种实施方式中，沟道孔H1可以完全或部分地填充有芯绝缘层345。可以蚀刻芯绝缘层345的上表面以在芯绝缘层345的上表面处形成凹槽。覆盖图案350可以形成在凹槽中以形成沟道结构CHP。覆盖图案350可以包括具有第二导电类型的杂质的半导体图案。覆盖图案350可以与位线接触。覆盖图案350可以包括具有高浓度的杂质。在各种实施方式中，覆盖图案350可以通过在凹槽中形成多晶硅层并且通过将第二导电类型的杂质(即，具有高浓度的n型杂质)注入到多晶硅层中而形成。在注入具有高浓度的n型杂质期间，n型杂质可以扩散到围绕覆盖图案350的沟道层340中。
因此，沟道层340可以被分类成第一沟道区域340a和第二沟道区域340b。第一沟道区域340a可以用于存储器单元串中的晶体管的沟道。第二沟道区域340b可以与覆盖图案350接触。第一沟道区域340a可以具有第一浓度的第一导电类型的杂质。第二沟道区域340b可以具有第二浓度的第二导电类型的杂质。
参照图10B，然后可以去除硬掩模图案HM。在去除硬掩模图案HM的同时，还可以去除与硬掩模图案HM相邻的存储器层330。通过去除硬掩模图案HM，可以暴露覆盖图案350和围绕覆盖图案350的第二沟道区域340b。
第一绝缘中间层360可以形成在第一绝缘层310上。覆盖图案350可以由第一绝缘中间层360围绕。第二绝缘中间层365可以在形成第一绝缘中间层360上。
可以蚀刻初步层叠结构PST的预定区域中的第一绝缘中间层360、第一绝缘层310和牺牲层312以形成狭缝S。可以通过狭缝S的侧壁选择性地去除牺牲层312。导电层380可以替换在通过去除牺牲层312形成的第一绝缘层310之间的空间中。在各种实施方式中，导电层380可以包括具有导电性和间隙填充特性的钨层。
因此，导电层380可以作为至少一条子源极选择线SSLa、SSLb和SSLc、字线WL0～WLn以及至少一条子漏极选择线DSLa、DSLb和DSLc来操作。
在各种实施方式中，在选择性地去除牺牲层312之后，导电层380可以进行替换。另选地，代替牺牲层312的导电层可以直接形成。
通过形成狭缝S，初步层叠结构PST可以具有与存储块的尺寸类似的尺寸。此外，可以通过导电层380的替换工艺来限定用于形成存储块的层叠结构ST。
参照图10C，狭缝S可以填充有至少一个层以形成狭缝结构370。在各种实施方式中，狭缝结构370可以包括用于防止或减轻相邻的层叠结构ST与狭缝结构370之间的电气问题的至少一种绝缘材料。
用于分离漏极选择线的掩模图案可以形成在层叠结构ST上。可以使用掩模图案作为蚀刻掩模来蚀刻第二绝缘中间层365、第一绝缘中间层360、第一绝缘层310和用于漏极选择线的导电层380，以形成分离孔H2。导电层380可以通过分离孔H2被分成第一漏极选择线组DSL1中的多条子漏极选择线和第二漏极选择线组DSL2中的多条子漏极选择线。
可以对第二绝缘中间层365、第一绝缘中间层360和包括硅氧化物的第一绝缘层310以及包括钨的导电层380执行用于形成分离孔H2的蚀刻工艺。因此，可以使用包括氟的蚀刻气体在等离子体气氛下执行蚀刻工艺。
如上文参照图6所提及的，在用于形成分离孔H2的蚀刻工艺中，由于硅氧化物与钨的蚀刻选择性之间的差异，与子漏极选择线对应的导电层380的切割表面380E可以比第一绝缘层310的切割表面310E向内突出到分离孔H2中。由等离子体蚀刻工艺产生的残余物可以被充电。充电的残余物可以保留在分离孔H2的侧壁上。在一个实施方式中，剩余的残余物可能引起寄生电场和泄露电流。
参照图10D，导电层380的通过分离孔H2的侧壁暴露的切割表面380E’可以被凹陷或拉回。凹陷工艺可以使用与第一绝缘层310相比相对于导电层380具有良好的蚀刻特性的蚀刻剂来执行。
导电层380的切割表面380E’可以通过凹陷工艺比第一绝缘层310的切割表面310E与分离孔H2的中心线CL间隔开更远。因此，在一个实施方式中，导电层380的切割表面380E’可以被第一绝缘层310覆盖，不被暴露，以防止或减轻由泄漏电流引起的电气问题。
此外，如上文参照图9所述，在一个实施方式中，为了补偿由子漏极选择线中的导电层380的凹陷工艺引起的边界沟道结构CHPB中的漏极选择晶体管的操作特性的变化，例如硼离子的第一导电类型的杂质可以附加地注入到通过分离孔H2暴露的沟道层中。尽管在图10D中未示出，但是掩埋绝缘层可以形成在分离孔H2中以形成图3中的分离结构170。位线接触插塞可以形成在第二绝缘中间层365中。位线可以电连接到位线接触插塞。
根据各种实施方式，当可以形成分离结构时，由导电层与绝缘层之间的蚀刻的不均匀性引起的通过分离结构的侧壁暴露的用于漏极选择线的导电层可以被凹陷。因此，在一个实施方式中，可以减小对分离结构的侧壁的损坏。
此外，在一个实施方式中，硼离子可以被注入到由分离结构切割的边界沟道结构中，以补偿连接到边界沟道结构的选择晶体管的特性。
在各种实施方式中，可以示例性地说明一个存储器层叠物。然而，各种实施方式可以应用于多个存储器层叠物。
此外，各种实施方式可以包括被配置成分离漏极选择线的狭缝结构。另选地，各种实施方式可以应用于具有穿过导电层和绝缘层形成的各种孔的结构。
上述实施方式旨在例示而非限制本公开。各种另选方案和等同方案是可能的。实施方式不受本文描述的实施方式限制。实施方式也不受任何特定类型的半导体装置限制。
相关申请的交叉引用
本申请要求于2022年12月7日在韩国知识产权局提交的韩国申请No.10-2022-0169938的优先权，其通过引用整体并入本文。

Claims (17)

1.一种半导体集成电路装置，所述半导体集成电路装置包括：
层叠结构，所述层叠结构包括交替地层叠的多个绝缘层和多个导电层；
分离结构，所述分离结构将所述导电层当中的至少一个选择的导电层和与所述选择的导电层相邻的所述绝缘层分离；
多个沟道结构，所述多个沟道结构与所述分离结构间隔开并且形成在所述层叠结构中；以及
至少一个边界沟道结构，所述至少一个边界沟道结构与所述分离结构部分地接触并且形成在所述层叠结构中，其中，由所述分离结构分离的所述选择的导电层的切割表面定位成比由所述分离结构分离的所述绝缘层的切割表面距所述分离结构的中心更远。
2.根据权利要求1所述的半导体集成电路装置，
其中，所述沟道结构和所述边界沟道结构中的每一者包括沿第一方向延伸的第一导电类型的沟道层。
3.根据权利要求2所述的半导体集成电路装置，
其中，所述边界沟道结构的所述沟道层具有与所述沟道结构的所述沟道层的浓度不同的浓度。
4.根据权利要求1所述的半导体集成电路装置，
其中，所述导电层包括至少一条字线和在所述字线上的至少一条漏极选择线，并且所述选择的导电层包括所述至少一条漏极选择线。
5.根据权利要求1所述的半导体集成电路装置，
其中，所述沟道结构中的每个沟道结构包括：
圆柱形的沟道层，所述沟道层穿过所述绝缘层和所述导电层形成；
存储器层，所述存储器层布置在所述沟道层的表面上；以及
覆盖图案，所述覆盖图案由所述沟道层围绕并与所述沟道层电连接。
6.根据权利要求5所述的半导体集成电路装置，
其中，所述边界沟道结构包括：
沟道层，所述沟道层穿过所述绝缘层和所述导电层形成；
存储器层，所述存储器层形成在所述沟道层的表面上；以及
覆盖图案，所述覆盖图案由所述沟道层围绕，
其中，所述边界沟道结构中的所述沟道层、所述存储器层和所述覆盖图案直接连接到所述分离结构。
7.根据权利要求6所述的半导体集成电路装置，
其中，所述沟道结构和所述边界沟道结构的所述覆盖图案中的每个覆盖图案包括与所述沟道层的第一导电类型的杂质相反的第二导电类型的杂质。
8.一种半导体集成电路装置，所述半导体集成电路装置包括：
层叠结构，所述层叠结构包括沿第一方向层叠的至少一条源极选择线、多条字线和至少一条漏极选择线，绝缘层插设在所述源极选择线、所述字线和所述漏极选择线之间；
多个沟道结构，所述多个沟道结构包括圆柱形的沟道层，所述圆柱形的沟道层沿着所述第一方向在所述层叠结构中延伸以面向所述源极选择线、所述字线和所述漏极选择线；以及
分离结构，所述分离结构形成在所述层叠结构中，所述分离结构与所述沟道结构中的至少一个沟道结构直接连接以将所述漏极选择线分成多条线，
其中，所述漏极选择线的切割表面与所述分离结构直接连接，并且所述绝缘层的切割表面和所述沟道结构的切割表面定位成与所述漏极选择线邻近，
其中，所述漏极选择线的所述切割表面定位成距所述分离结构的中心线第一距离，并且所述沟道结构的所述切割表面定位成距所述分离结构的所述中心线第二距离，
其中，所述第一距离比所述第二距离大，并且
其中，与所述分离结构接触的所述沟道结构中的沟道层的杂质浓度和与所述分离结构间隔开的所述沟道结构中的沟道层的杂质浓度不同。
9.根据权利要求8所述的半导体集成电路装置，
其中，与所述分离结构直接连接的所述沟道结构中的沟道层的杂质浓度比与所述分离结构间隔开的所述沟道结构中的沟道层的杂质浓度大。
10.根据权利要求8所述的半导体集成电路装置，
其中，所述绝缘层的所述切割表面比所述漏极选择线的所述切割表面定位成更邻近所述分离结构的所述中心线。
11.根据权利要求8所述的半导体集成电路装置，
其中，所述漏极选择线沿与所述第一方向交叉的第二方向延伸，所述分离结构的平面结构沿与所述第二方向交叉的第三方向延伸以分离沿所述第二方向延伸的所述漏极选择线，并且所述分离结构具有从所述层叠结构的上表面到所述漏极选择线的底表面的深度。
12.根据权利要求8所述的半导体集成电路装置，其中，所述沟道结构中的每个沟道结构包括：
存储器层，所述存储器层形成在所述圆柱形的沟道层上；
芯绝缘层，所述芯绝缘层形成在所述圆柱形的沟道层的下部空间中；以及
覆盖图案，所述覆盖图案在所述圆柱形的沟道层的上部空间中形成在所述芯绝缘层上。
13.根据权利要求12所述的半导体集成电路装置，
其中，所述沟道层包括定位在所述芯绝缘层上的第一沟道区域和定位在所述覆盖图案上的第二沟道区域，并且所述第一沟道区域具有第一导电类型的杂质。
14.根据权利要求13所述的半导体集成电路装置，
其中，所述覆盖图案和所述第二沟道区域包括具有与所述第一导电类型相反的第二导电类型的杂质的半导体层。
15.一种制造半导体集成电路装置的方法，所述方法包括以下步骤：
交替地层叠多个绝缘层和多个导电层以形成包括至少一条漏极选择线的层叠结构；
在所述层叠结构中形成多个沟道结构，所述沟道结构中的每个沟道结构包括圆柱形的沟道层；
去除所述层叠结构的所述漏极选择线和所述沟道结构的一部分，以在所述层叠结构中形成分离孔；
使所述漏极选择线的通过所述分离孔的侧壁暴露的切割表面凹陷；
将第一导电类型的杂质选择性地注入到所述沟道结构的通过所述分离孔的所述侧壁暴露的所述沟道层中；
在所述分离孔中形成掩埋绝缘层。
16.根据权利要求15所述的方法，
其中，形成所述沟道结构的步骤包括以下步骤：
穿过所述层叠结构形成沟道孔；
在所述沟道孔的侧壁上形成存储器层；
在所述存储器层的侧壁上形成包括具有第一浓度的第一导电类型的杂质的沟道层；
在由所述沟道层围绕的所述沟道孔中形成芯绝缘层；以及
在所述沟道孔中的所述芯绝缘层上形成包括与所述第一导电类型相反的第二导电类型的杂质的半导体层，以形成覆盖图案。
17.根据权利要求16所述的方法，
其中，所述第一导电类型为p型导电性，并且所述第二导电类型为n型导电性。
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