CN118099083A - 半导体结构及其制作方法、芯片封装结构及电路模组 - Google Patents

半导体结构及其制作方法、芯片封装结构及电路模组 Download PDF

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Abstract

本公开提供一种半导体结构及其制作方法、芯片封装结构及电路模组，半导体结构中，通过在基底的第一导电插塞和第二导电插塞之间设置至少一组极板组，极板组中的第一极板的至少部分和第二极板的至少部分相对设置，且第一极板和第二极板分别与两个导电插塞连接，以使得当第一导电插塞和第二导电插塞分别连接电源端和接地端后，第一极板和第二极板构成一个形成于芯片内部的去耦电容器，有效减弱芯片的干扰信号对电源的干扰，达到良好的去耦效果。

Description

半导体结构及其制作方法、芯片封装结构及电路模组
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法、芯片封装结构及电路模组。
背景技术
集成电路(Integrated Circuit，IC)的工作频率较高，当IC瞬间启动，或者大量的IC引脚在进行逻辑状态切换时，会在IC的供电导线上造成较大的电流波动，形成瞬变的噪声电压，这种干扰信号沿着导线反向传导到电源后，会造成电源的波动，即IC的波动耦合到了电源。因此，需要设置去耦电容把IC的供电导线的干扰信号滤除，防止干扰信号返回电源。
目前，去耦电容通常设置在与芯片封装结构连接的印刷电路板(Printed CircuitBoard，PCB)上，与IC的距离较远，滤除干扰信号的性能不佳。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供了一种半导体结构及其制作方法、芯片封装结构及电路模组。
本公开的第一方面，提供了一种半导体结构，所述半导体结构包括：
基底；
第一导电插塞，沿所述基底的厚度方向，所述第一导电插塞贯穿所述基底；
第二导电插塞，沿所述基底的厚度方向，所述第二导电插塞贯穿所述基底，所述第一导电插塞和所述第二导电插塞相邻设置；
所述第一导电插塞和所述第二导电插塞中两者之一用于连接电源端，两者另一用于连接接地端；
至少一组极板组，所述极板组设置于所述第一导电插塞和所述第二导电插塞之间，每组所述极板组包括第一极板和第二极板，所述第一极板的至少部分和所述第二极板的至少部分相对设置；
所述第一极板和所述第二极板中两者之一与所述第一导电插塞电连接，两者另一与所述第二导电插塞电连接，所述第一极板和所述第二极板构成去耦电容器。
本公开的一些实施例中，以通过所述第一导电插塞的轴心和所述第二导电插塞的轴心的平面为第一参考平面，所述第一极板和所述第二极板分别平行于所述第一参考平面。
本公开的一些实施例中，以通过所述第一导电插塞的轴心和所述第二导电插塞的轴心的平面为第一参考平面，以垂直于所述第一参考平面的平面为第二参考平面，所述第一极板和所述第二极板分别平行于所述第二参考平面；
沿所述基底的厚度方向，所述第一极板和所述第二极板位于不同平面；或者，
沿所述基底的厚度方向，所述第一极板和所述第二极板位于相同平面。
本公开的一些实施例中，所述半导体结构包括多组极板组，沿垂直于所述第一参考平面的方向，多组所述极板组并排设置；
每组所述极板组中的第一极板均与所述第一导电插塞电连接，每组所述极板组中的第二极板均与所述第二导电插塞电连接；
多组所述极板组中，所述第一极板和所述第二极板间隔设置。
本公开的一些实施例中，所述半导体结构还包括第一导线和第二导线，每组所述极板组中的所述第一极板通过所述第一导线电连接至所述第一导电插塞；
每组所述极板组中的所述第二极板通过所述第二导线电连接至所述第二导电插塞。
本公开的一些实施例中，所述第一导线包括第一连接部和第二连接部，所述第一连接部分别与多个所述第一极板电连接，所述第二连接部的一端与所述第一连接部连接，所述第二连接部的另一端连接至所述第一导电插塞；
和/或，
所述第二导线包括第三连接部和第四连接部，所述第三连接部分别与多个所述第二极板电连接，所述第四连接部的一端与所述第三连接部连接，所述第四连接部的另一端连接至所述第二导电插塞。
本公开的一些实施例中，沿所述基底的厚度方向，所述第一极板和所述第二极板分别贯穿所述基底。
本公开的一些实施例中，所述第一导电插塞设置于第一隔离区域，所述第二导电插塞设置于第二隔离区域；所述第一隔离区域和所述第二隔离区域相互独立。
本公开的一些实施例中，所述第一导电插塞和所述第二导电插塞的轴线相互平行。
本公开的一些实施例中，所述第一极板和所述第二极板之间设置有介质层。
本公开的第二方面，提供了一种半导体结构的制作方法，所述半导体结构的制作方法包括：
提供基底；
沿所述基底的厚度方向，于所述基底形成贯穿所述基底的第一通孔和第二通孔，所述第一通孔和所述第二通孔相邻设置；
于所述基底形成至少一组沟槽组，所述沟槽组设置于所述第一通孔和所述第二通孔之间，每组所述沟槽组包括第一沟槽和第二沟槽，所述第一沟槽的至少部分和所述第二沟槽的至少部分相对设置，将所述第一沟槽和所述第二沟槽中两者之一与所述第一通孔连通，将两者另一与所述第二通孔连通；
向所述第一通孔和所述第二通孔中填充导电材料，分别形成第一导电插塞和第二导电插塞，将所述第一导电插塞和所述第二导电插塞中两者之一连接电源端，将两者另一连接接地端；
向所述第一沟槽和所述第二沟槽中填充导电材料，分别形成第一极板和第二极板，所述第一极板和所述第二极板构成去耦电容器。
本公开的一些实施例中，以通过所述第一导电插塞的轴心和所述第二导电插塞的轴心的平面为第一参考平面，所述第一沟槽和所述第二沟槽分别平行于所述第一参考平面，所述于所述基底形成至少一组沟槽组，包括：
于所述基底形成多组所述沟槽组，多组所述沟槽组沿垂直于所述第一参考平面的方向并排设置，且在多组所述沟槽组中，所述第一沟槽和所述第二沟槽间隔设置，每组所述沟槽组中的所述第一沟槽均与所述第一通孔连通，每组所述沟槽组中的所述第二沟槽均与所述第二通孔连通。
本公开的一些实施例中，于所述基底形成至少一组沟槽组，包括：
沿所述基底的厚度方向，于所述基底形成的至少一组所述沟槽组贯穿所述基底。
本公开的一些实施例中，所述半导体结构的制作方法还包括：
于所述基底形成第一沟道和第二沟道，所述第一沟道分别与所述第一通孔和每组所述沟槽组中的所述第一沟槽连通；所述第二沟道分别与所述第二通孔和每组所述沟槽组中的所述第二沟槽连通；
向所述第一沟道和所述第二沟道中填充导电材料，形成第一导线和第二导线。
本公开的一些实施例中，所述第一沟道包括第一子沟道和第二子沟道，于所述基底形成第一沟道，包括：
于所述基底形成所述第一子沟道和所述第二子沟道，所述第一子沟道分别与多个所述第一沟槽连通，所述第二子沟道的一端与所述第一子沟道连通，所述第二子沟道的另一端与所述第一通孔连通；
和/或，
所述第二沟道包括第三子沟道和第四子沟道，于所述基底形成第二沟道，包括：
于所述基底形成所述第三子沟道和所述第四子沟道，所述第三子沟道分别与多个所述第二沟槽连通，所述第四子沟道的一端与所述第三子沟道连通，所述第四子沟道的另一端与所述第二通孔连通。
本公开的第三方面，提供了一种芯片封装结构，所述芯片封装结构包括：
封装基板；
多个芯片，多个所述芯片沿所述封装基板的厚度方向堆叠设置，每个所述芯片包括本公开第一方面所述的半导体结构。
本公开的一些实施例中，相邻的所述芯片中的第一导电插塞电连接，相邻的所述芯片中的所述第二导电插塞电连接；
和/或，
相邻的所述芯片中的第一极板电连接，相邻的所述芯片中的第二极板电连接。
本公开的一些实施例中，多个所述芯片中，与所述封装基板相邻的所述芯片中的所述第一导电插塞和所述第二导电插塞两者之一与所述封装基板的电源端电连接，两者另一与所述封装基板的接地端电连接。
本公开的第四方面，提供了一种电路模组，所述电路模组包括电路板以及本公开第三方面所述的芯片封装结构，所述电路板的电源部与所述芯片封装结构的封装基板的电源端电连接。
本公开的一些实施例中，所述电路板的所述电源部和接地部之间设置有去耦电容部。
本公开提供的半导体结构及其制作方法、芯片封装结构及电路模组中，在基底的第一导电插塞和第二导电插塞之间设置至少一组极板组，极板组中的第一极板的至少部分和第二极板的至少部分相对设置，且第一极板和第二极板分别与两个导电插塞连接，以使得当第一导电插塞和第二导电插塞分别连接电源端和接地端后，第一极板和第二极板构成一个形成于芯片内部的去耦电容器，距离芯片内部的电源电路更近，能够有效减弱芯片的干扰信号对电源的干扰，达到良好的去耦效果。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体结构的剖视图。
图2是根据一示例性实施例示出的半导体结构的局部示意图。
图3是根据一示例性实施例示出的半导体结构的局部示意图。
图4是根据一示例性实施例示出的半导体结构的局部示意图。
图5是根据一示例性实施例示出的半导体结构的局部俯视图。
图6是根据一示例性实施例示出的半导体结构的局部俯视图。
图7是根据一示例性实施例示出的半导体结构的制作方法的流程图。
图8是根据一示例性实施例示出的芯片封装结构的剖视图。
图9是根据一示例性实施例示出的电路模组的剖视图。
附图标记：100、半导体结构；10、基底；20、第一导电插塞；30、第二导电插塞；40、极板组；41、第一极板；42、第二极板；50、第一导线；51、第一连接部；52、第二连接部；60、第二导线；61、第三连接部；62、第四连接部；70、第一隔离区域；80、第二隔离区域；90、介质层；200、芯片封装结构；210、封装基板；211、电源端；212、接地端；220、芯片；300、电路模组；310、电路板；311、电源部；312、接地部；313、去耦电容部。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
IC的工作频率较高，当IC瞬间启动，或者大量的IC引脚在进行逻辑状态切换时，会在IC的供电导线上造成较大的电流波动，形成瞬变的噪声电压，这种干扰信号沿着导线反向传导到电源后，会造成电源的波动，即IC的波动耦合到了电源。因此，需要设置去耦电容把IC的供电导线的干扰信号滤除，防止干扰信号返回电源，保证电源的完整性。相关技术中，去耦电容通常设置在与芯片封装结构连接的印刷电路板(Printed Circuit Board，PCB)上，与IC的距离较远，滤除干扰信号的性能不佳。
为了解决上述问题，本公开提供了一种半导体结构，通过在基底的第一导电插塞和第二导电插塞之间设置至少一组极板组，极板组中的第一极板的至少部分和第二极板的至少部分相对设置，且第一极板和第二极板分别与两个导电插塞连接，以使得当第一导电插塞和第二导电插塞分别连接电源端和接地端后，第一极板和第二极板构成一个形成于芯片内部的去耦电容器，距离芯片内部的电源电路更近，能够有效减弱芯片的干扰信号对电源的干扰，达到良好的去耦效果。
本公开的一个示例性实施例中，如图1至图4所示，本公开提供了一种半导体结构100，半导体结构100可以应用于封装芯片或HBM(High Bandwidth Memory，高带宽存储器)等存储器。
半导体结构100包括基底10、第一导电插塞20、第二导电插塞30以及至少一组极板组40。其中，第一导电插塞20沿基底10的厚度方向贯穿基底10。第二导电插塞30沿基底10的厚度方向贯穿基底10，且第一导电插塞20和第二导电插塞30相邻设置，第一导电插塞20和第二导电插塞30中两者之一用于连接电源端，两者另一用于连接接地端。极板组40设置于第一导电插塞20和第二导电插塞30之间，每组极板组40包括第一极板41和第二极板42，第一极板41的至少部分和第二极板42的至少部分相对设置；第一极板41和第二极板42中两者之一与第一导电插塞20电连接，两者另一与第二导电插塞30电连接，第一极板41和第二极板42构成去耦电容器。
本实施例的半导体结构100可以为芯片，比如，半导体结构100可以为存储器芯片，示例性的，本实施例的半导体结构100可以为动态随机存储芯片(Dynamic Random AccessMemory，DRAM)、闪存存储芯片(NAND)、静态随机存储芯片(Static Random-Access Memory，SRAM)、只读存储芯片(Read-Only Memory，ROM)、磁性随机存储芯片(Magnetic Random-Access Memory，MRAM)和阻变式存储芯片(Resistive Random Access Memory，RRAM)中的任一种存储器芯片。
参见图1所示，基底10可以是以半导体材料制作而成未经封装的集成电路的本体，称为裸晶或裸片(Die)。第一导电插塞20和第二导电插塞30例如可以是穿硅通孔(Through-Silicon Via，TSV)技术形成的导电插塞，第一导电插塞20和第二导电插塞30可以是先采用激光钻孔(1aser drilling)、湿法刻蚀或者干法刻蚀等技术，沿基底10的厚度方向，在基底10上形成贯穿基底10的多个过孔后，在过孔的侧壁沉积或涂布绝缘材料，并在设置有绝缘材料的过孔中填充导电材料，导电材料例如可以是铜、钨、多晶硅(poly silicon)等材料，相邻设置的过孔填充导电材料后，形成第一导电插塞20和第二导电插塞30，第一导电插塞20和第二导电插塞30例如可以是圆柱形。
第一导电插塞20和第二导电插塞30用于形成贯穿基底10的信号路径，以使得基底10形成的芯片实现沟通电路、数据存储、数据读取等功能。第一导电插塞20和第二导电插塞30可以连接外部的电源电路，例如，第一导电插塞20和第二导电插塞30中的二者之一例如是与电源端(如封装基板上设置的电源端)电连接，二者中的另一与接地端(如封装基板上设置的接地端)电连接，电源端例如可以是VDD电源或者VCC电源，接地端例如可以是VSS电源或者GND接地，以使得基底10与外部电路连通。
结合图2至图4所示，半导体结构100中还设置有极板组40，在一些实施例中，半导体结构100中可以设置一组极板组40；在另一些实施例中，半导体结构100中还可以设置多组极板组40。由于第一导电插塞20和第二导电插塞30相邻设置，极板组40可以设置于第一导电插塞20和第二导电插塞30之间，可以有效利用第一导电插塞20和第二导电插塞30之间的空间，避免极板组40与基底10中设置的其它走线或者过孔接触，确保半导体结构100内部电路的有序排布。极板组40可以采用具有导电性能的材料形成，导电性能的材料例如可以包括钌、铱、铜、钛和氮(例如，以氮化钛的形式)、钛、金、铂、银、钴、钼、锶和钌和氧(例如，以氧化锶钌的形式)、铱和氧(例如，以氧化铱的形式)、钌和氧(例如，以氧化钌的形式)、镧和镍和氧(例如，以氧化镧镍的形式)或钨等材料。
每组极板组40包括第一极板41和第二极板42，第一极板41和第二极板42的材料可以相同，也可以不同。极板组40中的第一极板41和第二极板42例如可以是片状的极板，第一极板41和第二极板42的厚度可以采用任何合适的值。第一极板41和第二极板42可以是部分位置相对设置，也可以是全部相对设置，以使得当第一极板41和第二极板42分别连通不同电压的电源时，第一极板41和第二极板42构成去耦电容器。
示例性地，第一极板41和第二极板42中两者之一与第一导电插塞20电连接，两者另一与第二导电插塞30电连接，本实施例中为了便于对本公开的技术方案进行解释，以第一极板41与第一导电插塞20电连接，第二极板42与第二导电插塞30电连接为示例进行说明。
由于第一导电插塞20和第二导电插塞30中两者之一用于连接电源端，两者另一用于连接接地端，当第一导电插塞20和第二导电插塞30中有电信号通过时，由于第一极板41与第一导电插塞20电连接，第二极板42与第二导电插塞30电连接，第一导电插塞20中的电信号会有部分经过第一极板41，第二导电插塞30中的电信号会有部分经过第二极板42。由于第一极板41的至少部分和第二极板42的至少部分相对设置，且第一导电插塞20和第二导电插塞30中的电信号的电压不同，导致第一极板41和第二极板42产生电压差，第一极板41和第二极板42相对的部分在有电信号流过时会产生电容，构成一个去耦电容器。由于该去耦电容器形成于半导体结构100的内部，且设置于半导体结构100内部的第一导电插塞20和第二导电插塞30之间，当半导体结构100瞬间启动或者逻辑状态切换时，电源电路中出现尖峰电流或者电流波动，第一极板41和第二极板42之间产生的电容可以通过吸收波峰和填充波谷以使得电压平稳，将半导体结构100内部的电源噪声降低，有效减弱干扰信号对电源的干扰，达到良好的去耦效果，改善了电源完整性(Power Integrity)。
在一个示例性实施例中，结合图1、图4和图5所示，以通过第一导电插塞20的轴心和第二导电插塞30的轴心的平面为第一参考平面，第一极板41和第二极板42分别平行于第一参考平面。
本实施例中，通过第一导电插塞20的轴心和第二导电插塞30的轴心的平面，即图1和图4中Z方向和X方向所形成的平面作为第一参考平面。第一极板41和第二极板42分别平行于Z方向和X方向形成的第一参考平面，且沿图4和图5中所示的Y方向，第一极板41和第二极板42交替层叠设置，第一极板41和第二极板42相对的侧面具有相对面积，相对的部分构成耦合电容器，能够产生期望的互容耦合，从而降低半导体结构100内部的电源噪声。
由于Z方向为基底10的厚度方向，第一极板41和第二极板42的高度可以根据需要设置，从而调整极板组40产生的电容值在所需的电容范围内。本实施例中的极板组40的高度具有较大的调整范围，极板组40相对的侧面具有的相对面积具有较大的调整范围，使得相对部分构成的去耦电容器能够产生期望的电容。
当然，可以理解的是，在实际实施过程中，第一极板41和第二极板42在图4中示出的Z方向上可以存在错位，也即，第一极板41在第二极板42上的投影可以只覆盖第二极板42的部分侧壁，或者，第二极板42在第一极板41上的投影可以只覆盖第一极板41的部分侧壁。
在一个示例性实施例中，结合图1和图2，以通过第一导电插塞20的轴心和第二导电插塞30的轴心的平面为第一参考平面，以垂直于第一参考平面的平面为第二参考平面，第一极板41和第二极板42分别平行于第二参考平面，沿基底10的厚度方向，第一极板41和第二极板42位于不同平面。
由于Z方向和X方向所形成的平面作为第一参考平面，垂直于第一参考平面的平面包括图2中的Z方向和Y方向形成的平面，以及X方向和Y方向所形成的平面。由于极板组40中的第一极板41和第二极板42设置于第一导电插塞20和第二导电插塞30之间，且第一极板41和第二极板42分别平行于第二参考平面，因此，垂直于第一参考平面的第二参考平面为X方向和Y方向所形成的平面，即基底10的顶面或底面所在的平面。
沿第一导电插塞20和第二导电插塞30的延伸方向，即基底10的厚度方向，第一极板41的至少部分与第二极板42的至少部分层叠设置，即第一极板41和第二极板42位于不同平面，以图2所示方位为例，沿Z方向，第一极板41和第二极板42遵循一上一下的空间分布。半导体结构100包括相互平行且相邻设置的第一导电插塞20和第二导电插塞30，第一极板41和第二极板42设置于第一导电插塞20和第二导电插塞30之间，第一极板41与第一导电插塞20电连接，第二极板42与第二导电插塞30电连接。第一极板41的上表面与第二极板42的下表面具有相对面积，相对的部分构成去耦电容器，从而用于产生电容以降低半导体结构100内部的电源噪声。本实施例中，将第一极板41和第二极板42层叠设置，第一极板41和第二极板42之间相对的面积较大，相当于增加了电容器的相对面积。当然，可以理解的是，第一极板41和第二极板42之间的上下位置不会影响电容器的效果。
在一个示例性实施例中，结合图1和图3所示，以通过第一导电插塞20的轴心和第二导电插塞30的轴心的平面为第一参考平面，以垂直于第一参考平面的平面为第二参考平面，第一极板41和第二极板42分别平行于第二参考平面，沿基底10的厚度方向，第一极板41和第二极板42位于相同平面。
本实施例中的第二参考平面与上述实施例中的第二参考平面相同，第二参考平面为图3中X方向和Y方向所形成的平面，即基底10的顶面或底面所在的平面。第一极板41和第二极板42分别平行于第二参考平面，且沿基底10的厚度方向，第一极板41和第二极板42位于相同平面，以图3所示方位为例，第一极板41和第二极板42并列设置且位于同一高度。第一极板41的侧边和第二极板42的侧边的至少部分相对设置。需要说明的是，本实施例中涉及到的第一极板41和第二极板42位于同一高度是指第一极板41的顶面和第二极板42的顶面位于同一平面，或者，第一极板41的底面和第二极板42的底面位于同一平面。第一极板41和第二极板42均具有一定的厚度，第一极板41和第二极板42相对的一侧具有相对面积，相对的部分构成去耦电容器，能够产生期望的互容耦合，从而降低半导体结构100内部的电源噪声。
在一个示例性实施例中，参考图1和图6所示，半导体结构100包括多组极板组40，沿垂直于第一参考平面的方向，多组极板组40并排设置；每组极板组40中的第一极板41均与第一导电插塞20电连接，每组极板组40中的第二极板42均与第二导电插塞30电连接；多组极板组40中，第一极板41和第二极板42间隔设置。
本实施例中，第一参考平面即图1中Z方向和X方向所形成的平面，垂直于第一参考平面的方向即图6中的Y方向。半导体结构100中设置多组极板组40，例如可以是2组极板组40，3组或更多组极板组40。多组极板组40沿Y方向并排设置，可以充分利用第一导电插塞20和第二导电插塞30之间的空间。参考图6所示，每组极板组40中的第一极板41均与第一导电插塞20电连接，每组极板组40中的第二极板42均与第二导电插塞30电连接。第一极板41均设置于第二极板42的Y方向，或者第二极板42均设置于第一极板41的Y方向。即，多组极板组40中，第一极板41和第二极板42间隔设置。
参考图6，图6中示出了三组极板组40，三个第一极板41均与第一导电插塞20电连接，三个第一极板41中，部分第一极板41的两侧均设置有第二极板42，使得第一极板41与第二极板42的相对面积增大；同时，三个第二极板42均与第二导电插塞30电连接，三个第二极板42中，部分第二极板42的两侧均设置有第一极板41，使得第二极板42与第一极板41的相对面积增大，从而增加第一极板41和第二极板42所产生的容值。第一极板41和第二极板42间隔设置，以使得每相邻的两个第一极板41和第二极板42均可产生电容，有效利用第一导电插塞20和第二导电插塞30之间的空间，构成容值较大的去耦电容器，提升去耦电容器过滤干扰信号的性能。
在一些可能的实施方式中，参见图6所示，半导体结构100还包括第一导线50和第二导线60，每组极板组40中的第一极板41通过第一导线50电连接至第一导电插塞20；每组极板组40中的第二极板42通过第二导线60电连接至第二导电插塞30。
第一导线50和第二导线60可以设置于基底10的表面，也可以设置于基底10的内部，第一导线50和第二导线60均与基底10绝缘设置。第一导线50和第二导线60可以是导电材料形成，第一导线50和第二导线60的材料可以相同或不同。第一导线50设置于多组极板组40和第一导电插塞20之间，第二导线60设置于多组极板组40与第二导电插塞30之间。每组极板组40中的第一极板41均通过第一导线50连接至第一导电插塞20，每组极板组40中的第二极板42均通过第二导线60连接至第二导电插塞30。当第一导电插塞20和第二导电插塞30分别连接电源端或接地端时，第一导电插塞20中的部分电信号通过第一导线50传递至第一极板41，第二导电插塞30中的部分电信号通过第二导线60传递至第二极板42，使得第一极板41与第二极板42产生电压差，第一极板41与第二极板42相对的部分产生电容以构成去耦电容器，以降低半导体结构100内的干扰信号对电源的影响。
在一些可能的实施方式中，参见图6所示，第一导线50包括第一连接部51和第二连接部52，第一连接部51分别与多个第一极板41电连接，第二连接部52的一端与第一连接部51连接，第二连接部52的另一端连接至第一导电插塞20。
本实施例中，由于多组极板组40在图6中示出的Y方向并排设置，且多组极板组40中，第一极板41和第二极板42沿Y方向间隔设置，且第一导线50用于连接多个第一极板41和第一导电插塞20，因此，第一导线50包括第一连接部51，第一连接部51沿Y方向延伸以连接多个第一极板41；第一导线50还包括第二连接部52，第二连接部52沿图6中示出的X方向延伸，以使得第二连接部52的一端与第一连接部51连接，第二连接部52的另一端连接至第一导电插塞20，以使得第一导电插塞20上的电信号中的部分电信号可以先传输至第二连接部52，再传输至第一连接部51，通过第一连接部51最终传递至多个第一极板41。
在一些可能的实施方式中，参见图6所示，第二导线60包括第三连接部61和第四连接部62，第三连接部61分别与多个第二极板42电连接，第四连接部62的一端与第三连接部61连接，第四连接部62的另一端连接至第二导电插塞30。
本实施例中，由于多组极板组40在图6中示出的Y方向并排设置，且多组极板组40中，第一极板41和第二极板42沿Y方向间隔设置，且第二导线60用于连接多个第二极板42和第二导电插塞30，因此，第二导线60包括第三连接部61，第三连接部61沿Y方向延伸以连接多个第二极板42；第二导线60还包括第四连接部62，第四连接部62沿图6中示出的X方向延伸，以使得第四连接部62的一端与第三连接部61连接，第四连接部62的另一端连接至第二导电插塞30，以使得第二导电插塞30上的电信号中的部分电信号可以先传输至第四连接部62，再传输至第三连接部61，通过第三连接部61最终传递至多个第二极板42。
在一个示例性实施例中，结合图1和图4，沿基底10的厚度方向，第一极板41和第二极板42分别贯穿基底10。基底10的厚度方向即为图1和图4中示出的Z方向，第一极板41和第二极板42分别贯穿基底10，以使得第一极板41和第二极板42在半导体结构100中的相对面积达到最大，以提高第一极板41和第二极板42构成的去耦电容器的容值，进一步减弱半导体结构100内的干扰信号对电源的影响。
在一个示例性实施例中，参考图5和图6所示，第一导电插塞20设置于第一隔离区域70，第二导电插塞30设置于第二隔离区域80，第一隔离区域70和第二隔离区域80相互独立。
第一隔离区域70和第二隔离区域80可以为贯通基底10的排除区域(keep-out-zone，KOZ)，第一隔离区域70和第二隔离区域80为绝缘材料形成，第一隔离区域70和第二隔离区域80的形成材料可以相同或不同。在第一隔离区域70和第二隔离区域80中，仅设置导电插塞，基底10中的其它走线不设置于第一隔离区域70和第二隔离区域80或经过第一隔离区域70和第二隔离区域80。将第一导电插塞20和第二导电插塞30分别设置于相互独立的第一隔离区域70和第二隔离区域80，使得第一导电插塞20和第二导电插塞30相互绝缘，且与基底10的其它走线绝缘，避免第一导电插塞20和第二导电插塞30上的电信号泄漏至基底10的其它位置。
在一个示例性实施例中，参考图5和图6所示，第一导电插塞20和第二导电插塞30的轴线相互平行，设置第一导电插塞20和第二导电插塞30的轴线相互平行，以避免在基底10中，第一导电插塞20和第二导电插塞30相互接触，使得第一导电插塞20和第二导电插塞30可以分别传输不同的电源信号。
在一个示例性实施例中，参考图5和图6所示，第一极板41和第二极板42之间设置有介质层90。
介质层90采用固体绝缘材料形成，例如可以包括二氧化硅、氮化硅等绝缘材料。在第一极板41和第二极板42之间设置介质层90，可以使得第一极板41和第二极板42之间相互绝缘，当第一极板41和第二极板42分别与电源端和接地端连接时，第一极板41和第二极板42之间绝缘从而产生电压差，以形成去耦电容器。
在一个示例性实施例中，参考图7所示，本公开提供了一种半导体结构的制作方法，该制作方法用于制作上述实施例中的半导体结构，半导体结构的制作方法包括如下步骤：
步骤S100、提供基底；
步骤S200、沿基底的厚度方向，于基底形成贯穿基底的第一通孔和第二通孔，第一通孔和第二通孔相邻设置；
步骤S300、于基底形成至少一组沟槽组，沟槽组设置于第一通孔和第二通孔之间，每组沟槽组包括第一沟槽和第二沟槽，第一沟槽的至少部分和第二沟槽的至少部分相对设置，将第一沟槽和所述第二沟槽中两者之一与第一通孔连通，将两者另一与第二通孔连通；
步骤S400、向第一通孔和第二通孔中填充导电材料，分别形成第一导电插塞和第二导电插塞，将第一导电插塞和第二导电插塞中两者之一连接电源端，将两者另一连接接地端；
步骤S500、向第一沟槽和第二沟槽中填充导电材料，分别形成第一极板和第二极板，第一极板和第二极板构成去耦电容器。
在步骤S100中，基底是以半导体材料制作而成未经封装的小块集成电路的本体，称为裸晶或裸片，即是晶圆经过切割测试后没有经过封装的裸片。
在步骤S200中，沿基底的厚度方向，在基底的第一隔离区域以及第二隔离区域，可以采用现有常规的各种技术形成导电插塞，例如可以是穿硅通孔(Through-Silicon Via，TSV)技术形成的导电插塞，例如可以采用激光钻孔(1aser drilling)、湿法刻蚀或者干法刻蚀等技术，形成贯穿基底且相邻设置的第一通孔和第二通孔，以便于形成第一导电插塞和第二导电插塞。
在步骤S300中，在第一通孔和第二通孔之间的相对位置形成一组或多组沟槽组，例如可以采用湿法刻蚀或者干法刻蚀形成一组或多组沟槽组，每组沟槽组包括第一沟槽和第二沟槽，第一沟槽和第二沟槽的长度和深度可以相同或不同。设置第一沟槽的至少部分与第二沟槽的至少部分相对设置，且设置第一沟槽和第二沟槽中两者之一与第一通孔连通，两者另一与第二通孔连通，以便于第一沟槽和第二沟槽形成的第一极板和第二极板在接通电源后产生电容。
在步骤S400中，向第一通孔和第二通孔中填充导电材料，例如可以采用化学气相沉积法或电镀法向第一通孔和第二通孔中填充导电材料。导电材料例如可以是铜、钨、多晶硅(poly silicon)等材料，以使得第一通孔和第二通孔分别形成第一导电插塞和第二导电插塞。将第一导电插塞和第二导电插塞中两者之一连接电源端，电源端例如可以是封装基板上的VDD电源或者VCC电源，将两者另一连接接地端，接地端例如可以是封装基板上的VSS电源或者GND接地，以使得基底与外部电路连通。
在步骤S500中，向第一沟槽和第二沟槽中填充导电材料，例如可以采用化学气相沉积法或电镀法向第一沟槽和第二沟槽中填充导电材料。导电材料例如可以包括钌、铱、铜、钛和氮(例如，以氮化钛的形式)、钛、金、铂、银、钴、钼、锶和钌和氧(例如，以氧化锶钌的形式)、铱和氧(例如，以氧化铱的形式)、钌和氧(例如，以氧化钌的形式)、镧和镍和氧(例如，以氧化镧镍的形式)或钨等材料。以使得第一沟槽和第二沟槽分别形成第一极板和第二极板，第一极板和第二极板中填充的导电材料可以相同或不同。
由于第一导电插塞和第二导电插塞中两者之一连接电源端，两者另一连接接地端，当第一导电插塞和第二导电插塞中有电信号通过时，由于第一极板与第一导电插塞电连接，第二极板与第二导电插塞电连接，第一导电插塞中的电信号会有部分经过第一极板，第二导电插塞中的电信号会有部分经过第二极板。由于第一极板的至少部分和第二极板的至少部分相对设置，且第一导电插塞和第二导电插塞中的电信号的电压不同，导致第一极板和第二极板产生电压差，第一极板和第二极板相对的部分在有电信号流过时会产生电容，构成一个去耦电容器。由于该去耦电容器形成于半导体结构的内部，且设置于半导体结构内部的第一导电插塞和第二导电插塞之间，当半导体结构瞬间启动或者逻辑状态切换时，电源电路中出现尖峰电流或者电流波动，第一极板和第二极板之间产生的电容可以通过吸收波峰和填充波谷以使得电压平稳，将半导体结构内部的电源噪声降低，有效减弱干扰信号对电源的干扰，达到良好的去耦效果，改善了电源完整性(Power Integrity)。
在一些可能的实施方式中，以通过第一导电插塞的轴心和第二导电插塞的轴心的平面为第一参考平面，第一沟槽和第二沟槽分别平行于第一参考平面，步骤S300中，于基底形成至少一组沟槽组，包括：
步骤S310、于基底形成多组沟槽组，多组沟槽组沿垂直于第一参考平面的方向并排设置，且在多组沟槽组中，第一沟槽和第二沟槽间隔设置，每组沟槽组中的第一沟槽均与第一通孔连通，每组沟槽组中的第二沟槽均与第二通孔连通。
本实施例中，参考图1、图4和图5所示，通过第一导电插塞的轴心和第二导电插塞的轴心的平面，即图1和图4中Z方向和X方向所形成的平面作为第一参考平面。第一沟槽和第二沟槽分别平行于Z方向和X方向形成的第一参考平面。沿垂直于第一参考平面的方向，即沿图4和图5中所示的Y方向，多组沟槽组并排设置，可以充分利用第一导电插塞和第二导电插塞之间的空间。第一沟槽均设置于第二沟槽的Y方向，或者第二沟槽均设置于第一沟槽的Y方向。即，多组沟槽组中，第一沟槽和第二沟槽间隔设置。每组沟槽组中的第一沟槽均与第一通孔连通，每组沟槽组中的第二沟槽均与第二通孔连通，以使得当第一通孔、第二通孔、第一沟槽和第二沟槽填充导电材料且分别连接电源端和接地端后，第一沟槽和第二沟槽形成的第一极板和第二极板构成去耦电容器。
在一些可能的实施方式中，步骤S300中，于基底形成至少一组沟槽组，包括：
步骤S301、沿基底的厚度方向，于基底形成的至少一组沟槽组贯穿基底。
本实施例中，一组或多组沟槽组贯穿基底，即一组或多组沟槽组中第一沟槽和第二沟槽分别贯穿基底，以使得第一沟槽和第二沟槽形成的第一极板和第二极板在半导体结构中的相对面积达到最大，以提高第一极板和第二极板构成的去耦电容器的容值，进一步减弱半导体结构内的干扰信号对电源的影响。
在一个示例性实施例中，半导体结构的制作方法还包括如下步骤：
步骤S600、于基底形成第一沟道和第二沟道，第一沟道分别与第一通孔和每组沟槽组中的第一沟槽连通；第二沟道分别与第二通孔和每组沟槽组中的第二沟槽连通；
步骤S700、向第一沟道和第二沟道中填充导电材料，形成第一导线和第二导线。
本实施例中，可以采用湿法刻蚀或者干法刻蚀于基底的表面形成第一沟道和第二沟道，第一沟道设置于第一通孔和沟槽组之间，第二沟道设置于第二通孔和沟槽组之间。将第一沟道分别与第一通孔和每组沟槽组中的第一沟槽连通，第二沟道分别与第二通孔和每组沟槽组中的第二沟槽连通，以使得当向第一沟道和第二沟道中填充导电材料后，形成的第一导线分别连接第一导电插塞和极板组中的第一极板，形成的第二导线分别连接第二导电插塞和极板组中的第二极板，第一导电插塞中的部分电信号可以通过第一导线传递至第一极板，第二导电插塞中的部分电信号可以通过第二导线传递至第二极板，使得第一极板与第二极板产生电压差，形成去耦电容器。示例性地，向第一沟道和第二沟道中填充的导电材料可以包括铜、钨、多晶硅(poly silicon)等材料，填充导电材料的方法包括但不限于化学气相沉积法、电镀法等方法。
在一些可能的实施方式中，第一沟道包括第一子沟道和第二子沟道，步骤S600中，于基底形成第一沟道，包括：
步骤S610、于基底形成第一子沟道和第二子沟道，第一子沟道分别与多个第一沟槽连通，第二子沟道的一端与第一子沟道连通，第二子沟道的另一端与第一通孔连通。
本实施例中，由于多组沟槽组组在图6中示出的Y方向并排设置，且多组沟槽组中，第一沟槽和第二沟槽沿Y方向间隔设置，且第一沟道与多个第一沟槽和第一通孔连通，因此，第一沟道包括第一子沟道，第一子沟道沿Y方向延伸以连通多个第一沟槽；第一沟道还包括第二子沟道，第二子沟道沿图6中示出的X方向延伸，以使得第二子沟道的一端与第一子沟道连通，第二子沟道的另一端与第一通孔连通。以使得当第一通孔、第一沟槽和第一沟道中均填充导电材料后，形成的第一导电插塞上的电信号中的部分电信号可以先传输至第二子沟道形成的第二连接部，再传输至第一子沟道形成的第一连接部，通过第一连接部最终传递至多个第一沟槽形成的多个第一极板。
在一些可能的实施方式中，第二沟道包括第三子沟道和第四子沟道，步骤S600中，于基底形成第二沟道，包括：
步骤S620、于基底形成第三子沟道和第四子沟道，第三子沟道分别与多个第二沟槽连通，第四子沟道的一端与第三子沟道连通，第四子沟道的另一端与第二通孔连通。
本实施例中，由于多组沟槽组组在图6中示出的Y方向并排设置，且多组沟槽组中，第一沟槽和第二沟槽沿Y方向间隔设置，且第二沟道与多个第二沟槽和第二通孔连通，因此，第二沟道包括第三子沟道，第三子沟道沿Y方向延伸以连通多个第二沟槽；第二沟道还包括第四子沟道，第四子沟道沿图6中示出的X方向延伸，以使得第四子沟道的一端与第三子沟道连通，第四子沟道的另一端与第二通孔连通。以使得当第二通孔、第二沟槽和第二沟道中均填充导电材料后，形成的第二导电插塞上的电信号中的部分电信号可以先传输至第四子沟道形成的第四连接部，再传输至第三子沟道形成的第三连接部，通过第三连接部最终传递至多个第二沟槽形成的多个第二极板。
在一个示例性实施例中，参考图8所示，本公开提供了一种芯片封装结构200，芯片封装结构200包括：封装基板210和多个芯片220，多个芯片220沿封装基板210的厚度方向堆叠设置，每个芯片220包括上述实施例所提供的半导体结构100。
芯片封装结构200例如可以是HBM(High Bandwidth Memory，高带宽存储器)，在HBM中，多个芯片220沿封装基板210的厚度方向堆叠设置。封装基板210是一种基础材料，可以为芯片220实现固定、保护、支撑、散热以及形成标准化的安装尺寸的作用。封装基板210例如可由绝缘隔热且不易弯曲的材质所制作成，封装基板210可以包括电木板、玻璃纤维板，塑胶板、复合材料板等等，封装基板210还可以是由含硅材料形成，例如，封装基板210的材料包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。每个芯片220均包括上述实施例所描述的半导体结构100，即多个芯片220中均包括去耦电容器，以使得当芯片封装结构200瞬间启动或者逻辑状态切换时，芯片220中的去耦电容器可以通过吸收波峰和填充波谷以使得电压平稳，将芯片封装结构200内部的电源噪声降低，有效减弱干扰信号对电源的干扰，达到良好的去耦效果。
示例性地，芯片封装结构200还可以包括中介层(图中未示出)，中介层例如可以是转接板(Interposer)，转接板设置于多个堆叠设置的芯片220和封装基板210之间，多个堆叠设置的芯片220设置于转接板上，且GPU/CPU芯片也设置于转接板上，通过转接板中的导通孔和电连接线，集成于转接板上的各种功能的芯片相互连接，并使得各种芯片通过转接板与封装基板210相互电连接，实现芯片封装结构200的集成。转接板的材料包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
在一些可能的实施方式中，参考图8所示，相邻的芯片220中的第一导电插塞20电连接，相邻的芯片220中的第二导电插塞30电连接。
在封装基板210的厚度方向上，上下相邻的芯片220中，位置对应的第一导电插塞20可以相互电连接，位置对应的第二导电插塞30可以相互电连接，例如可以分别经由金属凸块及垫电极定位于相同的平面位置，借此形成穿透多个芯片220的信号路径，以实现芯片封装结构200的沟通电路、数据存储、数据读取等功能。
在一些可能的实施方式中，参考图8所示，相邻的芯片220中的第一极板(图中未示出)电连接，相邻的芯片220中的第二极板(图中未示出)电连接。
本实施例中，相邻的两个芯片220中的两个第一极板相互电连接，相邻的两个芯片220中的两个第二极板相互电连接，例如可以通过垫片和凸块在相邻的两个芯片220的相对面的位置对应处相连，以使得芯片封装结构200中，第一极板和第二极板的相对面积达到最大，以提高第一极板和第二极板构成的去耦电容器的容值，进一步减弱芯片封装结构200内的干扰信号对电源的影响。
在一些可能的实施方式中，参考图8所示，与封装基板210相邻的芯片220中的第一导电插塞20和第二导电插塞30两者之一与封装基板210的电源端211电连接，两者另一与封装基板210的接地端212电连接。
本实施例中，与封装基板210相邻的芯片220中的第一导电插塞20和第二导电插塞30可以连接外部的电源电路，例如与封装基板210中的电源电路连接。第一导电插塞20和第二导电插塞30二者之一与封装基板210上设置的电源端211电连接，二者中的另一与封装基板210上设置的接地端212电连接，电连接例如可以通过垫片和凸块在封装基板210以及与其相邻的芯片220的相对面的位置对应处相连。电源端211例如可以是封装基板210中，外接VDD电源或者VCC电源的电源端，接地端212例如可以是封装基板210中，外接VSS电源或者GND接地的电源端，以使得多个芯片220与外部电路连通。参考图8所示，图8示出的芯片封装结构中，与封装基板210相邻的芯片220中的第一导电插塞20与封装基板210的电源端211电连接，第二导电插塞30与封装基板210的接地端212电连接。
在一个示例性实施例中，参考图9所示，本公开提供了一种电路模组300，电路模组300包括电路板310以及上述实施例中的芯片封装结构200，芯片封装结构200可以是一个，也可以是多个。电路板310的电源部311与芯片封装结构200的封装基板210的电源端211电连接。
本实施例中，电路板310上的电源部311可以是一个，也可以是多个，电源部311可以是接垫、焊点、凸块或由电路板310中露出的线路层。当芯片封装结构200设置于电路板310上时，芯片封装结构200的第一导电插塞20和第二导电插塞30通过封装基板210上的电源端211和接地端212与电路板310上的多个电源部311接触，使电路模组300成为一球栅阵列(Ball Grid Array，BGA)结构，以实现芯片封装结构200的电路传输、数据的存储、读取等功能。或者，芯片封装结构200可省略封装基板210底部的凸块，封装基板210上的电源端211和接地端212直接与电路板310上的多个电源部311接触，使电路模组300成为平面闸格阵列(Land Grid Array，LGA)结构。
由于芯片封装结构200中设置有一个或多个极板组(图中未示出)，极板组包括第一极板和第二极板，第一极板和第二极板构成去耦电容器。当芯片封装结构200瞬间启动或者逻辑状态切换时，芯片封装结构200中的去耦电容器可以通过吸收波峰和填充波谷以使得电压平稳，将芯片封装结构200内部的电源噪声降低，有效减弱干扰信号对电路板310以及电源的干扰，达到良好的去耦效果。
在一些可能的实施方式中，参考图9所示，电路板310的电源部311和接地部312之间设置有去耦电容部313。
在芯片封装结构200内部设置去耦电容器的情况下，在电路板310的电源部311和接地部312之间设置去耦电容部313，使得去耦电容部313靠近芯片封装结构200的电源电路，去耦电容部313可以滤除芯片封装结构200中的去耦电容器未滤除干净的电源信号干扰，以降低芯片封装结构200内部的信号跳变对电源的影响。示例性地，去耦电容部313的容值可以大于极板组构成的去耦电容器的容值，以起到进一步过滤干扰信号的作用。
本实施例的半导体结构可以应用于动态随机存储器(Dynamic Random AccessMemory，DRAM)中。然而，也可以应用于静态随机存取存储器(Static Random-AccessMemory，SRAM)、快闪存储器(flash EPROM)、铁电存储器(Ferroelectric Random-AccessMemory，FRAM)、磁性随机存取存储器(Magnetic Random-Access Memory，MRAM)、相变随机存储器(Phase change Random-Access Memory，PRAM)等。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (18)

1.一种半导体结构，其特征在于，所述半导体结构包括：
基底；
第一导电插塞，沿所述基底的厚度方向，所述第一导电插塞贯穿所述基底；
第二导电插塞，沿所述基底的厚度方向，所述第二导电插塞贯穿所述基底，所述第一导电插塞和所述第二导电插塞相邻设置；
所述第一导电插塞和所述第二导电插塞中两者之一用于连接电源端，两者另一用于连接接地端；
至少一组极板组，所述极板组设置于所述第一导电插塞和所述第二导电插塞之间，每组所述极板组包括第一极板和第二极板，所述第一极板的至少部分和所述第二极板的至少部分相对设置；
所述第一极板和所述第二极板中两者之一与所述第一导电插塞电连接，两者另一与所述第二导电插塞电连接，所述第一极板和所述第二极板构成去耦电容器。
2.根据权利要求1所述的半导体结构，其特征在于，以通过所述第一导电插塞的轴心和所述第二导电插塞的轴心的平面为第一参考平面，所述第一极板和所述第二极板分别平行于所述第一参考平面。
3.根据权利要求1所述的半导体结构，其特征在于，以通过所述第一导电插塞的轴心和所述第二导电插塞的轴心的平面为第一参考平面，以垂直于所述第一参考平面的平面为第二参考平面，所述第一极板和所述第二极板分别平行于所述第二参考平面；
沿所述基底的厚度方向，所述第一极板和所述第二极板位于不同平面；或者，
沿所述基底的厚度方向，所述第一极板和所述第二极板位于相同平面。
4.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构包括多组极板组，沿垂直于所述第一参考平面的方向，多组所述极板组并排设置；
每组所述极板组中的第一极板均与所述第一导电插塞电连接，每组所述极板组中的第二极板均与所述第二导电插塞电连接；
多组所述极板组中，所述第一极板和所述第二极板间隔设置。
5.根据权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括第一导线和第二导线，每组所述极板组中的所述第一极板通过所述第一导线电连接至所述第一导电插塞；
每组所述极板组中的所述第二极板通过所述第二导线电连接至所述第二导电插塞。
6.根据权利要求5所述的半导体结构，其特征在于，所述第一导线包括第一连接部和第二连接部，所述第一连接部分别与多个所述第一极板电连接，所述第二连接部的一端与所述第一连接部连接，所述第二连接部的另一端连接至所述第一导电插塞；
和/或，
所述第二导线包括第三连接部和第四连接部，所述第三连接部分别与多个所述第二极板电连接，所述第四连接部的一端与所述第三连接部连接，所述第四连接部的另一端连接至所述第二导电插塞。
7.根据权利要求2所述的半导体结构，其特征在于，沿所述基底的厚度方向，所述第一极板和所述第二极板分别贯穿所述基底。
8.根据权利要求1至7任一项所述的半导体结构，其特征在于，所述第一导电插塞设置于第一隔离区域，所述第二导电插塞设置于第二隔离区域，所述第一隔离区域和所述第二隔离区域相互独立；和/或，
所述第一导电插塞和所述第二导电插塞的轴线相互平行；和/或，
所述第一极板和所述第二极板之间设置有介质层。
9.一种半导体结构的制作方法，其特征在于，所述半导体结构的制作方法包括：
提供基底；
沿所述基底的厚度方向，于所述基底形成贯穿所述基底的第一通孔和第二通孔，所述第一通孔和所述第二通孔相邻设置；
于所述基底形成至少一组沟槽组，所述沟槽组设置于所述第一通孔和所述第二通孔之间，每组所述沟槽组包括第一沟槽和第二沟槽，所述第一沟槽的至少部分和所述第二沟槽的至少部分相对设置，将所述第一沟槽和所述第二沟槽中两者之一与所述第一通孔连通，将两者另一与所述第二通孔连通；
向所述第一通孔和所述第二通孔中填充导电材料，分别形成第一导电插塞和第二导电插塞，将所述第一导电插塞和所述第二导电插塞中两者之一连接电源端，将两者另一连接接地端；
向所述第一沟槽和所述第二沟槽中填充导电材料，分别形成第一极板和第二极板，所述第一极板和所述第二极板构成去耦电容器。
10.根据权利要求9所述的半导体结构的制作方法，其特征在于，以通过所述第一导电插塞的轴心和所述第二导电插塞的轴心的平面为第一参考平面，所述第一沟槽和所述第二沟槽分别平行于所述第一参考平面，所述于所述基底形成至少一组沟槽组，包括：
于所述基底形成多组所述沟槽组，多组所述沟槽组沿垂直于所述第一参考平面的方向并排设置，且在多组所述沟槽组中，所述第一沟槽和所述第二沟槽间隔设置，每组所述沟槽组中的所述第一沟槽均与所述第一通孔连通，每组所述沟槽组中的所述第二沟槽均与所述第二通孔连通。
11.根据权利要求9所述的半导体结构的制作方法，其特征在于，于所述基底形成至少一组沟槽组，包括：
沿所述基底的厚度方向，于所述基底形成的至少一组所述沟槽组贯穿所述基底。
12.根据权利要求10所述的半导体结构的制作方法，其特征在于，所述半导体结构的制作方法还包括：
于所述基底形成第一沟道和第二沟道，所述第一沟道分别与所述第一通孔和每组所述沟槽组中的所述第一沟槽连通；所述第二沟道分别与所述第二通孔和每组所述沟槽组中的所述第二沟槽连通；
向所述第一沟道和所述第二沟道中填充导电材料，形成第一导线和第二导线。
13.根据权利要求12所述的半导体结构的制作方法，其特征在于，所述第一沟道包括第一子沟道和第二子沟道，于所述基底形成第一沟道，包括：
于所述基底形成所述第一子沟道和所述第二子沟道，所述第一子沟道分别与多个所述第一沟槽连通，所述第二子沟道的一端与所述第一子沟道连通，所述第二子沟道的另一端与所述第一通孔连通；
和/或，
所述第二沟道包括第三子沟道和第四子沟道，于所述基底形成第二沟道，包括：
于所述基底形成所述第三子沟道和所述第四子沟道，所述第三子沟道分别与多个所述第二沟槽连通，所述第四子沟道的一端与所述第三子沟道连通，所述第四子沟道的另一端与所述第二通孔连通。
14.一种芯片封装结构，其特征在于，所述芯片封装结构包括：
封装基板；
多个芯片，多个所述芯片沿所述封装基板的厚度方向堆叠设置，每个所述芯片包括如权利要求1至8中任一项所述的半导体结构。
15.根据权利要求14所述的芯片封装结构，其特征在于，相邻的所述芯片中的第一导电插塞电连接，相邻的所述芯片中的所述第二导电插塞电连接；
和/或，
相邻的所述芯片中的第一极板电连接，相邻的所述芯片中的第二极板电连接。
16.根据权利要求14所述的芯片封装结构，其特征在于，多个所述芯片中，与所述封装基板相邻的所述芯片中的所述第一导电插塞和所述第二导电插塞两者之一与所述封装基板的电源端电连接，两者另一与所述封装基板的接地端电连接。
17.一种电路模组，其特征在于，所述电路模组包括电路板以及如权利要求14至16任一项所述的芯片封装结构，所述电路板的电源部与所述芯片封装结构的封装基板的电源端电连接。
18.根据权利要求17所述的电路模组，其特征在于，所述电路板的所述电源部和接地部之间设置有去耦电容部。
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