CN116264208A - 一种半导体结构 - Google Patents
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Abstract
本申请技术方案提供一种半导体结构，包括至少一个电容器单元，所述电容器单元包括：半导体衬底；电容沟槽，连续地分布于所述半导体衬底中，且所述电容沟槽将所述半导体衬底分隔成多个多面柱体，所述电容沟槽中形成有包括下电极、中电极和上电极的电容器结构；其中，所述下电极连续覆盖于所述电容沟槽内壁及所述半导体衬底上；所述中电极位于部分所述下电极上，并在所述电容沟槽的两侧与所述下电极呈第一阶梯状；所述上电极位于部分所述中电极上，并在所述电容沟槽的两侧与所述中电极呈第二阶梯状。本申请技术方案的半导体结构在具有较大容值的同时，还兼具较低的ESR。
Description
技术领域
本申请涉及半导体器件及集成电路领域，尤其涉及一种半导体结构。
背景技术
带有TSV的硅基无源平台被称作TSV转接板(Interposer)，应用TSV转接板的封装结构称为2.5D Interposer。在Interposer电路中，去耦电容器广泛地用于各子系统的供电网络，它一般连接于电源与地之间，利用电容频率越高阻抗越小的原理，将电源网络中的高频噪声减少，从而对电源网络中的噪声起到抑制作用。一般来说，电容器容值越小，寄生电感和电阻就越小，适于抑制高频，但是由于容值小，其低频去耦效果差；而当电容器容值越大时，对低频去耦效果越好，但寄生电感和电阻也越大，对高频的去耦效果就越差。
因此，急需寻求一种半导体结构，可以使Interposer中的电容具有较大容值的同时，尽可能减少等效串联电阻(ESR，Equivalent Series Resistance)。
发明内容
本申请要解决的技术问题是提供一种半导体结构，在具有较大容值的同时，还兼具较低的ESR。
为解决上述技术问题，本申请提供了一种半导体结构，包括至少一个电容器单元，所述电容器单元包括：半导体衬底；电容沟槽，连续地分布于所述半导体衬底中，且所述电容沟槽将所述半导体衬底分隔成多个多面柱体，所述电容沟槽中形成有包括下电极、中电极和上电极的电容器结构；其中，所述下电极连续覆盖于所述电容沟槽内壁及所述半导体衬底上；所述中电极位于部分所述下电极上，并在所述电容沟槽的两侧与所述下电极呈第一阶梯状；所述上电极位于部分所述中电极上，并在所述电容沟槽的两侧与所述中电极呈第二阶梯状。
在本申请实施例中，所述多面柱体呈交错的阵列分布，其中所述电容沟槽内侧的多面柱体连接成第一连续结构，所述电容沟槽外侧的多面柱体连接成第二连续结构，且所述电容沟槽中的多面柱体之间不连接。
在本申请实施例中，所述电容沟槽的深度为5μm-30μm。
在本申请实施例中，所述电容沟槽两侧的部分上电极表面还形成有第一引线层；在所述第二阶梯状位置处的部分中电极表面还形成有第二引线层；在所述第一阶梯状位置处的部分下电极表面还形成有第三引线层。
在本申请实施例中，所述电容沟槽内侧的第一引线层的宽度为0.2μm-0.6μm，长度为2μm-10μm；所述电容沟槽外侧的第一引线层的宽度为0.2μm-0.6μm，长度为5μm-20um。
在本申请实施例中，所述电容沟槽内侧的第二引线层的宽度为0.2μm-0.6μm，长度为2μm-6μm；所述电容沟槽外侧的第二引线层的宽度为0.2μm-0.6μm，长度为5μm-30μm。
在本申请实施例中，所述电容沟槽内侧的第三引线层的长度和宽度为0.2μm-1μm，所述电容沟槽外侧的第三引线层的宽度为0.2μm-0.6μm，长度为5μm-30μm。
在本申请实施例中，在所述电容沟槽外侧，相邻所述电容器单元共用第三引线层。
在本申请实施例中，所述第一引线层、第二引线层及第三引线层的表面均包括导体层。
在本申请实施例中，所述下电极与所述半导体衬底之间还包括第一介电层，所述下电极与所述中电极之间还包括第二介电层，所述中电极与所述上电极之间还包括第三介电层。
与现有技术相比，本申请技术方案的半导体结构具有如下有益效果：
使电容沟槽连续地分布于所述半导体衬底中，不仅有利于填充材料的应力分散，还可以缩短电极端的串联电阻路径，避免了电阻路径在多个沟槽间反复折返，同时还扩大了沟槽内可容纳的电容体积，提高电容器的容值。
还对上电极、中电极及下电极的结构进行设计，使下电极连续覆盖于所述电容沟槽内壁及所述半导体衬底上，使中电极在电容沟槽的两侧与下电极呈第一阶梯状，并使上电极在电容沟槽的两侧与中电极呈第二阶梯状，为形成较短导电路径的引线层奠定基础。
此外，结合对引线层的位置进行设计，使上电极、中电极及下电极间的导电路径达到最短，减小了半导体结构的固有电阻，以最大的并联度(parallelism)在电极间载送电荷，在提高容值的同时，还可以有效降低ESR。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1为本申请实施例的电容沟槽的结构示意图；
图2为本申请实施例的半导体结构(不带引线层)的layout图；
图3为图2中A-A处的剖视图；
图4为本申请实施例的半导体结构(带有引线层)的layout图；
图5为图4中B-B处的剖视图；
图6为在图5的基础上，增加导体层和介质层后的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
等效串联电阻ESR与电容功率耗散(I2×ESR，I为电流)有关，若电容器的ESR较高，一方面导致电容器的功耗较大；另一方面损耗转变为热量，易使电路失效。硅基电容的等效串联电阻由电极极板的电阻和介电质的电阻串联获得(若由重掺杂多晶制备的电极，电极电阻会占主导地位)。用并接电容结构以降低阻抗，理论上是电阻并联使得阻值降低，但在Interposer中的电容，是以多个电容基本器件(如一个电容沟槽)并接为一个电容沟槽组，几个电容沟槽组再组成一个电容沟槽单元，然后依据电容量大小的需要，并接若干电容沟槽单元的电极形成一颗电容器。若使用通常的并接结构，如在电容沟槽组两端布放有限数量的引线将电极极板和导体层连接，电极间串联电阻的路径较远，加上使用常规节点尺寸的引线，使得电极极板和导体层接触面积不足，虽然电容结构由小并大，但仍然无法有效降低电容器的ESR。
鉴于此，本申请技术方案通过优化电容沟槽结构，并结合各电极和导电连线的设置，在电极间实现最短的导电路径，有效降低电容器单元的ESR。以下结合附图和具体的实施例对本申请技术方案的半导体结构进行详细说明。
参考图1，本申请实施例的半导体结构包括至少一个电容器单元100，所述电容器单元的排列方式可以根据实际情况进行设计。作为示例，所述电容器单元100可以是纵横且均匀的排布，每行和每列分布的所述电容器单元100的数量可以根据所需电容量的大小确定。作为示例，图1仅示出了其中四个电容器单元100。
每一所述电容器单元100可以包括半导体衬底110和电容沟槽120。其中所述电容沟槽120连续地分布于所述半导体衬底110中，且所述电容沟槽120将所述半导体衬底110分隔成多个多面柱体，其中部分所述多面柱体相互独立，例如图1中的多面柱体111c，其余部分所述多面柱体相互连接。例如图1中的多面柱体111a和多面柱体111b。所述多面柱体的形状可以根据实际需要进行设计。作为示例，本申请实施例的所述多面柱体是十二面柱体。在其他实施例中，所述多面柱体例如可以是三面柱体、四面柱体、五面柱体、六面柱体或更多面的柱体等。但是在选择所述多面柱体的形状时，需要充分考虑工艺制作的可实现性。具体地，刻蚀所述半导体衬底110以形成所述电容沟槽120时，留下的半导体衬底要具有稳定的结构，以防止坍塌。特别地，当所述多面柱体为十二面柱体时，刻蚀后留下的半导体衬底的结构稳定性较强，不易出现坍塌问题。
在半导体衬底110中形成连续分布的电容沟槽120，有利于所述电容沟槽120内填充材料的应力分散，同时还可以缩短电极端的串联电阻路径，避免了现有技术中采用条形沟槽结构时造成的电阻路径在多个沟槽间反复折返。另外，连续的电容沟槽结构还扩大了电容沟槽内可容纳电容结构的体积。
结合图1和图2，示例性的列举所述多面柱体的分布方式。所述多面柱体可以呈交错的阵列分布，其中位于所述电容沟槽120内侧的多面柱体连接成第一连续结构111a，位于所述电容沟槽120外侧的多面柱体连接成第二连续结构111b，而位于所述电容沟槽120中的多面柱体111c之间不连接。所述第一连续结构111a和所述第二连续结构111b的设计可以使残留的半导体衬底较为稳定，不易坍塌。
在一些实施例中，所述电容沟槽120的深度为5μm-30μm。所述多面柱体的截面为等边形，且等边形的边长为0.58μm-1μm。
参考图2和图3，其中图3为图2中A-A处的剖视图。所述电容沟槽120中还形成有电容器结构，所述电容器结构包括下电极210、中电极220和上电极230。其中，所述下电极210连续覆盖于所述电容沟槽120内壁及所述半导体衬底110上。所述中电极220位于部分所述下电极210上，并在所述电容沟槽120的两侧与所述下电极210呈第一阶梯状。在图2和图3中，所述电容沟槽120的两侧也即电容沟槽120的内侧和外侧。也即在所述电容沟槽120外侧和内侧，所述中电极220与所述下电极210呈第一阶梯状，且在所述第一阶梯状位置处，所述中电极220暴露部分所述下电极210的表面。其中在所述电容沟槽120外侧，暴露出的下电极210的表面呈环状结构，而在所述电容沟槽120内侧，暴露出的下电极210的表面呈四边形。本申请实施例在所述电容沟槽120两侧将所述中电极220和下电极210设计成第一阶梯状的目的是，使所述中电极220暴露部分所述下电极210，在暴露部分的下电极210的表面形成导线结构。这种设计能够减小下电极的串联电阻路径，避免电容沟槽电极间的电阻路径在多个电容沟槽间反复折返，有利于降低ESR。
所述上电极230位于部分所述中电极220上，并在所述电容沟槽120的两侧与所述中电极呈第二阶梯状。在所述第二阶梯状位置处，所述上电极230暴露部分所述中电极220。在图2和图3中，所述电容沟槽120的两侧也即所述电容沟槽120的外侧和内侧，暴露出的中电极220的表面呈环状结构，后续可以在第二阶梯状位置处暴露的中电极220表面形成导电连线，进而实现所有中电极220之间的串联，并且可以使串联时的路径大幅度减小，改善器件的ESR。
参考图3，所述下电极210与所述半导体衬底110之间还可以包括起绝缘作用的第一介电层310。所述中电极220和所述下电极210之间还可以包括起绝缘作用的第二介电层320。所述中电极220和所述上电极230之间还可以包括起绝缘作用的第三介电层330。所述第一介电层310、所述第二介电层320及所述第三介电层330的材料可以相同，也可以不同。作为示例，所述第一介电层310、所述第二介电层320及所述第三介电层330的材料包括氧化硅。
为了将所述上电极230、中电极220及下电极210导出，还需对各电极的导线结构进行设计。同时，尽可能地使导线结构具有较短的导电路径。图4为本申请实施例中带有引线层的半导体结构的layout图，图5为图4中B-B处的剖视图。
参考图4和图5，所述电容沟槽120两侧的部分上电极230表面形成有第一引线层，所述第一引线层用于导出上电极230。作为示例，在所述电容沟槽120的内侧形成第一引线层410a，在所述电容沟槽120的外侧形成第一引线层410b。所述第一引线层410a和所述第一引线层410b均可以为长条状。其中，所述第一引线层410a的宽度可以为0.2μm-0.6μm，长度可以为2μm-10μm。所述第一引线层410b的宽度可以为0.2μm-0.6μm，长度可以为5μm-20um。当长度和宽度在上述范围时，一方面可以保证所述第一引线层与所述上电极230的接触面积较大，另一方面可以使所述第一引线层具有较大的接触范围，从而大幅度提高导电结构的导通面积，有助于降低ESR。
在所述第二阶梯状位置处的部分中电极220表面还形成有第二引线层，所述第二引线层用于引出所述中电极220。尽可能的增大所述第二引线层的截面面积，以增加导通面积，有利于降低ESR。作为示例，所述电容沟槽120外侧的第二引线层420b的宽度为0.2μm-0.6μm，长度为5μm-30μm；所述电容沟槽120内侧的第二引线层420a的宽度为0.2μm-0.6μm，长度为2μm-6μm。
继续参照图4和图5，在所述第一阶梯状位置处的部分下电极210表面还形成有第三引线层，所述第三引线层用于导出所述下电极210。在一些实施例中，所述电容沟槽120外侧的第三引线层430b的宽度为0.2μm-0.6μm，长度为5μm-30μm。其中相邻所述电容器单元100共用所述第三引线层430b。所述第三引线层430b的形状根据实际情况设计。作为示例，所述第三引线层430b可以为长条状。在本申请实施例中，为了尽可能的增大所述第三引线层430a与所述下电极210的接触面积，可以将所述电容沟槽120内侧的第三引线层430a设计成四边形，且所述四边形的长度和宽度为0.2μm-1μm。
参考图6，在一些实施例中，所述第一引线层、第二引线层及第三引线层的顶面共面。所述第一引线层、第二引线层及第三引线层的表面形成有导体层500，所述导体层500的材料为导电材料，例如金属。在一些实施例中，所述半导体结构还包括介质层600。所述介质层600位于各电极层和导体层的表面，且所述介质层600的顶面和所述导体层500的表面共面。所述介质层600起电绝缘的作用。所述介质层600的材料可以包括氮化硅。
经测试，采用本申请实施例的半导体结构的ESR可以降低至50mΩ以下。
综上所述，本申请实施例一方面通过改进电容沟槽的结构，并结合对电极和导线层的设计，获得电极间的最小导电路径，大幅度降低了电容器的ESR。
在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语″和/或″包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作″连接″或″耦接″至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件″上″时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语″直接地″表示没有中间元件。还应当理解，术语″包含″、″包含着″、″包括″或者″包括着″，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (10)
1.一种半导体结构，其特征在于，包括至少一个电容器单元，所述电容器单元包括：
半导体衬底；
电容沟槽，连续地分布于所述半导体衬底中，且所述电容沟槽将所述半导体衬底分隔成多个多面柱体，所述电容沟槽中形成有包括下电极、中电极和上电极的电容器结构；其中，
所述下电极连续覆盖于所述电容沟槽内壁及所述半导体衬底上；
所述中电极位于部分所述下电极上，并在所述电容沟槽的两侧与所述下电极呈第一阶梯状；
所述上电极位于部分所述中电极上，并在所述电容沟槽的两侧与所述中电极呈第二阶梯状。
2.根据权利要求1所述的半导体结构，其特征在于，所述多面柱体呈交错的阵列分布，其中所述电容沟槽内侧的多面柱体连接成第一连续结构，所述电容沟槽外侧的多面柱体连接成第二连续结构，且所述电容沟槽中的多面柱体之间不连接。
3.根据权利要求1所述的半导体结构，其特征在于，所述电容沟槽的深度为5μm-30μm。
4.根据权利要求1所述的半导体结构，其特征在于，所述电容沟槽两侧的部分上电极表面还形成有第一引线层；在所述第二阶梯状位置处的部分中电极表面还形成有第二引线层；在所述第一阶梯状位置处的部分下电极表面还形成有第三引线层。
5.根据权利要求4所述的半导体结构，其特征在于，所述电容沟槽内侧的第一引线层的宽度为0.2μm-0.6μm，长度为2μm-10μm；所述电容沟槽外侧的第一引线层的宽度为0.2μm-0.6μm，长度为5μm-20um。
6.根据权利要求4所述的半导体结构，其特征在于，所述电容沟槽内侧的第二引线层的宽度为0.2μm-0.6μm，长度为2μm-6μm；所述电容沟槽外侧的第二引线层的宽度为0.2μm-0.6μm，长度为5μm-30μm。
7.根据权利要求4所述的半导体结构，其特征在于，所述电容沟槽内侧的第三引线层的长度和宽度为0.2μm-1μm，所述电容沟槽外侧的第三引线层的宽度为0.2μm-0.6μm，长度为5μm-30μm。
8.根据权利要求4所述的半导体结构，其特征在于，在所述电容沟槽外侧，相邻所述电容器单元共用第三引线层。
9.根据权利要求4所述的半导体结构，其特征在于，所述第一引线层、第二引线层及第三引线层的表面均包括导体层。
10.根据权利要求1所述的半导体结构，其特征在于，所述下电极与所述半导体衬底之间还包括第一介电层，所述下电极与所述中电极之间还包括第二介电层，所述中电极与所述上电极之间还包括第三介电层。
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| CN202111517483.9A CN116264208A (zh) | 2021-12-13 | 2021-12-13 | 一种半导体结构 |
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Family Applications (1)
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2021
- 2021-12-13 CN CN202111517483.9A patent/CN116264208A/zh active Pending
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