CN118077064A - 半导体器件、其制备方法、功率转换电路及车辆 - Google Patents

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Abstract

本申请公开了一种半导体器件、其制备方法、功率转换电路及车辆，包括：N型的半导体衬底、外延层、沟槽结构、栅极、层间介质层、源极以及漏极。外延层包括第一P型半导体区；沟槽结构底部与第一P型半导体区接触，沟槽结构包括多个第一沟槽和一个第二沟槽，第一沟槽沿第一方向延伸，第二沟槽与多个第一沟槽中的每个第一沟槽交叉设置且相互导通；栅极隔着栅介质层填充于沟槽结构中；层间介质层覆盖于栅极上，且具有沿第二方向延伸的接触孔；源极设置于层间介质层上，源极通过接触孔与源区接触且与第一P型半导体区导通；漏极设置于半导体衬底远离外延层的一侧。这样降低了器件的导通总电阻。

Description

半导体器件、其制备方法、功率转换电路及车辆 技术领域
本申请涉及半导体技术领域，尤其涉及到一种半导体器件、其制备方法、功率转换电路及车辆。
背景技术
碳化硅(silicon carbide，SiC)材料相对硅(silicon，Si)材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，利用SiC材料制作的金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor，MOSFET)相比Si材料制作的绝缘栅双极型晶体管(insulated gate bipolar transistor，IGBT)具有高击穿电压、低导通压降等特性。且单极导电特性使得SiC MOSFET相比Si IGBT具有更快的开关速度、更低的导通损耗和更低的开关损耗，因此，SiC MOSFET已经在部分应用场景诸如车载微控制单元(micro controller unit，MCU)、车载电池充电器(on-board battery charger，OBC)等领域取代Si IGBT。
相比于普通平面栅结构的器件，采用沟槽栅结构的SiC MOSFET器件通过将栅极嵌入到SiC体内，使器件的导电沟道由平面方向转向垂直方向，因而明显减小了器件的元胞尺寸、极大提高了器件的导电沟道密度，进而可以显著降低芯片的导通电阻、提升通流能力，沟槽栅结构已经成为未来器件的主流技术方向。
但沟槽栅结构的SiC MOSFET器件中，沟道区电阻和结型场效应晶体管(junction field effect transistor，JFET)区电阻之间存在明显的矛盾关系：参照图1，横坐标代表元胞尺寸，纵坐标代表电阻，由图1可知，通过减小SiC MOSFET器件中的沟槽栅结构的间距，可以缩小SiC MOSFET器件的元胞尺寸，增大导电沟道密度，减小沟道区电阻，但同时JFET区通流宽度也会随之减小，导致JFET区电阻增大，从而使得SiC MOSFET器件整体的导通总电阻反而会增加，降低器件性能、增加芯片损耗。并且，在沟槽栅结构的SiC MOSFET器件中，在沟槽栅结构的底部及拐角处的栅介质层在器件工作时会承受极高的电场强度，是电场击穿的薄弱点，易造成器件长期工作可靠性失效，因而如何有效屏蔽栅介质层免受高电场应力作用成为器件高鲁棒性/可靠性设计的关键。
发明内容
本申请提供一种半导体器件、其制备方法、功率转换电路及车辆，用于降低器件的导通总电阻，提升器件工作的鲁棒性，提升器件性能，降低器件损耗。
第一方面，本申请提供了一种半导体器件，包括：N型的半导体衬底、外延层、沟槽结构、栅极、层间介质层、源极以及漏极。其中，外延层可以包括第一P型半导体区。沟槽结构设置于外延层中，且在垂直于半导体衬底所在平面的第三方向上，沟槽结构与第一P型半导体区接触。第一P型半导体区在第三方向上的投影可以覆盖沟槽结构。沟槽结构具体可以包括多个第一沟槽和一个第二沟槽，多个第一沟槽中的每个第一沟槽沿平行于半导体衬底所在平面的第一方向延伸，且沿平行于半导体衬底所在平面的第二方向间隔排列，第二沟槽沿第二方向延伸，且第二沟槽与多个第一沟槽中的每个第一沟槽交叉设置且相互 导通，第二沟槽的主要作用为连通各第一沟槽，在外延层中通过设置第一沟槽和第二沟槽可以形成紧密排列的沟槽结构。其中，第一方向、第二方向以及第三方向相互交叉设置，例如，第一方向、第二方向以及第三方向相互垂直设置。栅极隔着栅介质层填充设置于沟槽结构内，栅极中设置于多个第一沟槽的各部分沿第一方向延伸，栅极中设置于第二沟槽的部分沿第二方向延伸，并用于连通栅极中沿第一方向延伸的各部分。示例性地，外延层可以包括：依次设置于半导体衬底上的第一N型半导体区、第二N型半导体区、第二P型半导体区以及源区；第一P型半导体区可以设置于第一N型半导体区内，在第三方向上，沟槽结构可以延伸至第一N型半导体区中。沟槽结构的存在使栅极嵌入在材料的外延层内部，栅极通过栅介质层与第二P型半导体区一起形成SiC MOSFET器件的沟槽栅结构，使本申请实施例提供的半导体器件为沟槽栅结构的SiC MOSFET。层间介质层设置在栅极上且覆盖栅极。源极设置于层间介质层上，即源极覆盖于整个层间介质层上。漏极设置于半导体衬底远离外延层的一侧，即漏极覆盖于半导体衬底未设置有外延层的一侧上。在实际应用中，源极与漏极之间需要传输信号，则可在层间介质层中设置沿第二方向延伸的接触孔。为了避免源极与栅极接触，可使接触孔在第三方向上的投影与栅极互不交叠，则接触孔与栅极互不交叠。并且，接触孔可以暴露出外延层的部分区域，例如接触孔可以暴露出源区的部分区域，从而使源极通过接触孔与源区接触，且源极可以与第一P型半导体区导通。在栅极控制沟道导通时，源极与漏极之间即可传输信号，其中，沟槽结构中的各第一沟槽在第二方向上相对设置的两个侧壁的部分即为沟道。
本申请实施例提供的半导体器件，由于层间介质层中设置的接触孔的延伸方向为第二方向，沟槽结构的各第一沟槽的延伸方向为第一方向，则接触孔的延伸方向与各第一沟槽的延伸方向相互垂直，即将接触孔放置在垂直于第一沟道的方向上，进而相比现有技术中沟槽结构与接触孔相互平行的设置方式，本申请实施例提供的半导体器件，降低了接触孔对相邻第一沟槽在第二方向上的沟槽间距的限制，能够使沟槽结构制备的更加紧密，即栅极也会更加紧密。因此，本申请实施例提供的半导体器件的沟槽结构阵列密度，可远高于现有技术中器件结构的沟槽结构阵列密度，因而提高了SiC MOSFET的沟道密度，明显降低了器件的导通总电阻，提升器件性能，降低器件损耗。
并且，在SiC MOSFET器件工作时，源极会加载电压，由于第一P型半导体区与源极导通，则源极上加载的电压会输入到第一P型半导体区中，使第一P型半导体区也具有相应的电压，从而能够有效屏蔽沟槽结构的底部的栅介质层电场，进而提升器件工作的鲁棒性。
示例性地，本申请实施例提供的SiC MOSFET在应用到电子设备中时，其源极可接地，其漏极可连接其他元件，则SiC MOSFET的源极的电压为接地电压(0V)。由于第一P型半导体区与源极导通，则第一P型半导体区的电压也为接地电压，从而能够有效屏蔽沟槽结构底部的栅介质层电场，进而提升器件工作的鲁棒性。
示例性地，本申请实施例提供的SiC MOSFET在应用到电子设备中时，其源极也可连接其他元件，其漏极也连接其他元件，则SiC MOSFET的源极的电压为其他元件输入的信号的电压。由于第一P型半导体区与源极导通，则第一P型半导体区的电压也为该输入的信号的电压，从而能够有效屏蔽沟槽结构底部的栅介质层电场，进而提升器件工作的鲁棒性。
本申请对第一P型半导体区在第三方向上的厚度不作限定。在本申请一些实施例中， 第一P型半导体区在第三方向上的厚度的范围可以小于1um，例如，第一P型半导体区在第三方向上的厚度的范围可以为0.3um～0.8um。
在本申请中，半导体衬底可以为掺杂有五价元素的SiC单晶衬底。外延层可以采用外延生长生成的掺杂有相应杂质的SiC材料。例如，第一N型半导体区可以是采用外延生长形成的外延层的部分区域，第二N型半导体区和源区可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，N型半导体区中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。示例性地，半导体衬底的掺杂浓度一般大于第二N型半导体区的掺杂浓度，第二N型半导体区的掺杂浓度一般大于第一N型半导体区的掺杂浓度，源区的掺杂浓度一般大于第二N型半导体区的掺杂浓度。
在本申请中，第二P型半导体区和第一P型半导体区可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，P型半导体区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。
本申请对栅极11的材料不作限定，例如，栅极的材料可以是多晶硅材料，也可以是金属(例如W、Al、Ti、Cu、Mo或Pt)等其它具有良好导电特性的材料。
本申请对形成层间介质层的材料不作限定，例如，形成层间介质层的材料可以是介电材料，该介电材料包括但不限于二氧化硅(SiO 2)、氮氧化硅(SiNO)、碳氧化硅(SiCO)、氮化硅(SiNx)等。
本申请对形成源极和漏极的材料不作限定，例如，形成源极和漏极的材料可以为金属材料。示例性地，该金属材料可以包括W、Al、Ti、Cu、Mo或Pt等。
在本申请一些可能的实现方式中，半导体器件中可以存在多个沟槽结构和多个接触孔，具体可以在相邻的两个接触孔之间设置一个沟槽结构，这样可以使信号流通较均匀。当存在多个沟槽结构时，各沟槽结构中的结构参数可以相同，可以保证沟槽结构均匀分布。例如第一沟槽的数量可以相同，第一沟槽之间的沟槽间距可以相同，各第一沟槽的沟槽长度可以相同，第二沟槽的长度可以相同。在实际应用中，沟槽结构中的第一沟槽的数量，可以根据实际应用的需求进行确定，本申请对此不作限定。
在本申请一些可能的实现方式中，也可以使部分沟槽结构中的第一沟槽的数量相同，其余部分沟槽结构中的第一沟槽的数量不同。或者，也可以使不同沟槽结构中的第一沟槽的数量不同。在实际应用中，沟槽结构中的第一沟槽的数量，可以根据实际应用的需求进行确定，本申请对此不作限定。
在本申请一些可能的实现方式中，在第二方向上，可以将沟槽结构中处于边缘的两个第一沟槽分别定义为第一边缘沟槽和第二边缘沟槽，接触孔由第一边缘沟槽背离第二边缘沟槽的一侧沿第二方向延伸至第二边缘沟槽背离第一边缘沟槽的一侧。也就是说，接触孔是连续的开口，并且不同沟槽结构中的第一沟槽之间并未贯通。
在本申请一些可能的实施方式中，外延层还可以包括：第三P型半导体区和第四P型半导体区。第三P型半导体区设置于沟槽结构的至少一个侧壁，第四P型半导体区和源区同层设置。第三P型半导体区与第一P型半导体区相互接触，第四P型半导体区与第三P型半导体区一一对应设置且相互接触。电压可以依次通过第四P型半导体区和第三P型半导体区输入到第一P型半导体区，从而能够有效屏蔽沟槽结构底部的栅介质层电场，进而提升器件工作的鲁棒性。
具体地，第二P型半导体区、第一P型半导体区、第三P型半导体区以及第四P型半 导体区，可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，P型半导体区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。
示例性地，第一P型半导体区、第三P型半导体区以及第四P型半导体区的掺杂浓度大于第二P型半导体区的掺杂浓度。可选地，第一P型半导体区、第三P型半导体区以及第四P型半导体区的掺杂浓度可相同或相似。当然，也可以使第一P型半导体区、第三P型半导体区以及第四P型半导体区的掺杂浓度至少两个不相同。需要说明的是，第一P型半导体区、第三P型半导体区以及第四P型半导体区的掺杂浓度，可以根据实际应用环境的需求进行确定，在此不作限定。
在本申请一些可能的实施方式中，在第一方向上，多个第一沟槽中的每个第一沟槽可以具有相对设置的第一侧壁和第二侧壁，第三P型半导体区可以设置于多个第一沟槽中的至少一个第一沟槽的第一侧壁和第二侧壁，也就是说，至少一个第一沟槽的第一侧壁和第二侧壁分别设置了第三P型半导体区。并且，第三P型半导体区均与第一P型半导体区相互接触，从而可以使第三P型半导体区均与第一P型半导体区连接，进行信号传输，则第三P型半导体区均与第一P型半导体区的电压相同。相应地，第四P型半导体区与第三P型半导体区一一对应且接触设置，第四P型半导体区通过接触孔与对应的源极接触。其中，设置于第一侧壁的第三P型半导体区对应设置一个第四P型半导体区，且该第四P型半导体区设置于第三P型半导体区远离第一沟槽的第一侧壁的一侧。以及，设置于第二侧壁的第三P型半导体区对应设置一个第四P型半导体区，且该第四P型半导体区设置于第三P型半导体区远离第一沟槽的第二侧壁的一侧。源极依次通过相互对应设置的第四P型半导体区和第三P型半导体区与第一P型半导体区连接，以使源极加载的电压依次通过第四P型半导体区和第三P型半导体区输入到第一P型半导体区，使第一P型半导体区具有电压，从而能够有效屏蔽沟槽结构底部的栅介质层电场，进而提升器件工作的鲁棒性。
在本申请一些可能的实施方式中，可以设置多个第三P型半导体区，每一个第一沟槽的第一侧壁设置多个第三P型半导体区中的一个第三P型半导体区，并且每一个第一沟槽的第二侧壁也设置多个第三P型半导体区中的一个第三P型半导体区。也就是说，每一个第一沟槽的第一侧壁和第二侧壁分别设置了第三P型半导体区。并且，这些第三P型半导体区均与第一P型半导体区相互接触，从而可以使第三P型半导体区均与第一P型半导体区连接，进行信号传输，则第三P型半导体区均与第一P型半导体区的电压相同。相应地，可以设置多个第四P型半导体区，该多个第四P型半导体区与上述多个第三P型半导体区一一对应且接触设置。其中，设置于第一侧壁的第三P型半导体区对应设置多个第四P型半导体区中的一个第四P型半导体区，且该第四P型半导体区设置于第三P型半导体区远离第一沟槽的第一侧壁的一侧。以及，设置于第二侧壁的第三P型半导体区对应设置多个第四P型半导体区中的一个第四P型半导体区，且该第四P型半导体区设置于第三P型半导体区远离第一沟槽的第二侧壁的一侧。源极依次通过相互对应设置的第四P型半导体区和第三P型半导体区与第一P型半导体区连接，以使源极加载的电压依次通过第四P型半导体区和第三P型半导体区输入到第一P型半导体区，使第一P型半导体区具有电压，从而能够有效屏蔽沟槽结构底部的栅介质层电场，进而提升器件工作的鲁棒性。
在本申请一些可能的实施方式中，也可以设置了多个源区，位于沟槽结构同一端的多个源区和多个第四P型半导体区交替设置。例如，位于同一沟槽结构中多个第一沟槽的第一侧壁处的多个源区和多个第四P型半导体区交替设置。以及，位于同一沟槽结构中多个 第一沟槽的第二侧壁处的多个源区和多个第四P型半导体区交替设置。
具体地，本申请对第四P型半导体区沿第二方向的宽度不作限定，例如，可以使第四P型半导体区沿第二方向的宽度与第一沟槽的宽度相同或相似，相应地，源区沿第二方向的宽度与相邻两个第一沟槽之间的沟槽间距相同或相似。当然，也可以使第四P型半导体区沿第二方向的宽度与第一沟槽的宽度不同，在此不作限定。
具体地，在第二方向上，相邻两个第一沟槽之间具有沟槽间距。本申请对沟槽间距的具体数值不作限定，例如，沟槽间距可以小于1um。可选地，沟槽间距的范围为50nm～0.5um。需要说明的是，沟槽间距小于100nm时，本申请提供的半导体器件将形成鳍式场效应晶体管(Fin Field-Effect Transistor，Fin FET)效应，可显著提高载流子沟道迁移率，进一步降低器件导通总电阻。
具体地，在第一方向上，第一沟槽具有沟槽长度。本申请对沟槽长度不作限定，例如，沟槽长度可以大于5um。
具体地，在第二方向上，第一沟槽具有沟槽宽度。本申请对沟槽宽度不作限定，例如，沟槽宽度可以小于1um。
具体地，在第一方向上，接触孔具有接触宽度，可以使沟槽间距不大于接触宽度。当然，也可以使沟槽间距大于接触宽度。在实际应用中，沟槽间距与接触宽度可以根据实际应用的环境需求进行确定，在此不作限定。
在本申请一些可能的实施方式中，第一P型半导体区是在沟道结构形成后，在沟槽结构的底部采用垂直离子注入工艺形成的，因此，第一P型半导体区在第三方向上的投影可以覆盖沟槽结构。并且，由于离子注入工艺过程中离子的扩散性，第一P型半导体区会向沟槽结构的底部外围扩散，即呈现出第一P型半导体区在半导体衬底上的正投影边缘位于沟槽结构在半导体衬底1的正投影边缘的外围。
在本申请一些可能的实施方式中，沟槽结构中的沟槽间距大于离子注入扩散尺寸时，例如在沟槽间距大于0.4um时，第一P型半导体区在各第一沟槽底部的部分之间会存在一定的间距，此时，第一P型半导体区在半导体衬底1上的正投影形状与沟槽结构在半导体衬底上的正投影形状相似。
在本申请一些可能的实施方式中，沟槽结构中的沟槽间距小于离子注入扩散尺寸时，例如在沟槽间距小于0.4um时，离子会扩散并充满第一沟槽之间的间距区域，即在第三方向上，第一P型半导体区还可以覆盖相邻两个第一沟槽之间的间隙。也就是说，第一P型半导体区在半导体衬底1上的正投影还覆盖相邻两个第一沟槽之间在第二方向上的间隙在半导体衬底上的正投影。此时，第一P型半导体区可以认为是沿第二方向延伸的面状区域，第一P型半导体区的形状可认为是矩形。
在本申请一些可能的实施方式中，第一P型半导体区在第三方向上的投影还可以覆盖第三P型半导体区。也就是说，第一P型半导体区在半导体衬底上的正投影不仅覆盖沟槽结构在半导体衬底上的正投影，还覆盖所有的第三P型半导体区在半导体衬底上的正投影。
在本申请一些可能的实施方式中，一般一个沟槽结构对应设置一个第一P型半导体区。也就是说，若设置了一个沟槽结构，则相应地设置一个第一P型半导体区。若设置了两个沟槽结构，则相应地设置两个第一P型半导体区。并且，这两个第一P型半导体区之间存在间隙。若设置了多个沟槽结构，则相应地设置多个第一P型半导体区。并且，每相邻两个第一P型半导体区之间存在间隙。
本申请实施例提供的半导体器件中，沟槽结构在第二方向上的第一沟槽的两个侧壁处的第二P型半导体区形成了SiC MOSFET的沟道区，因而，通过增大沟槽宽度或减小沟槽间距，可提高SiC MOSFET器件的导电沟道密度，降低SiC MOSFET器件的导通总电阻。
在本申请一些可能的实施方式中，半导体器件具体可以包括：N型的半导体衬底、外延层、沟槽结构、栅极、层间介质层、源极以及漏极。并且，外延层可以包括：第一N型半导体区、第二N型半导体区、第二P型半导体区、源区、第一P型半导体区、第三P型半导体区以及第四P型半导体区。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本实施例中，设置多个第三P型半导体区，在每一个第一沟槽的第一侧壁设置多个第三P型半导体区中的一个第三P型半导体区，并且在每一个第一沟槽的第二侧壁未设置第三P型半导体区。也就是说，仅在每一个第一沟槽的第一侧壁处分别设置第三P型半导体区。并且，这些第三P型半导体区均与第一P型半导体区相互接触，使第三P型半导体区均与第一P型半导体区连接，进行信号传输，则第三P型半导体区均与第一P型半导体区的电压相同。
相应地，也设置多个第四P型半导体区，该多个第四P型半导体区与上述多个第三P型半导体区一一对应且接触设置。其中，设置于第一侧壁的第三P型半导体区对应设置多个第四P型半导体区中的一个第四P型半导体区，且该第四P型半导体区设置于第三P型半导体区远离第一沟槽的第一侧壁的一侧。源极依次通过相互对应设置的第四P型半导体区和第三P型半导体区与第一P型半导体区连接，以使源极加载的电压依次通过第四P型半导体区和第三P型半导体区输入到第一P型半导体区，使第一P型半导体区具有电压，从而能够有效屏蔽沟槽结构底部的栅介质层电场，进而提升器件工作的鲁棒性。
在本实施例中，外延层还可以包括：第五P型半导体区，第五P型半导体区和源区同层设置，第五P型半导体区设置于第一沟槽的第二侧壁背离第一侧壁的一侧，且第五P型半导体区通过接触孔与源极接触。
在本实施例中，可以设置多个第五P型半导体区，该多个第五P型半导体区与每一个第一沟槽的第二侧壁一一对应设置。并且，位于第一沟槽的第二侧壁的多个源区和多个第五P型半导体区交替设置。
可选地，第五P型半导体区可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，第五P型半导体区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。示例性地，第五P型半导体区的掺杂浓度可以与第四P型半导体区的掺杂浓度相同或相似。
本申请实施例中，第一沟槽的第一侧壁处设置第三P型半导体区，不形成沟道。
在本申请一些可能的实施方式中，半导体器件可以具体包括：N型的半导体衬底、外延层、沟槽结构、栅极、层间介质层、源极以及漏极。并且，外延层可以包括：第一N型半导体区、第二N型半导体区、第二P型半导体区、源区、第一P型半导体区、第三P型半导体区以及第四P型半导体区。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本实施例中，设置多个第三P型半导体区，每一个第一沟槽的第一侧壁设置多个第三P型半导体区中的一个第三P型半导体区，并且每一个第一沟槽的第二侧壁未设置第三P型半导体区。也就是说，仅在每一个第一沟槽的第一侧壁处分别设置第三P型半导体区。并且，这些第三P型半导体区均与第一P型半导体区相互接触，使第三P型半导体区均与 第一P型半导体区连接，进行信号传输，则第三P型半导体区均与第一P型半导体区的电压相同。
在本实施例中，也设置多个第四P型半导体区，该多个第四P型半导体区与上述多个第三P型半导体区一一对应且接触设置。其中，设置于第一侧壁的第三P型半导体区对应设置多个第四P型半导体区中的一个第四P型半导体区，且该第四P型半导体区设置于第三P型半导体区远离第一沟槽的第一侧壁的一侧。源极依次通过相互对应设置的第四P型半导体区和第三P型半导体区与第一P型半导体区连接，以使源极加载的电压依次通过第四P型半导体区和第三P型半导体区输入到第一P型半导体区，使第一P型半导体区具有电压，从而能够有效屏蔽沟槽结构底部的栅介质层电场，进而提升器件工作的鲁棒性。
在本实施例中，仅在第一沟槽的第一侧壁处设置了第四P型半导体区，而在第一沟槽的第二侧壁处设置的均为源区。
在本申请一些可能的实施例中，第一沟槽的第一侧壁和第二侧壁位置也可以互换，即可以在第一沟槽的第二侧壁设置多个第三P型半导体区中的一个第三P型半导体区，并且在每一个第一沟槽的第一侧壁未设置第三P型半导体区。
在本申请一些可能的实施方式中，半导体器件具体可以包括：N型的半导体衬底、外延层、沟槽结构、栅极、层间介质层、源极以及漏极。并且，外延层可以包括：第一N型半导体区、第二N型半导体区、第二P型半导体区、源区、第一P型半导体区、第三P型半导体区以及第四P型半导体区。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本实施例中，第二沟槽的至少一个端部可以伸出多个第一沟槽中位于边缘的第一沟槽，在第二方向上，第二沟槽可以具有相对设置的第三侧壁和第四侧壁，第三P型半导体区可以设置于第二沟槽的第三侧壁和/或第四侧壁。示例性地，第二沟槽的两个端部可以均伸出多个第一沟槽中位于边缘的第一沟槽，第三P型半导体区可以设置于第二沟槽的第三侧壁和第四侧壁，也就是说，第二沟槽的第三侧壁和第四侧壁分别设置第三P型半导体区。并且，第三P型半导体区均与第一P型半导体区相互接触，从而可以使第三P型半导体区均与第一P型半导体区连接，进行信号传输，则第三P型半导体区均与第一P型半导体区的电压相同。相应地，第四P型半导体区与第三P型半导体区一一对应且接触设置。其中，设置于第三侧壁的第三P型半导体区对应设置一个第四P型半导体区，且该第四P型半导体区设置于第三P型半导体区远离第二沟槽的第三侧壁的一侧。以及，设置于第四侧壁的第三P型半导体区对应设置一个第四P型半导体区，且该第四P型半导体区设置于第三P型半导体区远离第二沟槽的第四侧壁的一侧。电压可以依次通过第四P型半导体区和第三P型半导体区输入到第一P型半导体区，使第一P型半导体区具有电压，从而能够有效屏蔽沟槽结构底部的栅介质层电场，进而提升器件工作的鲁棒性。
在本实施例中，外延层还可以包括：第五P型半导体区，第五P型半导体区和源区同层设置，第五P型半导体区可以设置于第一沟槽的第二侧壁背离第一侧壁的一侧，第五P型半导体区还可以设置于第一沟槽的第一侧壁背离第二侧壁的一侧，且第五P型半导体区通过接触孔与源极接触。
在本实施例中，可以设置多个第五P型半导体区，该多个第五P型半导体区与每一个第一沟槽的第一侧壁和第二侧壁一一对应设置。并且，位于第一沟槽的第一侧壁的多个源区和多个第五P型半导体区交替设置，位于第一沟槽的第二侧壁的多个源区和多个第五P 型半导体区交替设置。
可选地，第五P型半导体区可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，第五P型半导体区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。示例性地，第五P型半导体区的掺杂浓度可以与第四P型半导体区的掺杂浓度相同或相似。
本申请实施例中，第二沟槽的第三侧壁和第四侧壁处设置第三P型半导体区，不形成沟道。
在本申请一些可能的实施方式中，半导体器件具体可以包括：N型的半导体衬底、外延层、沟槽结构、栅极、层间介质层、源极以及漏极。并且，外延层可以包括：第一N型半导体区、第二N型半导体区、第二P型半导体区、源区、第一P型半导体区、第三P型半导体区以及第四P型半导体区。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
本申请实施例中，相邻两个沟槽结构中的部分沟槽结构中，沿第一方向排列的第一沟槽贯通。例如，左右相邻的两个沟槽结构中的第一边缘沟槽沿第一方向排列，且两个第一边缘沟槽相互贯通。左右相邻的两个沟槽结构中的第二边缘沟槽沿第一方向排列，且两个第二边缘沟槽相互贯通。又如，左侧沟槽结构中间的一条第一沟槽也可以和右侧沟槽结构中间的一条第一沟槽相互贯通。
相应地，接触孔可以划分为多个相互间隔设置的子接触孔，同一接触孔中相邻的两个子接触孔之间设置有至少一个贯通的第一沟槽。本申请对接触孔划分为的子接触孔的数量不作限定，例如，可以为两个、三个、四个或更多个。并且，本申请对同一接触孔中相邻的两个子接触孔之间设置的贯通的第一沟槽的数量也不作限定，例如，可以为一个、两个、三个、四个或更多个。这样可以提高接触孔的设计自由度，可提升SiC MOSFET器件的通流均匀性。
在本申请一些可能的实施方式中，半导体器件可以具体包括：N型的半导体衬底、外延层、沟槽结构、栅极、层间介质层、源极以及漏极。并且，外延层可以包括：第三N型半导体区、第一N型半导体区、第二N型半导体区、第二P型半导体区、源区、第一P型半导体区、第三P型半导体区以及第四P型半导体区。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本实施例中，第三N型半导体区可以设置于第一N型半导体区与半导体衬底之间。由于设置了第三N型半导体区，则可以使外延层中的第一P型半导体区在第三方向上的厚度设置的较厚一些，例如，可使第一P型半导体区在第三方向上的厚度设置大于1um。
在本实施例中，第三N型半导体区可以为掺杂有N型杂质的SiC，该N型杂质例如为氮(N)、磷(P)或砷(As)等。示例性地，第三N型半导体区的掺杂浓度可以小于第一N型半导体区的掺杂浓度。
第二方面，本申请实施例还提供了半导体器件的制备方法，在该制备方法中，可以包括以下步骤：在N型的半导体衬底上外延生长外延层；刻蚀外延层形成沟槽结构，沟槽结构包括多个第一沟槽和一个第二沟槽，多个第一沟槽中的每个第一沟槽沿平行于半导体衬底所在平面的第一方向延伸，且沿平行于半导体衬底所在平面的第二方向间隔排列，第二沟槽沿第二方向延伸，且第二沟槽与多个第一沟槽中的每个第一沟槽交叉设置且相互导通；在沟槽结构的底部形成第一P型半导体区，第一P型半导体区在第三方向上的投影覆盖沟 槽结构；在沟槽结构内依次形成栅介质层和栅极；在栅极上形成覆盖外延层的层间介质层；刻蚀层间介质层形成沿第二方向延伸的接触孔，接触孔暴露出外延层的部分区域，且接触孔在第三方向上的投影与栅极互不交叠；第一方向、第二方向以及第三方向相互交叉设置；在层间介质层上形成源极，源极通过接触孔与接触孔暴露出的外延层接触；在半导体衬底远离外延层的一侧形成漏极。
在一些可能的实施方式中，制备方法还可以包括：在沟槽结构内依次形成栅介质层和栅极之前，在沟槽结构的至少一个侧壁采用倾斜离子注入工艺，形成与第一P型半导体区接触的第三P型半导体区；采用离子注入工艺，在外延层中形成与源区同层设置的第四P型半导体区。
在一些可能的实施方式中，为了形成外延层，在N型的半导体衬底上外延生长外延层，可以包括如下步骤：采用外延工艺，在N型的SiC半导体衬底上，外延生长掺杂有N型杂质的SiC材料，形成外延层。本申请对外延层厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定外延层厚度的具体数值。
在一些可能的实施方式中，在N型的半导体衬底上外延生长外延层之后，制备方法还可以包括：采用离子注入工艺，在外延层的部分区域中进行离子注入，依次形成第二N型半导体区、第二P型半导体区以及源区，外延层中未进行离子注入的区域形成第一N型半导体区。示例性地，为了形成第二N型半导体区、第二P型半导体区以及源区，外延层中未进行离子注入的区域形成第一N型半导体区。采用离子注入工艺，在外延层的部分区域中进行离子注入，形成第二N型半导体区、第二P型半导体区以及源区，第一外延层中未进行离子注入的区域形成第一N型半导体区，可以包括如下步骤：
采用离子注入工艺，在外延层的表面进行N型杂质掺杂，形成第二N型半导体区。之后，采用离子注入工艺，在外延层的表面进行P型杂质掺杂，形成第二P型半导体区。之后，采用离子注入工艺，在外延层的表面进行N型杂质掺杂，形成源区，以及在第一沟槽的第一侧壁和第二侧壁处的外延层的表面进行P型杂质掺杂，形成与源区同层设置的第四P型半导体区。因此，本申请实施例中，经过该离子注入工艺后，外延层的部分区域形成了第二N型半导体区、第二P型半导体区、源区以及第四P型半导体区，而外延层中未采用该离子注入工艺进行离子注入的区域，则形成了第一N型半导体区。
在一些可能的实施方式中，为了形成沟槽结构，刻蚀外延层至第一N型半导体区，在外延层中形成沟槽结构，可以包括如下步骤：
首先，在外延层上形成沟槽掩膜(该沟槽掩膜可以是采用光刻胶形成的掩膜或者是硬掩膜板)，通过该沟槽掩膜将不需要形成沟槽结构的外延层中的区域遮盖上，而将需要形成沟槽结构的外延层中的区域暴露出来。之后，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对外延层中未被沟槽掩膜遮盖的区域进行刻蚀，直至刻蚀至第一N型半导体区中，且暴露出第一P型半导体区时停止刻蚀，以在外延层中形成由多个第一沟槽和第二沟槽构成的沟槽结构。
在一些可能的实施方式中，为了形成第一P型半导体区，在沟槽结构的底部形成第一P型半导体区，在第三方向上，第一P型半导体区覆盖沟槽结构，可以包括如下步骤：
采用垂直离子注入工艺，向沟槽结构的底部掺杂P型杂质，形成与沟槽结构底部图形一致或面状区域的第一P型半导体区。本申请对第一P型半导体区的厚度(即在第三方向上的厚度)不作限定。在实际应用中，可以根据实际应用环境的需求，确定第一P型半导 体区的厚度的具体数值。
在一些可能的实施方式中，为了形成第三P型半导体区，采用倾斜离子注入工艺，在每一个第一沟槽沿第一方向上的第一侧壁和第二侧壁上，分别形成与第一P型半导体区接触的第三P型半导体区，可以包括如下步骤：
采用倾斜离子注入工艺，在每一个第一沟槽的第一侧壁和第二侧壁的表面进行P型杂质掺杂，分别形成与第一P型半导体区接触的第三P型半导体区。
在一些可能的实施方式中，为了形成栅介质层，在沟槽结构中形成栅介质层，可以包括如下步骤：采用氧化工艺，对沟槽结构的表面进行氧化处理，使沟槽结构的表面形成栅介质层。
在一些可能的实施方式中，为了形成栅极，在形成有栅介质层的沟槽结构中形成栅极，可以包括如下步骤：
首先，采用沉积工艺，在形成有沟槽结构的外延层的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽结构，且在采用多晶硅材料填充沟槽结构后外延层的整体上覆盖多晶硅材料膜层。接着，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对未被沟槽掩膜遮盖的多晶硅材料区域进行刻蚀，直至刻蚀至暴露出源区和第四P型半导体区时停止刻蚀，以形成栅极。
在一些可能的实施方式中，为了形成层间介质层，在栅极上形成覆盖整个外延层的层间介质层，可以包括如下步骤：采用沉积工艺，在整个外延层上沉积层间介质层，并使层间介质层覆盖整个外延层。
在一些可能的实施方式中，为了形成接触孔，刻蚀层间介质层，形成沿第二方向延伸的接触孔，可以包括如下步骤：
首先，在外延层上形成接触孔掩膜(该接触孔掩膜可以是采用光刻胶形成的掩膜或者是硬掩膜板)，通过该接触孔掩膜将不需要形成接触孔的区域遮盖上，而将需要形成接触孔的区域暴露出来。之后，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对层间介质层未被接触孔掩膜遮盖的区域进行刻蚀，暴露出源区的部分区域，例如源区在第一方向上位于栅极两侧的部分，以及暴露出第四P型半导体区位于栅极两侧的部分。
在一些可能的实施方式中，为了形成源极和漏极，在层间介质层上形成源极，并使源极通过接触孔与源区接触。以及在半导体衬底远离外延层的一侧形成漏极，可以包括如下步骤：
采用沉积工艺，在层间介质层上沉积金属材料，形成源极。并通过金属材料填充接触孔，使源极通过接触孔中填充的金属材料与源区接触。示例性地，可以在形成源极之前，采用沉积工艺，在半导体衬底远离外延层的一侧沉积金属材料，形成漏极。或者，也可以在形成源极之后，采用沉积工艺，在半导体衬底远离外延层的一侧沉积金属材料，形成漏极。
本申请对源极和漏极的材料不作限定，例如，形成源极和漏极的材料可以为金属材料。示例性地，该金属材料可以包括W、Al、Ti、Cu、Mo或Pt。
第三方面，本申请实施例还提供了一种功率转换电路，该功率转换电路可以为交流-直流转换电路和/或直流-直流转换电路。该功率转换电路可以包括：电路板和一个或多个半导体器件，并且该半导体器件与电路板连接。其中，该半导体器件可以为如第一方面或 第一方面的各种可能设计中的半导体器件，或者如采用第二方面或第二方面的各种可能设计中制备的半导体器件。由于上述半导体器件的性能较好，因而，包括上述半导体器件的功率转换电路的性能也较好。以及，该功率转换电路解决问题的原理与前述半导体器件可以解决问题的原理相似，因此该功率转换电路的技术效果可以参照前述半导体器件的技术效果，重复之处不再赘述。
第四方面，本申请实施例还提供了一种车辆，该车辆可以包括功率转换电路。其中，该功率转换电路可以为如第三方面或第三方面的各种可能设计中的功率转换电路。由于上述功率转换电路的性能较好，因而，包括上述功率转换电路的车辆的电路性能也较好。以及，该车辆解决问题的原理与前述功率转换电路可以解决问题的原理相似，因此该车辆的技术效果可以参照前述功率转换电路的技术效果，重复之处不再赘述。
附图说明
图1为SiC MOSFET器件中沟道区电阻和JFET区电阻之间的关系图；
图2a为本申请一种实施例提供的电动汽车的结构示意图；
图2b为本申请一种实施例提供的电子设备的结构示意图；
图3为本申请一种实施例提供的半导体器件的俯视结构示意图；
图4为图3中沿A1A2切线方向上的剖视结构示意图；
图5为图3中沿A3A4切线方向上的剖视结构示意图；
图6a为图3中沿V1V2切线方向上的一种剖视结构示意图；
图6b为图3中沿V1V2切线方向上的另一种剖视结构示意图；
图7为图3中沿V3V4切线方向上的剖视结构示意图；
图8为图3中的局部立体结构示意图；
图9为图8所示的半导体器件中未设置层间介质层和源极时的立体结构示意图；
图10为图8所示的半导体器件中的沟槽结构的立体结构示意图；
图11为本申请实施例提供的半导体器件产生导通电流时的一些示意图；
图12为图11中沿C1C2切线方向上的剖视结构示意图；
图13为本申请实施例提供的半导体器件的制备方法的一些流程图；
图14a至图14i分别为本申请实施例提供的一种制备半导体器件的过程的结构示意图；
图15为本申请另一种实施例提供的半导体器件的立体结构示意图；
图16为图15所示的半导体器件中未设置层间介质层和源极时的立体结构示意图；
图17为图15所示的半导体器件中的沟槽结构的结构示意图；
图18为本申请又一种实施例提供的半导体器件的立体结构示意图；
图19为图18所示的半导体器件中未设置层间介质层和源极时的立体结构示意图；
图20为图18所示的半导体器件中的沟槽结构的立体结构示意图；
图21为本申请另一种实施例提供的半导体器件的俯视结构示意图；
图22为图21中沿B1B2切线方向上的剖视结构示意图；
图23为图21中沿B3B4切线方向上的剖视结构示意图；
图24a为图21中沿X1X2切线方向上的一种剖视结构示意图；
图24b为图21中沿X1X2切线方向上的另一种剖视结构示意图；
图25为图21中沿X3X4切线方向上的剖视结构示意图；
图26为图21中的局部立体结构示意图；
图27为图26所示的半导体器件中未设置层间介质层和源极时的立体结构示意图；
图28为图27所示的半导体器件中的局部立体结构示意图；
图29为本申请另一种实施例提供的半导体器件的俯视结构示意图；
图30为本申请又一种实施例提供的半导体器件的俯视结构示意图；
图31为本申请又一种实施例提供的半导体器件的立体结构示意图。
附图标记：
010-电动汽车，012-蓄电池，0100-电子设备，0110-功率转换电路，0120-负载模块，0200-电源，0111-DC-DC转换器，1-半导体衬底，100-外延层，2-第一N型半导体区，3-第二N型半导体区，4-第二P型半导体区，5-第四P型半导体区，6-源区，7-沟槽结构，8-第一P型半导体区，9-第三P型半导体区，10-栅介质层，11-栅极，12-层间介质层，13-源极，14-漏极，15-第五P型半导体区，16-第三N型半导体区，71-第一沟槽，72-第二沟槽，121-接触孔，x-第一方向，y-第二方向，z-第三方向，C-沟槽间距；D-沟槽长度，E-沟槽宽度，F-接触宽度，S1-第一侧壁，S2-第二侧壁，S3-第三侧壁，S4-第四侧壁。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。方法实施例中的具体操作方法也可以应用于装置实施例或系统实施例中。需要说明的是，在本申请的描述中“至少一个”是指一个或多个，其中，多个是指两个或两个以上。鉴于此，本申请实施例中也可以将“多个”理解为“至少两个”。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，字符“/”，如无特殊说明，一般表示前后关联对象是一种“或”的关系。另外，需要理解的是，在本申请的描述中，“第一”、“第二”等词汇，仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。
需要指出的是，本申请实施例中“连接”指的是电连接，两个电学元件连接可以是两个电学元件之间的直接或间接连接。例如，A与B连接，既可以是A与B直接连接，也可以是A与B之间通过一个或多个其它电学元件间接连接，例如A与B连接，也可以是A与C直接连接，C与B直接连接，A与B之间通过C实现了连接。
并且，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本申请更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本申请中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本申请保护范围内。本申请的附图仅用于示意相对位置关系不代表真实比例。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本申请。但是本申请能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广。因此本申请不受下面公开的具体实施方式的限制。说明书后续描述为实施本申请的较佳实施方式，然而描述是以说明本申请的一般原则为目的，并非用以限定本申请的范围。
为了方便理解本申请实施例提供的半导体器件、其制备方法、功率转换电路及车辆，下面首先介绍一下其应用场景。
本申请实施例提供的半导体器件可以应用在车辆(例如电动汽车)中，例如可以应用于车载微控制单元(micro controller unit，MCU)、车载电池充电器(on-board battery charger，OBC)等。应注意的是，本申请实施例提出的半导体器件，旨在包括但不限于应用在这些和任意其它适合类型的器件中。下面以车辆为电动汽车为例进行说明。
图2a为本申请实施例提供的电动汽车的结构示意图。参照图2a，电动汽车010中可以包括功率转换电路0110和蓄电池012。
在一种可能的实现方式中，该功率转换电路0110可以包括交流(Alternating Current，AC)-直流(Direct Current，DC)转换电路和DC-DC转换电路，功率转换电路0110也可以称为逆变器。示例性地，在电动汽车充电时，电动汽车010可以与三相电网连接，接收三相电网提供的三相交流电。通过控制功率转换电路0110中的AC-DC转换电路的功率开关管工作，可使AC-DC转换电路将三相交流电转换为直流电，并且通过控制功率转换电路0110中的DC-DC转换电路的功率开关管工作，可使DC-DC转换电路对AC-DC转换电路输出的直流电进行调压，从而为蓄电池012提供电压适配的直流电，进而使蓄电池012可以存储该直流电，实现充电的功能。
在另一种可能的实现方式中，功率转换电路0110还可以是DC-DC转换电路，电动汽车010还可以包括负载013，该负载013可以是电动汽车010的车载设备、动力系统等等。示例性地，通过控制功率转换电路0110的DC-DC转换电路的功率开关管工作，可使功率转换电路0110将蓄电池输出的直流电进行调压后输出给负载013，从而为负载013提供电压适配的直流电。
本申请实施例提供的半导体器件，为沟槽栅结构的MOSFET，可以提高导通沟道密度，同时也不会提高JFET区电阻，从而使导通总电阻降低，进而提升器件性能，降低器件损耗。示例性地，本申请实施例提供的半导体器件可以应用到车辆的功率转换电路0110中，作为AC-DC转换器和/或DC-DC转换器中的功率开关管。由于本申请实施例提供的半导体器件的器件性能较好，在该半导体器件应用于AC-DC转换器和/或DC-DC转换器中时，可以提高AC-DC转换器和/或DC-DC转换器的性能以及降低驱动损耗，从而提高整个电路的性能以及降低驱动损耗。
本申请实施例提供的半导体器件也可以被广泛应用在各种电子设备中，例如可以应用于具有逻辑器件或存储器件等的电子设备中。示例性地，该电子设备可以为智能手机、智能电视、笔记本电脑、掌上电脑(personal digital assistant，PDA)、具备无线通讯功能的可穿戴设备(如智能手表、智能眼镜、智能手环)等。应注意的是，本申请实施例提出的半导体器件，旨在包括但不限于应用在这些和任意其它适合类型的电子设备中。
图2b为本申请实施例提供的电子设备的结构示意图。参照图2b，本申请实施例提供的电子设备0100包括功率转换电路0110及负载模块0120，功率转换电路0110与负载模块0120电性连接。示例性地，电子设备0100可以是任何用电设备。例如，智能手机、智能电视、笔记本电脑、掌上电脑(personal digital assistant，PDA)、具备无线通讯功能的可穿戴设备(如智能手表、智能眼镜、智能手环)、车载微控制单元(micro controller unit，MCU)、车载电池充电器(on-board battery charger，OBC)等。应注意的是，本申请对电子设备的具体类型不作任何限定。
在一些实施例中，功率转换电路0110可以为直流(direct current，DC)-直流功率转换电路，用于将直流电进行升压或降压变化处理后输出直流电，以为负载模块0120供电。例如，功率转换电路0110可将电源0200输出的直流电(例如48V)变换为用于所有类型负载模块0120的直流电，并输出至负载模块0120，以供负载模块0120工作。本申请对电源0200及负载模块0120不作任何限制，电源0200可以是任何能输出直流电的设备或元件，例如，电源0200可以是电池(例如蓄电池)，则功率转换电路0110可以接收电池提供的电池电压，并将电池电压转换为负载模块0120的工作电压后，输出给负载模块0120。负载模块0120可以是任何使用直流电的功能模块，例如负载模块0120可以是处理器、芯片等。
参照图2a，功率转换电路0110可以包括DC-DC转换器0111。具体工作时，DC-DC转换器0111中的MOSFET工作在一定的开关频率下，使DC-DC转换器0111将电源0200的直流电，进行升压或降压变化处理后，输出至负载模块0120以提供工作电压的直流电。示例性地，DC-DC转换器例如可以为：Buck(降压式)转换器、Boost(升压式)转换器、半桥转换器、全桥转换器和电感-电感-电容(inductor-inductor-capacitor，LLC)谐振转换器等。
本申请实施例提供的半导体器件，为沟槽栅结构的MOSFET，可以提高导通沟道密度，同时也不会提高JFET区电阻，从而使导通总电阻降低，进而提升器件性能，降低器件损耗。示例性地，本申请实施例提供的半导体器件可以应用到DC-DC转换器0111中，作为DC-DC转换器0111中的MOSFET。由于本申请实施例提供的半导体器件的器件性能较好，在该半导体器件应用于DC-DC转换器0111中的MOSFET中时，可以提高DC-DC转换器0111的性能以及降低驱动损耗，从而提高整个电子设备的性能以及降低驱动损耗。
需要说明的是，上述场景描述仅是举例说明本申请的半导体器件的一些可实现的应用方式。本申请对本申请实施例提供的半导体器件的具体应用的场景不作限定，可以根据实际应用的需求进行确定。
在本申请提供的一些实施例中，半导体衬底1和外延层100的材料可以为SiC，则本申请实施例提供的半导体器件为SiC MOSFET。
需要明说的是，在本申请中，在前缀有N或P的层和区域中，分别表示电子或者空穴为多数载流子。此外，标记于N或P的“+”表示掺杂浓度比未标记+的层或区域的掺杂浓度高，且“+”的数量越多，表示掺杂浓度越高。且包含有相同数量“+”的N或P表示为相近的掺杂浓度并不限于掺杂浓度相同。以及，标记于N或P的“-”表示掺杂浓度比未标记-的层或区域的掺杂浓度低，且“-”的数量越多，表示掺杂浓度越低。包含有相同数量“-”的N或P表示为相近的掺杂浓度并不限于掺杂浓度相同。
另外还需要说明的是，本申请中两个区的掺杂浓度的比较仅是指该两个区所掺杂的杂质的浓度大小的比较，对杂质的成分，用于掺杂该杂质的衬底不作限定，即杂质的成分可以相同，也可以不相同；用于掺杂该杂质的衬底的材料可以相同，也可以不相同。
图3示出了本申请一种实施例提供的半导体器件的俯视结构示意图，图4示出了图3中沿A1A2切线方向上的剖视结构示意图，图5示出了图3中沿A3A4切线方向上的剖视结构示意图，图6a示出了图3中沿V1V2切线方向上的一种剖视结构示意图，图6b示出了图3中沿V1V2切线方向上的另一种剖视结构示意图，图7示出了图3中沿V3V4切线方向上的剖视结构示意图，图8示出了图3中的局部立体结构示意图，图9示出了图8所示的半导体器件中未设置层间介质层12和源极13时的立体结构示意图，图10示出了图8 所示的半导体器件中沟槽结构的立体结构示意图。
参照图3至图10，本申请实施例提供的半导体器件，具体可以包括：N型的半导体衬底1、外延层100、沟槽结构7、栅极11、层间介质层12、源极13以及漏极14。其中，外延层100可以包括第一P型半导体区8。示例性地，外延层100还可以包括：依次设置于半导体衬底1上的第一N型半导体区2、第二N型半导体区3、第二P型半导体区4以及源区6，第一P型半导体区8设置于第一N型半导体区2内。
在本申请中，半导体衬底1可以为掺杂有五价元素的SiC单晶衬底。外延层100可以采用外延生长生成的掺杂有相应杂质的SiC材料。例如，第一N型半导体区2可以是采用外延生长形成的外延层100的部分区域，第二N型半导体区3和源区6可以是采用离子注入工艺，通过对外延层100进行掺杂形成的。并且，N型半导体区中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。示例性地，半导体衬底1的掺杂浓度一般大于第二N型半导体区3的掺杂浓度，第二N型半导体区3的掺杂浓度一般大于第一N型半导体区2的掺杂浓度，源区6的掺杂浓度一般大于第二N型半导体区3的掺杂浓度。
在本申请中，第二P型半导体区4和第一P型半导体区8可以是采用离子注入工艺，通过对外延层100进行掺杂形成的。并且，P型半导体区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。
继续参照图3至图10，沟槽结构7设置于外延层100中，且在垂直于半导体衬底1所在平面的第三方向z上，沟槽结构7延伸至第一N型半导体区2中且与第一P型半导体区8接触。第一P型半导体区8在第三方向z上的投影可以覆盖沟槽结构7。沟槽结构7具体可以包括多个第一沟槽71和一个第二沟槽72，多个第一沟槽71中的每个第一沟槽71沿平行于半导体衬底1所在平面的第一方向x延伸，且沿平行于半导体衬底1所在平面的第二方向y间隔排列，第二沟槽72沿第二方向y延伸，且第二沟槽72与多个第一沟槽71中的每个第一沟槽71交叉设置且相互导通，第二沟槽72的主要作用为连通各第一沟槽71，在外延层100中通过设置第一沟槽71和第二沟槽72可以形成紧密排列的沟槽结构7。其中，第一方向x、第二方向y以及第三方向z相互交叉设置，例如，第一方向x、第二方向y以及第三方向z相互垂直设置。
继续参照图3至图10，栅极11隔着栅介质层10填充设置于沟槽结构7内，栅极11中设置于多个第一沟槽71的各部分沿第一方向x延伸，栅极11中设置于第二沟槽72的部分沿第二方向y延伸，并用于连通栅极11中沿第一方向x延伸的各部分。沟槽结构7的存在使栅极11嵌入在SiC材料的外延层100内部，栅极11通过栅介质层10与第二P型半导体区4一起形成SiC MOSFET器件的沟槽栅结构，使本申请实施例提供的半导体器件为沟槽栅结构的SiC MOSFET。
本申请对栅极11的材料不作限定，例如，栅极11的材料可以是多晶硅材料，也可以是金属(例如W、Al、Ti、Cu、Mo或Pt)等其它具有良好导电特性的材料。
继续参照图3至图10，层间介质层12设置在栅极11上且覆盖栅极11。源极13设置于层间介质层12上，即源极13覆盖于整个层间介质层12上。漏极14设置于半导体衬底1远离外延层100的一侧，即漏极14覆盖于半导体衬底1未设置有外延层100的一侧上。在实际应用中，源极13与漏极14之间需要传输信号，则可在层间介质层12中设置沿第二方向y延伸的接触孔121。为了避免源极13与栅极11接触，可使接触孔121在第三方向z上的投影与栅极11互不交叠，即接触孔121与栅极11互不交叠。并使接触孔121暴 露出源区6的部分区域，如接触孔121可以暴露出源区6在第一方向x上位于栅极11两侧的部分，从而使源极13能够通过接触孔121与源区6接触，实现源极13与源区6连接的效果，且源极13可以与第一P型半导体区8导通。在栅极11控制沟道导通时，源极13与漏极14之间即可传输信号，其中，沟槽结构7中的各第一沟槽71在第二方向y上相对设置的两个侧壁的部分即为沟道。
本申请对形成层间介质层12的材料不作限定，例如，形成层间介质层12的材料可以是介电材料，该介电材料包括但不限于二氧化硅(SiO 2)、氮氧化硅(SiNO)、碳氧化硅(SiCO)、氮化硅(SiNx)等。
本申请对形成源极13和漏极14的材料不作限定，例如，形成源极13和漏极14的材料可以为金属材料。示例性地，该金属材料可以包括W、Al、Ti、Cu、Mo或Pt等。
本申请实施例提供的半导体器件，由于层间介质层12中设置的接触孔121的延伸方向为第二方向y，沟槽结构7的各第一沟槽71的延伸方向为第一方向x，则接触孔121的延伸方向与各第一沟槽71的延伸方向相互垂直，即将接触孔121放置在垂直于第一沟道71的方向上，进而相比现有技术中沟槽结构与接触孔相互平行的设置方式，本申请实施例提供的半导体器件，降低了接触孔121对相邻第一沟槽71在第二方向y上的沟槽间距C的限制，能够使沟槽结构制备的更加紧密，即栅极11也会更加紧密。因此，本申请实施例提供的半导体器件的沟槽结构阵列密度，可远高于现有技术中器件结构的沟槽结构阵列密度，因而提高了SiC MOSFET的沟道密度，明显降低了器件的导通总电阻，提升器件性能，降低器件损耗。
并且，在SiC MOSFET器件工作时，源极13会加载电压，由于第一P型半导体区8与源极13导通，则源极13上加载的电压会输入到第一P型半导体区8中，使第一P型半导体区8也具有相应的电压，从而能够有效屏蔽沟槽结构7的底部的栅介质层10电场，进而提升器件工作的鲁棒性。
示例性地，本申请实施例提供的SiC MOSFET在应用到电子设备中时，其源极13可接地，其漏极14可连接其他元件，则SiC MOSFET的源极13的电压为接地电压(0V)。由于第一P型半导体区8与源极13导通，则第一P型半导体区8的电压也为接地电压，从而能够有效屏蔽沟槽结构7底部的栅介质层10电场，进而提升器件工作的鲁棒性。
示例性地，本申请实施例提供的SiC MOSFET在应用到电子设备中时，其源极13也可连接其他元件，其漏极14也连接其他元件，则SiC MOSFET的源极13的电压为其他元件输入的信号的电压。由于第一P型半导体区8与源极13导通，则第一P型半导体区8的电压也为该输入的信号的电压，从而能够有效屏蔽沟槽结构7底部的栅介质层10电场，进而提升器件工作的鲁棒性。
本申请对第一P型半导体区8在第三方向z上的厚度不作限定。在本申请一些实施例中，第一P型半导体区8在第三方向z上的厚度的范围可以小于1um，例如，第一P型半导体区8在第三方向z上的厚度的范围可以为0.3um～0.8um。
在本申请一些实施例中，半导体器件中可以存在多个沟槽结构7和多个接触孔121，具体可以在相邻的两个接触孔121之间设置一个沟槽结构7，这样可以使信号流通较均匀。示例性地，参照图3至图5，示例出两个沟槽结构7和三个接触孔121。当存在多个沟槽结构7时，各沟槽结构7中的结构参数可以相同，可以保证沟槽结构7均匀分布。例如第一沟槽71的数量可以相同，第一沟槽71之间的沟槽间距可以相同，各第一沟槽71的沟 槽长度可以相同，第二沟槽72的长度可以相同。示例性地，参照图3，两个沟槽结构7分别设置了5个第一沟槽71。需要说明的是，图3示出的沟槽结构7中设置的第一沟槽71的数量仅是为了进行解释说明，并不限制实际制备出的半导体器件中的第一沟槽71的数量。在实际应用中，沟槽结构7中的第一沟槽71的数量，可以根据实际应用的需求进行确定，本申请对此不作限定。
在本申请一些实施例中，也可以使部分沟槽结构7中的第一沟槽71的数量相同，其余部分沟槽结构7中的第一沟槽71的数量不同。或者，也可以使不同沟槽结构7中的第一沟槽71的数量不同。在实际应用中，沟槽结构7中的第一沟槽71的数量，可以根据实际应用的需求进行确定，本申请对此不作限定。
在本申请一些实施例中，在第二方向y上，可以将沟槽结构7中处于边缘的两个第一沟槽71分别定义为第一边缘沟槽和第二边缘沟槽，接触孔121由第一边缘沟槽背离第二边缘沟槽的一侧沿第二方向延伸至第二边缘沟槽背离第一边缘沟槽的一侧。示例性地，参照图3，在第二方向y上，将两个沟槽结构7处于上下边缘的两个第一沟槽71分别定义为第一边缘沟槽和第二边缘沟槽，则接触孔121由第一边缘沟槽背离第二边缘沟槽的一侧沿第二方向y延伸至第二边缘沟槽背离第一边缘沟槽的一侧。也就是说，接触孔121是连续的开口，并且不同沟槽结构7中的第一沟槽71之间并未贯通。
在本申请一些实施例中，参照图4、图8至图10，外延层100还可以包括：第三P型半导体区9和第四P型半导体区5。第三P型半导体区9设置于沟槽结构7的至少一个侧壁，第四P型半导体区5和源区6同层设置。第三P型半导体区9与第一P型半导体区8相互接触，第四P型半导体区5与第三P型半导体区9一一对应设置且相互接触。电压可以依次通过第四P型半导体区5和第三P型半导体区9输入到第一P型半导体区8，从而能够有效屏蔽沟槽结构7底部的栅介质层10电场，进而提升器件工作的鲁棒性。
具体地，第二P型半导体区4、第一P型半导体区8、第三P型半导体区9以及第四P型半导体区5，可以是采用离子注入工艺，通过对外延层100进行掺杂形成的。并且，P型半导体区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。
示例性地，第一P型半导体区8、第三P型半导体区9以及第四P型半导体区5的掺杂浓度大于第二P型半导体区4的掺杂浓度。可选地，第一P型半导体区8、第三P型半导体区9以及第四P型半导体区5的掺杂浓度可相同或相似。当然，也可以使第一P型半导体区8、第三P型半导体区9以及第四P型半导体区5的掺杂浓度至少两个不相同。需要说明的是，第一P型半导体区8、第三P型半导体区9以及第四P型半导体区5的掺杂浓度，可以根据实际应用环境的需求进行确定，在此不作限定。
在本申请一些实施例中，参照图4和图10，在第一方向x上，多个第一沟槽71中的每个第一沟槽71可以具有相对设置的第一侧壁S1和第二侧壁S2，第三P型半导体区9可以设置于多个第一沟槽71中的至少一个第一沟槽71的第一侧壁S1和第二侧壁S2，也就是说，至少一个第一沟槽71的第一侧壁S1和第二侧壁S2分别设置了第三P型半导体区9。并且，第三P型半导体区9均与第一P型半导体区8相互接触，从而可以使第三P型半导体区9均与第一P型半导体区8连接，进行信号传输，则第三P型半导体区9均与第一P型半导体区8的电压相同。相应地，第四P型半导体区5与第三P型半导体区9一一对应且接触设置，第四P型半导体区5可以通过接触孔121与对应的源极13接触。其中，设置于第一侧壁S1的第三P型半导体区9对应设置一个第四P型半导体区5，且该第 四P型半导体区5设置于第三P型半导体区9远离第一沟槽71的第一侧壁S1的一侧。以及，设置于第二侧壁S2的第三P型半导体区9对应设置一个第四P型半导体区5，且该第四P型半导体区5设置于第三P型半导体区9远离第一沟槽71的第二侧壁S2的一侧。源极13依次通过相互对应设置的第四P型半导体区5和第三P型半导体区9与第一P型半导体区8连接，以使源极13加载的电压依次通过第四P型半导体区5和第三P型半导体区9输入到第一P型半导体区8，使第一P型半导体区8具有电压，从而能够有效屏蔽沟槽结构7底部的栅介质层10电场，进而提升器件工作的鲁棒性。
在本申请一些实施例中，可以设置多个第三P型半导体区9，每一个第一沟槽71的第一侧壁S1设置多个第三P型半导体区9中的一个第三P型半导体区9，并且每一个第一沟槽71的第二侧壁S2也设置多个第三P型半导体区9中的一个第三P型半导体区9。也就是说，每一个第一沟槽71的第一侧壁S1和第二侧壁S2分别设置了第三P型半导体区9。并且，这些第三P型半导体区9均与第一P型半导体区8相互接触，从而可以使第三P型半导体区9均与第一P型半导体区8连接，进行信号传输，则第三P型半导体区9均与第一P型半导体区8的电压相同。相应地，可以设置多个第四P型半导体区5，该多个第四P型半导体区5与上述多个第三P型半导体区9一一对应且接触设置。其中，设置于第一侧壁S1的第三P型半导体区9对应设置多个第四P型半导体区5中的一个第四P型半导体区5，且该第四P型半导体区5设置于第三P型半导体区9远离第一沟槽71的第一侧壁S1的一侧。以及，设置于第二侧壁S2的第三P型半导体区9对应设置多个第四P型半导体区5中的一个第四P型半导体区5，且该第四P型半导体区5设置于第三P型半导体区9远离第一沟槽71的第二侧壁S2的一侧。源极13依次通过相互对应设置的第四P型半导体区5和第三P型半导体区9与第一P型半导体区8连接，以使源极13加载的电压依次通过第四P型半导体区5和第三P型半导体区9输入到第一P型半导体区8，使第一P型半导体区8具有电压，从而能够有效屏蔽沟槽结构7底部的栅介质层10电场，进而提升器件工作的鲁棒性。
值得注意的是，本申请实施例提供的半导体器件，由于在沟槽结构7的第一侧壁S1和第二侧壁S2处分别设置了第三P型半导体区9，设置于沟槽结构7的第一侧壁S1和第二侧壁S2处的第二P型半导体区4(即第四P型半导体区5下方的第二P型半导体区4)并不会受栅极11的控制而具备沟道的性能。因此，在第二方向y上，栅极11对应的沟槽结构7侧壁的部分即为沟道。
示例性地，参照图8至图10，本申请实施例提供的半导体器件中，也可以设置了多个源区6，位于沟槽结构7同一端的多个源区6和多个第四P型半导体区5交替设置。例如，位于同一沟槽结构7中多个第一沟槽71的第一侧壁S1处的多个源区6和多个第四P型半导体区5交替设置。以及，位于同一沟槽结构7中多个第一沟槽71的第二侧壁S2处的多个源区6和多个第四P型半导体区5交替设置。
具体地，本申请对第四P型半导体区5沿第二方向y的宽度不作限定，例如，可以使第四P型半导体区5沿第二方向y的宽度与第一沟槽71的宽度相同或相似，相应地，源区6沿第二方向y的宽度与相邻两个第一沟槽71之间的沟槽间距C相同或相似。当然，也可以使第四P型半导体区5沿第二方向y的宽度与第一沟槽71的宽度不同，在此不作限定。
具体地，参照图3与图9，在第二方向y上，相邻两个第一沟槽71之间具有沟槽间距 C。本申请对沟槽间距C的具体数值不作限定，例如，沟槽间距C可以小于1um。可选地，沟槽间距C的范围为50nm～0.5um。需要说明的是，沟槽间距C小于100nm时，本申请提供的半导体器件将形成鳍式场效应晶体管(Fin Field-Effect Transistor，Fin FET)效应，可显著提高载流子沟道迁移率，进一步降低器件导通总电阻。
具体地，继续参照图3、图4和图9，在第一方向上，第一沟槽71具有沟槽长度D。本申请对沟槽长度D不作限定，例如，沟槽长度D可以大于5um。
具体地，继续参照图3，在第二方向y上，第一沟槽71具有沟槽宽度E。本申请对沟槽宽度E不作限定，例如，沟槽宽度E可以小于1um。
具体地，继续参照图3，在第一方向x上，接触孔121具有接触宽度F，可以使沟槽间距C不大于接触宽度F。当然，也可以使沟槽间距C大于接触宽度F。在实际应用中，沟槽间距C与接触宽度F可以根据实际应用的环境需求进行确定，在此不作限定。
在本申请一些实施例中，第一P型半导体区8是在沟道结构7形成后，在沟槽结构7的底部采用垂直离子注入工艺形成的，因此，第一P型半导体区8在第三方向z上的投影可以覆盖沟槽结构7。并且，由于离子注入工艺过程中离子的扩散性，第一P型半导体区8会向沟槽结构7的底部外围扩散，即呈现出第一P型半导体区8在半导体衬底1上的正投影边缘位于沟槽结构7在半导体衬底1上的正投影边缘的外围。
在本申请一些实施例中，参照图6a，沟槽结构7中的沟槽间距C大于离子注入扩散尺寸时，例如在沟槽间距C大于0.4um时，第一P型半导体区8在各第一沟槽71底部的部分之间会存在一定的间距，此时，第一P型半导体区8在半导体衬底1上的正投影形状与沟槽结构7在半导体衬底1上的正投影形状相似。
在本申请另一些实施例中，参照图6b，沟槽结构7中的沟槽间距C小于离子注入扩散尺寸时，例如在沟槽间距C小于0.4um时，离子会扩散并充满第一沟槽之间的间距区域，即第一P型半导体区8在第三方向z上的投影还可以覆盖相邻两个第一沟槽71之间的间隙。也就是说，第一P型半导体区8在半导体衬底1上的正投影还覆盖相邻两个第一沟槽71之间在第二方向y上的间隙在半导体衬底1上的正投影。此时，第一P型半导体区8可以认为是沿第二方向y延伸的面状区域，第一P型半导体区8的形状可认为是矩形。
在本申请一些实施例中，参照图3至图10，第一P型半导体区8在第三方向z上的投影还可以覆盖第三P型半导体区9。也就是说，第一P型半导体区8在半导体衬底1上的正投影不仅覆盖沟槽结构7在半导体衬底1上的正投影，还覆盖所有的第三P型半导体区9在半导体衬底1上的正投影。
在本申请一些实施例中，参照图3至图10，一般一个沟槽结构7对应设置一个第一P型半导体区8。也就是说，若设置了一个沟槽结构7，则相应地设置一个第一P型半导体区8。若设置了两个沟槽结构7，则相应地设置两个第一P型半导体区8。并且，这两个第一P型半导体区8之间存在间隙。若设置了多个沟槽结构7，则相应地设置多个第一P型半导体区8。并且，每相邻两个第一P型半导体区8之间存在间隙。
本申请实施例提供的半导体器件中，沟槽结构7在第二方向y上的第一沟槽71的两个侧壁处的第二P型半导体区4形成了SiC MOSFET的沟道区，因而，通过增大沟槽宽度D或减小沟槽间距C，可提高SiC MOSFET器件的导电沟道密度，降低SiC MOSFET器件的导通总电阻。
图11示出了本申请实施例提供的半导体器件产生导通电流时的一些示意图，图12示 出了图11中沿C1C2切线方向上的剖视结构示意图。参照图11与图12，黑色带箭头的直线代表SiC MOSFET导通时的导通电流的流动方向。示例性地，在SiC MOSFET的栅极11上加载正电平的电压时，可以控制本申请提供的沟槽结构7的MOSFET导通，此时若在源极13和漏极14上加载不同的电压(例如，源极13上加载的电压大于漏极14上加载的电压)，则源极13和漏极14之间会产生，如图11与图12所示的由源极13流向漏极14的导通电流。
图13示出了本申请实施例提供的半导体器件的制备方法的一些流程图；图14a至图14i分别示出了本申请实施例提供的一种制备半导体器件的过程的结构示意图。参照图13，以制备图8所示的结构为例，在该制备方法中，可以包括以下步骤：
S10、在N型的半导体衬底上外延生长外延层。
示例性地，步骤S10，包括：
参照图14a，采用外延工艺，外延生长掺杂有N型杂质的SiC材料，形成外延层100。
本申请对外延层100厚度的具体数值不作限定。在实际应用中，可以根据实际应用环境的需求，确定厚度的具体数值。
S20、采用离子注入工艺，在外延层的部分区域中进行离子注入，形成第二N型半导体区、第二P型半导体区以及源区，外延层中未进行离子注入的区域形成第一N型半导体区。
示例性地，参照图14b，采用离子注入工艺，在外延层100的表面进行N型杂质掺杂，形成第二N型半导体区3。之后，采用离子注入工艺，在外延层的表面进行P型杂质掺杂，形成第二P型半导体区4。之后，采用离子注入工艺，在外延层100的表面进行N型杂质掺杂，形成源区6，以及在第一沟槽71的第一侧壁S1和第二侧壁S2处的外延层100的表面进行P型杂质掺杂，形成与源区6同层设置的第四P型半导体区5。
因此，本申请实施例中，经过该离子注入工艺后，外延层100的部分区域形成了第二N型半导体区3、第二P型半导体区4、源区6以及第四P型半导体区5，而外延层100中未采用该离子注入工艺进行离子注入的区域，则形成了第一N型半导体区2。
S30、刻蚀外延层至第一N型半导体区，形成沟槽结构。
示例性地，首先，在外延层上形成沟槽掩膜(该沟槽掩膜可以是采用光刻胶形成的掩膜或者是硬掩膜板)，通过该沟槽掩膜将不需要形成沟槽结构7的外延层中的区域遮盖上，而将需要形成沟槽结构7的外延层中的区域暴露出来。之后，参照图14c，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对外延层中未被沟槽掩膜遮盖的区域进行刻蚀，直至刻蚀至第一N型半导体区2中，且暴露出第一P型半导体区8时停止刻蚀，以在外延层中形成由多个第一沟槽和第二沟槽构成的沟槽结构7。
S40、在沟槽结构的底部形成第一P型半导体区，在第三方向上，第一P型半导体区覆盖沟槽结构；
示例性地，参照图14d，可以采用垂直离子注入工艺，向沟槽结构7的底部掺杂P型杂质，形成与沟槽结构7底部图形一致或面状区域的第一P型半导体区8。
本申请对第一P型半导体区8的厚度(即在第三方向上的厚度)不作限定。在实际应用中，可以根据实际应用环境的需求，确定第一P型半导体区8的厚度的具体数值。
S50、采用倾斜离子注入工艺，在每一个第一沟槽沿第一方向上的第一侧壁和第二侧 壁上，分别形成与第一P型半导体区接触的第三P型半导体区。
示例性地，参照图14e，采用倾斜离子注入工艺，在每一个第一沟槽71的第一侧壁S1和第二侧壁S2的表面进行P型杂质掺杂，分别形成与第一P型半导体区8接触的第三P型半导体区9。
S60、在沟槽结构中形成栅介质层和栅极。
示例性地，参照图14f，首先，采用氧化工艺，对沟槽结构7的表面进行氧化处理，使沟槽结构7的表面形成栅介质层10。
之后，采用沉积工艺，在形成有沟槽结构的外延层的整体上沉积多晶硅材料，并使该多晶硅材料填充沟槽结构，且在采用多晶硅材料填充沟槽结构后外延层的整体上覆盖多晶硅材料膜层。接着，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对多晶硅材料区域进行刻蚀，直至刻蚀至暴露出源区6和第四P型半导体区5时停止刻蚀，以形成栅极11。
S70、在栅极上形成覆盖整个外延层的层间介质层。
示例性地，参照图14g，采用沉积工艺，在整个外延层上沉积层间介质层12，并使层间介质层12覆盖整个外延层。
S80、刻蚀层间介质层，形成沿第二方向延伸的接触孔。
示例性地，首先，在外延层上形成接触孔掩膜(该接触孔掩膜可以是采用光刻胶形成的掩膜或者是硬掩膜板)，通过该接触孔掩膜将不需要形成接触孔121的区域遮盖上，而将需要形成接触孔121的区域暴露出来。之后，参照图14h，从等离子刻蚀工艺、离子溅射刻蚀工艺和反应离子刻蚀工艺等刻蚀工艺中选取合适的刻蚀工艺，对层间介质层12未被接触孔121掩膜遮盖的区域进行刻蚀，暴露出源区6在第一方向x上位于栅极11两侧的部分以及暴露出第四P型半导体区5位于栅极11两侧的部分。
S90、在层间介质层上形成源极，源极通过接触孔与源区接触，以及在半导体衬底远离外延层的一侧形成漏极。
本申请对源极和漏极的材料不作限定，例如，形成源极和漏极的材料可以为金属材料。示例性地，该金属材料可以包括W、Al、Ti、Cu、Mo或Pt。
示例性地，参照图14i，采用沉积工艺，在层间介质层12上沉积金属材料，形成源极13。并通过金属材料填充接触孔，使源极13通过接触孔121中填充的金属材料与源区6接触。
示例性地，参照图14i，可以在形成源极13之前，采用沉积工艺，在半导体衬底1远离外延层的一侧沉积金属材料，形成漏极14。或者，也可以在形成源极13之后，采用沉积工艺，在半导体衬底1远离外延层的一侧沉积金属材料，形成漏极14。
图15示出了本申请又一种实施例提供的半导体器件的立体结构示意图，图16示出了图15所示的半导体器件中未设置层间介质层和源极时的立体结构示意图，图17示出了图15所示的半导体器件中的沟槽结构的立体结构示意图。
参照图15至图17，在本申请提供的又一些实施例中，本申请实施例提供的半导体器件，具体可以包括：N型的半导体衬底1、外延层、沟槽结构7、栅极11、层间介质层12、源极13以及漏极14。并且，外延层可以包括：第一N型半导体区2、第二N型半导体区3、第二P型半导体区4、源区6、第一P型半导体区8、第三P型半导体区9以及第四P型半导体区5。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例 与上述实施例的区别之处，其相同之处在此不作赘述。
参照图15至图17，在本实施例中，设置多个第三P型半导体区9，在每一个第一沟槽71的第一侧壁S1设置多个第三P型半导体区9中的一个第三P型半导体区9，并且在每一个第一沟槽71的第二侧壁S2未设置第三P型半导体区9。也就是说，仅在每一个第一沟槽71的第一侧壁S1处分别设置第三P型半导体区9。并且，这些第三P型半导体区9均与第一P型半导体区8相互接触，使第三P型半导体区9均与第一P型半导体区8连接，进行信号传输，则第三P型半导体区9均与第一P型半导体区8的电压相同。在本申请实施例中，第一沟槽71的第一侧壁S1和第二侧壁S2位置也可以互换，即可以在第一沟槽71的第二侧壁S2设置多个第三P型半导体区9中的一个第三P型半导体区9，并且在每一个第一沟槽71的第一侧壁S1未设置第三P型半导体区9。
相应地，参照图15至图17，也设置多个第四P型半导体区5，该多个第四P型半导体区5与上述多个第三P型半导体区9一一对应且接触设置。其中，设置于第一侧壁S1的第三P型半导体区9对应设置多个第四P型半导体区5中的一个第四P型半导体区5，且该第四P型半导体区5设置于第三P型半导体区9远离第一沟槽71的第一侧壁S1的一侧。源极13依次通过相互对应设置的第四P型半导体区5和第三P型半导体区9与第一P型半导体区8连接，以使源极13加载的电压依次通过第四P型半导体区5和第三P型半导体区9输入到第一P型半导体区8，使第一P型半导体区8具有电压，从而能够有效屏蔽沟槽结构7底部的栅介质层10电场，进而提升器件工作的鲁棒性。
示例性地，参照图15至图17，外延层100还可以包括：第五P型半导体区15，第五P型半导体区15和源区6同层设置，第五P型半导体区15设置于第一沟槽71的第二侧壁S2背离第一侧壁S1的一侧，且第五P型半导体区15通过接触孔121与源极13接触。
示例性地，可以设置多个第五P型半导体区15，该多个第五P型半导体区15与每一个第一沟槽71的第二侧壁S2一一对应设置。并且，位于第一沟槽71的第二侧壁S2的多个源区6和多个第五P型半导体区15交替设置。
可选地，第五P型半导体区15可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，第五P型半导体区15中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。示例性地，第五P型半导体区15的掺杂浓度可以与第四P型半导体区5的掺杂浓度相同或相似。
本申请实施例中，第一沟槽71的第一侧壁S1处设置第三P型半导体区9，不形成沟道。
以制备图15所示的结构为例，对应的制备方法的流程图可以参照图13。其中，步骤S10～S40、S60～S90可以参照上述的制备方法的描述。
在本实施例中，步骤S50为：采用倾斜离子注入工艺，在每一个第一沟槽沿第一方向上的第一侧壁上，分别形成与第一P型半导体区接触的第三P型半导体区。
示例性地，参照图17，采用倾斜离子注入工艺，在每一个第一沟槽71的第一侧壁S1的表面进行P型杂质掺杂，分别形成与第一P型半导体区8接触的第三P型半导体区9。
图18示出了本申请又一种实施例提供的半导体器件的立体结构示意图，图19示出了图18所示的半导体器件中未设置层间介质层和源极时的立体结构示意图，图20示出了图18所示的半导体器件中的沟槽结构的立体结构示意图。
参照图18至图20，在本申请提供的又一些实施例中，半导体器件可以具体包括：N 型的半导体衬底1、外延层、沟槽结构7、栅极11、层间介质层12、源极13以及漏极14。并且，外延层可以包括：第一N型半导体区2、第二N型半导体区3、第二P型半导体区4、源区6、第一P型半导体区8、第三P型半导体区9以及第四P型半导体区5。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
参照图18至图20，在本实施例中，设置多个第三P型半导体区9，每一个第一沟槽71的第一侧壁S1设置多个第三P型半导体区9中的一个第三P型半导体区9，并且每一个第一沟槽71的第二侧壁S2未设置第三P型半导体区9。也就是说，仅在每一个第一沟槽71的第一侧壁S1处分别设置第三P型半导体区9。并且，这些第三P型半导体区9均与第一P型半导体区8相互接触，使第三P型半导体区9均与第一P型半导体区8连接，进行信号传输，则第三P型半导体区9均与第一P型半导体区8的电压相同。在本申请实施例中，第一沟槽71的第一侧壁S1和第二侧壁S2位置也可以互换，即可以在第一沟槽71的第二侧壁S2设置多个第三P型半导体区9中的一个第三P型半导体区9，并且在每一个第一沟槽71的第一侧壁S1未设置第三P型半导体区9。
相应地，参照图18至图20，也设置多个第四P型半导体区5，该多个第四P型半导体区5与上述多个第三P型半导体区9一一对应且接触设置。其中，设置于第一侧壁S1的第三P型半导体区9对应设置多个第四P型半导体区5中的一个第四P型半导体区5，且该第四P型半导体区5设置于第三P型半导体区9远离第一沟槽71的第一侧壁S1的一侧。源极13依次通过相互对应设置的第四P型半导体区5和第三P型半导体区9与第一P型半导体区8连接，以使源极13加载的电压依次通过第四P型半导体区5和第三P型半导体区9输入到第一P型半导体区8，使第一P型半导体区8具有电压，从而能够有效屏蔽沟槽结构7底部的栅介质层10电场，进而提升器件工作的鲁棒性。
示例性地，参照图18至图20，仅在第一沟槽71的第一侧壁S1处设置了第四P型半导体区5，而在第一沟槽71的第二侧壁S2处设置的均为源区6。
以制备图18所示的结构为例，对应的制备方法的流程图可以参照图13。其中，步骤S10、S30～S40、S60～S90可以参照上述的制备方法的描述。
在本实施例中，步骤S20为：采用离子注入工艺，在外延层的部分区域中进行离子注入，形成第二N型半导体区、第二P型半导体区以及源区，外延层中未进行离子注入的区域形成第一N型半导体区。
示例性地，参照图20，采用离子注入工艺，在外延层的表面进行N型杂质掺杂，形成第二N型半导体区3。之后，采用离子注入工艺，在外延层的表面进行P型杂质掺杂，形成第二P型半导体区4。之后，采用离子注入工艺，在外延层的表面进行N型杂质掺杂，形成源区6，以及在第一沟槽71的第一侧壁S1处的外延层的表面进行P型杂质掺杂，形成与源区6同层设置的第四P型半导体区5。因此，本申请实施例中，经过该离子注入工艺后，外延层的部分区域形成了第二N型半导体区3、第二P型半导体区4、源区6以及第四P型半导体区5，而外延层中未采用该离子注入工艺进行离子注入的区域，则形成了第一N型半导体区2。
在本实施例中，步骤S50为：采用倾斜离子注入工艺，在每一个第一沟槽沿第一方向上的第一侧壁上，分别形成与第一P型半导体区接触的第三P型半导体区。
示例性地，参照图20，采用倾斜离子注入工艺，在每一个第一沟槽71的第一侧壁S1 的表面进行P型杂质掺杂，分别形成与第一P型半导体区8接触的第三P型半导体区9。
图21示出了本申请另一种实施例提供的半导体器件的俯视结构示意图，图22示出了图21中沿B1B2切线方向上的剖视结构示意图，图23示出了图21中沿B3B4切线方向上的剖视结构示意图，图24a示出了图21中沿X1X2切线方向上的一种剖视结构示意图，图24b示出了图21中沿X1X2切线方向上的另一种剖视结构示意图，图25示出了图21中沿X3X4切线方向上的剖视结构示意图，图26示出了图21中的局部立体结构示意图，图27示出了图26所示的半导体器件中未设置层间介质层和源极时的立体结构示意图，图28示出了图27所示的半导体器件中的局部立体结构示意图。
参照图21至图28，在本申请提供的又一些实施例中，本申请实施例提供的半导体器件，具体可以包括：N型的半导体衬底1、外延层、沟槽结构7、栅极11、层间介质层12、源极13以及漏极14。并且，外延层可以包括：第一N型半导体区2、第二N型半导体区3、第二P型半导体区4、源区6、第一P型半导体区8、第三P型半导体区9以及第四P型半导体区5。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
在本实施例中，第二沟槽72的至少一个端部可以伸出多个第一沟槽71中位于边缘的第一沟槽71，在第二方向y上，第二沟槽72可以具有相对设置的第三侧壁S3和第四侧壁S4，第三P型半导体区9可以设置于第二沟槽72的第三侧壁S3和/或第四侧壁S4。示例性地，参照图21，第二沟槽72的两个端部均伸出多个第一沟槽71中位于边缘的第一沟槽71。参照图25，第三P型半导体区9可以设置于第二沟槽72的第三侧壁S3和第四侧壁S4，也就是说，第二沟槽72的第三侧壁S3和第四侧壁S4分别设置了第三P型半导体区9。并且，第三P型半导体区9均与第一P型半导体区8相互接触，从而可以使第三P型半导体区9均与第一P型半导体区8连接，进行信号传输，则第三P型半导体区9均与第一P型半导体区8的电压相同。相应地，第四P型半导体区5与第三P型半导体区9一一对应且接触设置。其中，设置于第三侧壁S3的第三P型半导体区9对应设置一个第四P型半导体区5，且该第四P型半导体区5设置于第三P型半导体区9远离第二沟槽72的第三侧壁S3的一侧。以及，设置于第四侧壁S4的第三P型半导体区9对应设置一个第四P型半导体区5，且该第四P型半导体区5设置于第三P型半导体区9远离第二沟槽72的第四侧壁S4的一侧。电压可以依次通过第四P型半导体区5和第三P型半导体区9输入到第一P型半导体区8，使第一P型半导体区8具有电压，从而能够有效屏蔽沟槽结构7底部的栅介质层10电场，进而提升器件工作的鲁棒性。
示例性地，参照图21至图28，外延层100还可以包括：第五P型半导体区15，第五P型半导体区15和源区6同层设置，第五P型半导体区15可以设置于第一沟槽71的第二侧壁S2背离第一侧壁S1的一侧，第五P型半导体区15还可以设置于第一沟槽71的第一侧壁S1背离第二侧壁S2的一侧，且第五P型半导体区15通过接触孔121与源极13接触。
示例性地，可以设置多个第五P型半导体区15，该多个第五P型半导体区15与每一个第一沟槽71的第一侧壁S1和第二侧壁S2一一对应设置。并且，位于第一沟槽71的第一侧壁S1的多个源区6和多个第五P型半导体区15交替设置，位于第一沟槽71的第二侧壁S2的多个源区6和多个第五P型半导体区15交替设置。
可选地，第五P型半导体区15可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，第五P型半导体区15中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或 镓(Ga)等。示例性地，第五P型半导体区15的掺杂浓度可以与第四P型半导体区5的掺杂浓度相同或相似。
本申请实施例中，第二沟槽72的第三侧壁S3和第四侧壁S4处设置第三P型半导体区9，不形成沟道。
以制备图26所示的结构为例，对应的制备方法的流程图可以参照图13。其中，步骤S10～S40、S60～S90可以参照上述的制备方法的描述。
在本实施例中，步骤S50为：采用倾斜离子注入工艺，在第二沟槽沿第二方向上的第三侧壁和第四侧壁上，分别形成与第一P型半导体区接触的第三P型半导体区。
示例性地，可以采用倾斜离子注入工艺，在第二沟槽72的第三侧壁S3和第四侧壁S4的表面进行P型杂质掺杂，分别形成与第一P型半导体区8接触的第三P型半导体区9。
图29示出了本申请另一种实施例提供的半导体器件的俯视结构示意图；图30示出了本申请又一种实施例提供的半导体器件的俯视结构示意图。
参照图29和图30，在本申请提供的又一些实施例中，半导体器件具体可以包括：N型的半导体衬底1、外延层、沟槽结构7、栅极11、层间介质层12、源极13以及漏极14。并且，外延层可以包括：第一N型半导体区2、第二N型半导体区3、第二P型半导体区4、源区6、第一P型半导体区8、第三P型半导体区9以及第四P型半导体区5。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
参照图29和图30，相邻两个沟槽结构7中的部分沟槽结构7中，沿第一方向x排列的第一沟槽71贯通。即多个第一沟槽71可以包括沿第一方向x贯通的第一栅极沟槽和第二栅极沟槽，其中，第一栅极沟槽和第二栅极沟槽可以认为分别位于相邻的两个沟槽结构。例如，左侧沟槽结构7中的第一边缘沟槽(可以认为是第一栅极沟槽)和右侧沟槽结构7中的第一边缘沟槽(可以认为是第二栅极沟槽)沿第一方向x排列，且两个第一边缘沟槽相互贯通。左侧沟槽结构7中的第二边缘沟槽(可以认为是第一栅极沟槽)和右侧沟槽结构7中的第二边缘沟槽(可以认为是第二栅极沟槽)沿第一方向x排列，且两个第二边缘沟槽相互贯通。参照图30，左侧沟槽结构7中间的一条第一沟槽71也可以和右侧沟槽结构7中间的一条第一沟槽71相互贯通。
相应地，接触孔121可以包括多个相互间隔设置的子接触孔，同一接触孔121中相邻的两个子接触孔之间设置有至少一个贯通的第一沟槽。图30中示意出了两个子接触孔，本申请对接触孔121划分为的子接触孔的数量不作限定，例如，可以为两个、三个、四个或更多个。并且，本申请对同一接触孔121中相邻的两个子接触孔之间设置的贯通的第一沟槽71的数量也不作限定，例如，可以为一个、两个、三个、四个或更多个。这样可以提高接触孔121的设计自由度，可提升SiC MOSFET器件的通流均匀性。
图31示出了本申请又一种实施例提供的半导体器件的立体结构示意图。
参照图31，在本申请提供的又一些实施例中，半导体器件具体可以包括：N型的半导体衬底1、外延层、沟槽结构7、栅极11、层间介质层12、源极13以及漏极14。并且，外延层可以包括：第三N型半导体区16、第一N型半导体区2、第二N型半导体区3、第二P型半导体区4、源区6、第一P型半导体区8、第三P型半导体区9以及第四P型半导体区5。本实施例针对上述实施例中的实施方式进行了变形。下面仅说明本实施例与上述实施例的区别之处，其相同之处在此不作赘述。
参照图31，第三N型半导体区16可以设置于第一N型半导体区2与半导体衬底1之间。由于设置了第三N型半导体区16，则可以使外延层100中的第一P型半导体区8在第三方向z上的厚度设置的较厚一些，例如，可使第一P型半导体区8在第三方向z上的厚度设置大于1um。
参照图31，在本实施例中，第三N型半导体区16可以为掺杂有N型杂质的SiC，该N型杂质例如为氮(N)、磷(P)或砷(As)等。示例性地，第三N型半导体区16的掺杂浓度可以小于第一N型半导体区2的掺杂浓度。
以制备图31所示的结构为例，对应的制备方法的流程图可以参照图13。其中，步骤S10～S90可以参照上述的制备方法的描述。
在本实施例中，步骤S10在N型的半导体衬底上外延生长外延层，具体可以采用如下方式实现。
示例性地，参照图31，采用外延工艺，在N型的SiC半导体衬底1上，外延生长掺杂有N型杂质的SiC材料，形成第三N型半导体区16。之后，采用外延工艺，第三N型半导体区16，外延生长掺杂有N型杂质的SiC材料，形成达到第一设定厚度DS1的外延层100。
本申请实施例还提供了功率转换电路，该功率转换电路可以为交流-直流转换电路和/或直流-直流转换电路。该功率转换电路可以包括：电路板和一个或多个半导体器件，并且该半导体器件与电路板连接。由于上述半导体器件的性能较好，因而，包括上述半导体器件的功率转换电路的性能也较好。以及，该功率转换电路解决问题的原理与前述半导体器件可以解决问题的原理相似，因此该功率转换电路的技术效果可以参照前述半导体器件的技术效果，重复之处不再赘述。
本申请实施例还提供了车辆，该车辆包括本申请实施例提供的功率转换电路。由于上述功率转换电路的性能较好，因而，包括上述功率转换电路的车辆的电路性能也较好。以及，该车辆解决问题的原理与前述功率转换电路可以解决问题的原理相似，因此该车辆的技术效果可以参照前述功率转换电路的技术效果，重复之处不再赘述。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的保护范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (22)

  1. 一种半导体器件，其特征在于，包括：
    N型的半导体衬底；
    外延层，所述外延层设置于所述半导体衬底上，所述外延层包括第一P型半导体区；
    沟槽结构，所述沟槽结构设置于所述外延层内，且在垂直于所述半导体衬底所在平面的第三方向上，所述沟槽结构与所述第一P型半导体区接触，所述第一P型半导体区在所述第三方向上的投影覆盖所述沟槽结构；所述沟槽结构包括多个第一沟槽和一个第二沟槽，所述多个第一沟槽中的每个第一沟槽沿平行于所述半导体衬底所在平面的第一方向延伸，且沿平行于所述半导体衬底所在平面的第二方向间隔排列，所述第二沟槽沿所述第二方向延伸，且所述第二沟槽与所述多个第一沟槽中的每个第一沟槽交叉设置且相互导通；所述第一方向、所述第二方向以及所述第三方向相互交叉设置；
    栅极，所述栅极隔着栅介质层填充设置于所述沟槽结构内；
    层间介质层，所述层间介质层设置于所述栅极上且覆盖所述栅极，所述层间介质层具有沿所述第二方向延伸的接触孔，所述接触孔暴露出所述外延层的部分区域，且所述接触孔在所述第三方向上的投影与所述栅极互不交叠；
    源极，所述源极设置于所述层间介质层上，所述源极通过所述接触孔与所述接触孔暴露出的外延层接触，且所述源极与所述第一P型半导体区导通；
    漏极，所述漏极设置于所述半导体衬底远离所述外延层的一侧。
  2. 如权利要求1所述的半导体器件，其特征在于，所述第一P型半导体区在所述半导体衬底上的正投影边缘位于所述沟槽结构在所述半导体衬底上的正投影边缘的外围。
  3. 如权利要求1或2所述的半导体器件，其特征在于，所述第一P型半导体区在所述半导体衬底上的正投影形状与所述沟槽结构在所述半导体衬底上的正投影形状相似；
    或，所述第一P型半导体区在所述第三方向上的投影覆盖所述多个第一沟槽中相邻第一沟槽之间的间隙。
  4. 如权利要求1-3任一项所述的半导体器件，其特征在于，所述外延层还包括：依次设置于所述半导体衬底上的第一N型半导体区、第二N型半导体区、第二P型半导体区以及源区；
    所述第一P型半导体区设置于所述第一N型半导体区内，在所述第三方向上，所述沟槽结构延伸至所述第一N型半导体区中；
    所述接触孔暴露出所述源区的部分区域。
  5. 如权利要求4所述的半导体器件，其特征在于，所述外延层还包括：
    第三P型半导体区，所述第三P型半导体区设置于所述沟槽结构的至少一个侧壁，且所述第三P型半导体区与所述第一P型半导体区接触；
    第四P型半导体区，所述第四P型半导体层与所述源区同层设置，所述第四P型半导体区与所述第三P型半导体区一一对应设置且相互接触。
  6. 如权利要求5所述的半导体器件，其特征在于，所述多个第一沟槽中的每个第一沟槽在所述第一方向上具有相对设置的第一侧壁和第二侧壁；
    所述第三P型半导体区设置于所述多个第一沟槽中的至少一个第一沟槽的第一侧壁和/或第二侧壁，所述第四P型半导体区通过所述接触孔与所述源极接触。
  7. 如权利要求6所述的半导体器件，其特征在于，所述第三P型半导体区仅设置于所述多个第一沟槽中的至少一个第一沟槽的第一侧壁或第二侧壁；
    所述外延层还包括：第五P型半导体区，所述第五P型半导体层与所述源区同层设置，所述第五P型半导体层设置于所述多个第一沟槽侧壁的未设置所述第三P型半导体区的一侧，第五P型半导体区与所述第四P型半导体区的掺杂浓度相同；
    所述第五P型半导体区与所述多个第一沟槽中的对应的第一沟槽的侧壁接触，所述第五P型半导体区通过所述接触孔与对应的所述源极接触；
    在所述第一沟槽朝向所述侧壁的一侧，所述第五P型半导体区与所述源区交替设置。
  8. 如权利要求6或7所述的半导体器件，其特征在于，所述第四P型半导体区的宽度等于所述第一沟槽的宽度，相邻两个所述第一沟槽之间的沟槽间距等于所述源区的宽度。
  9. 如权利要求5所述的半导体器件，其特征在于，所述第二沟槽的至少一个端部伸出至所述多个第一沟槽中位于边缘的第一沟槽；
    所述第二沟槽在所述第二方向上具有相对设置的第三侧壁和第四侧壁；
    所述第三P型半导体区设置于所述第二沟槽的第三侧壁和/或第四侧壁。
  10. 如权利要求9所述的半导体器件，其特征在于，所述外延层还包括：与所述源区同层且与对应的所述源区交替设置的第五P型半导体区，第五P型半导体区与所述第四P型半导体区的掺杂浓度相同；
    所述第五P型半导体区与所述多个第一沟槽中的至少一个第一沟槽的侧壁接触，所述第五P型半导体区通过所述接触孔与对应的所述源极接触。
  11. 如权利要求5-10任一项所述的半导体器件，其特征在于，所述第一P型半导体区、所述第三P型半导体区和所述第四P型半导体区的掺杂浓度均大于所述第二P型半导体区的掺杂浓度。
  12. 如权利要求5-11任一项所述的半导体器件，其特征在于，在所述第三方向上，所述第一P型半导体区覆盖所述第三P型半导体区。
  13. 如权利要求1-12任一项所述的半导体器件，其特征在于，所述多个第一沟槽包括沿所述第一方向贯通的第一栅极沟槽和第二栅极沟槽，其中，所述第一栅极沟槽和第二栅极沟槽分别位于相邻的两个所述沟槽结构；
    所述接触孔包括多个相互间隔设置的子接触孔，同一所述接触孔中相邻的两个子接触 孔之间设置有至少一个贯通的第一沟槽。
  14. 如权利要求4-13任一项所述的半导体器件，其特征在于，所述外延层还包括：设置于所述第一N型半导体区和所述半导体衬底之间的第三N型半导体区，所述第三N型半导体区的掺杂浓度小于所述第一N型半导体区的掺杂浓度；
    所述第一P型半导体区的厚度大于1um。
  15. 如权利要求4-14任一项所述的半导体器件，其特征在于，所述半导体衬底的掺杂浓度大于所述第二N型半导体区的掺杂浓度，所述第二N型半导体区的掺杂浓度大于所述第一N型半导体区的掺杂浓度。
  16. 如权利要求1-15任一项所述的半导体器件，其特征在于，所述半导体衬底和所述外延层的材料为SiC。
  17. 一种半导体器件的制备方法，其特征在于，包括：
    在N型的半导体衬底上外延生长外延层；
    刻蚀所述外延层形成沟槽结构，所述沟槽结构包括多个第一沟槽和一个第二沟槽，所述多个第一沟槽中的每个第一沟槽沿平行于所述半导体衬底所在平面的第一方向延伸，且沿平行于所述半导体衬底所在平面的第二方向间隔排列，所述第二沟槽沿所述第二方向延伸，且所述第二沟槽与所述多个第一沟槽中的每个第一沟槽交叉设置且相互导通；
    在所述沟槽结构的底部形成第一P型半导体区，所述第一P型半导体区在垂直于所述半导体衬底所在平面的第三方向上的投影覆盖所述沟槽结构；所述第一方向、所述第二方向以及所述第三方向相互交叉设置；
    在所述沟槽结构内依次形成栅介质层和栅极；
    在所述栅极上形成覆盖所述外延层的层间介质层；
    刻蚀所述层间介质层形成沿所述第二方向延伸的接触孔，所述接触孔暴露出所述外延层的部分区域，且所述接触孔在所述第三方向上的投影与所述栅极互不交叠；
    在所述层间介质层上形成源极，所述源极通过所述接触孔与所述接触孔暴露出的所述外延层接触，且所述源极与所述第一P型半导体区导通；
    在所述半导体衬底远离所述外延层的一侧形成漏极。
  18. 如权利要求17所述的制备方法，其特征在于，所述在所述沟槽结构的底部形成第一P型半导体区，包括：
    采用垂直离子注入工艺，在所述沟槽结构的底部形成所述第一P型半导体区。
  19. 如权利要求17或18所述的制备方法，其特征在于，在N型的半导体衬底上外延生长外延层之后，所述制备方法还包括：
    采用离子注入工艺，在所述外延层的部分区域中进行离子注入，依次形成第二N型半导体区、第二P型半导体区以及源区，所述外延层中未进行离子注入的区域形成第一N型半导体区；
    所述接触孔暴露出所述源区的部分区域。
  20. 如权利要求19所述的制备方法，其特征在于，还包括：
    在所述沟槽结构内依次形成栅介质层和栅极之前，在所述沟槽结构的至少一个侧壁采用倾斜离子注入工艺，形成与所述第一P型半导体区接触的第三P型半导体区；
    采用离子注入工艺，在所述外延层中形成与所述源区同层设置的第四P型半导体区。
  21. 一种功率转换电路，其特征在于，包括电路板以及一个或多个如权利要求1-16任一项所述的半导体器件，所述半导体器件与所述电路板连接。
  22. 一种车辆，其特征在于，包括如权利要求21所述的功率转换电路，所述功率转换电路用于对交流电和/或直流电进行转换后输出直流电。
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