CN118076086A - 半导体结构及其制造方法 - Google Patents
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Abstract
本公开实施例提供一种半导体结构及其制造方法，其中，所述半导体结构包括：基底；多个位线，设置在基底上，位线包括第一导电层和位于第一导电层上的第二导电层；其中，第一导电层包括第一部分、以及位于第一部分之下的第二部分，第二部分在基底上的投影区在第一部分在基底上的投影区内。
Description
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其制造方法。
背景技术
随着动态随机存取存储器(Dynamic Random Access Memory，DRAM)尺寸的不断缩减，相邻的位线之间的间隔也在不断缩小，因此，位线结构的形成过程至关重要。
由于底层绝缘层和导电金属层的底部面积较大，导致后续在相邻位线之间形成存储节点接触时，有源区不能充分暴露出来，从而使得存储节点接触与有源区的接触面积比较小、读写电阻较大。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其制造方法。
第一方面，本公开实施例提供一种半导体结构，包括：
基底；
多个位线，设置在所述基底上，所述位线包括第一导电层和位于所述第一导电层上的第二导电层；
其中，所述第一导电层包括第一部分、以及位于所述第一部分之下的第二部分，所述第二部分在所述基底上的投影区在所述第一部分在所述基底上的投影区内。
在一些实施例中，所述第二导电层在所述基底上的投影区在所述第一部分在所述基底上的投影区内。
在一些实施例中，所述第二导电层在所述基底上的投影区在所述第二部分在所述基底上的投影区内。
在一些实施例中，所述第二部分的最小尺寸大于或者等于所述第二导电层的尺寸。
在一些实施例中，所述第二部分的最大尺寸大于所述第二导电层的尺寸，且小于或者等于所述第一部分的最大尺寸。
在一些实施例中，所述位线包括交替间隔排列的第一位线和第二位线。
在一些实施例中，所述第一位线位于位线接触插塞上，所述位线接触插塞延伸至所述基底内。
在一些实施例中，所述第二位线位于第一绝缘层上，所述第一绝缘层位于所述基底上。
在一些实施例中，所述第一绝缘层在所述基底上的投影区在所述第一导电层在所述基底上的投影区内。
在一些实施例中，所述第一绝缘层的最大尺寸小于所述第一部分的最大尺寸，且大于所述第二导电层的尺寸。
在一些实施例中，所述第一绝缘层的最小尺寸等于所述第一导电层的最小尺寸。
第二方面，本公开实施例提供一种半导体结构的制造方法，所述方法包括：
提供基底；
形成多个位线于所述基底上，所述位线包括第一导电层和位于所述第一导电层上的第二导电层；
其中，所述第一导电层包括第一部分、以及位于所述第一部分之下的第二部分，所述第二部分在所述基底上的投影区在所述第一部分在所述基底上的投影区内。
在一些实施例中，在形成位线之前，所述方法还包括：
形成第一绝缘层于所述基底上；
对所述第一绝缘层和所述基底进行刻蚀，以在所述基底上形成多个沟槽；
形成位线接触插塞于所述沟槽内，且所述位线接触插塞与所述第一绝缘层共面。
在一些实施例中，形成所述位线的步骤包括：
形成第一初始导电层于所述基底上，所述第一初始导电层覆盖所述第一绝缘层和所述位线接触插塞；
形成第二初始导电层于所述第一初始导电层上；
刻蚀所述第二初始导电层和所述第一初始导电层，以分别形成所述第二导电层和第一导电层。
其中，所述第二导电层在所述基底上的投影区在所述第一导电层在所述基底上的投影区内。
在一些实施例中，所述方法还包括：
形成阻挡层于所述第二导电层的侧壁上，且所述阻挡层覆盖部分所述第一导电层；
对所述第一导电层进行刻蚀；
其中，所述阻挡层覆盖的部分所述第一导电层形成所述第一部分，位于所述第一部分下方的部分所述第一导电层形成所述第二部分。
在一些实施例中，在对所述第一初始导电层进行刻蚀时，还对所述第一绝缘层进行刻蚀；
其中，所述第一导电层在所述基底上的投影区在所述第一绝缘层在所述基底上的投影区内。
在一些实施例中，在对所述第一导电层进行刻蚀之后，所述方法还包括：
对所述第一绝缘层继续进行刻蚀，其中，所述第一绝缘层在所述基底上的投影区在所述第一导电层在所述基底上的投影区内。
在一些实施例中，所述第一绝缘层的最小尺寸等于所述第二导电层的尺寸。
在一些实施例中，所述方法还包括：
移除所述阻挡层；
对所述位线接触插塞进行刻蚀。
在一些实施例中，所述第一导电层包括氮化钛层；所述第二导电层包括钨层；所述第一绝缘层包括氮化硅层；所述位线接触插塞包括多晶硅层；所述阻挡层包括氧化硅层。
本公开实施例提供的半导体结构及其制造方法，其中，半导体结构包括：设置于基底上的多个位线，位线包括第一导电层和位于第一导电层上的第二导电层；其中，第一导电层包括第一部分、以及位于第一部分之下的第二部分。由于第一导电层的第二部分在基底上的投影区在第一部分在基底上的投影区内，如此，能够减小第一导电层与基底的接触面积，有利于刻蚀基底，从而在相邻位线之间形成存储节点接触时，可以使得有源区充分暴露，进而可以增大存储节点与有源区的接触面积、降低读写电阻。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的半导体结构制造方法的流程示意图；
图2～图17为本公开实施例提供的半导体结构制造过程中的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的三个方向，以笛卡尔坐标系为例，三个方向可以包括X轴、Y轴和Z轴方向。基底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义与基底顶表面和底表面相交(例如垂直)的方向为第三方向。在基底的顶表面和底表面(即基底所在的平面)方向上，定义两彼此相交(例如彼此垂直)的方向，例如可以定义位线的排列方向为第一方向，定义位线的延伸方向为第二方向，基于第一方向和第二方向可以确定基底的平面方向。本公开实施例中，第一方向、第二方向和第三方向可以两两相互垂直，在其它实施例中，第一方向、第二方向和第三方向也可以不垂直。本公开实施例中，定义第一方向为X轴方向，定义第二方向为Y轴方向，定义第三方向为Z轴方向。
本公开实施例提供一种半导体结构的制造方法，图1为本公开实施例提供的半导体结构制造方法的流程示意图，如图1所示，半导体结构的制造方法包括以下步骤：
步骤S101，提供基底。
本公开实施例中，基底至少包括衬底；衬底可以是硅衬底，衬底也可以包括其他半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、和/或磷砷化铟镓(GaInAsP)或其组合。
在一些实施例中，衬底还包括多个有源区和位于有源区之间的浅沟槽隔离结构，有源区和浅沟槽隔离结构沿第一方向交替排列。浅沟槽隔离结构用于对沿第一方向相邻的两个有源区进行隔离，也可以理解为，通过浅沟槽隔离结构定义出有源区。
在其它实施例中，基底还可以包括其它功能结构，例如，埋入式字线结构。
步骤S102，形成多个位线于基底上，位线包括第一导电层和位于第一导电层上的第二导电层；其中，第一导电层包括第一部分、以及位于第一部分之下的第二部分，第二部分在基底上的投影区在第一部分在基底上的投影区内。
本公开实施例中，多个位线在基底上间隔排列，位线位于有源区和浅沟槽隔离结构的表面。位线包括第一导电层和位于第一导电层之上的第二导电层，其中，第一导电层可以是氮化钛层，第二导电层可以是钨层。在其它实施例中，第一导电层和第二导电层的材料还可以是其它合适的导电材料，例如为钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、多晶硅或其任何组合。
在一些实施例中，第一导电层包括沿第三方向依次排列的第一部分和位于第一部分之下的第二部分，第一部分的顶表面与第二导电层相接。本公开实施例中，第二部分在基底上的投影区在第一部分在基底上的投影区内，即第二部分的尺寸小于第一部分的尺寸。
需要说明的是，第二部分的尺寸小于第一部分的尺寸是指：第二部分在第一方向上的尺寸小于第一部分在第一方向上的尺寸，或者，第二部分在基底所在平面的最大投影面积小于第一部分在基底所在平面的最大投影面积。
本公开实施例中，第二部分在基底上的投影区在第一部分在基底上的投影区内，可以使得第二部分与基底之间的接触面积减小，从而有利于刻蚀基底，从而在相邻位线之间形成存储节点接触时，可以使得有源区充分暴露，进而可以增大存储节点与有源区的接触面积、降低读写电阻。
图2～图17为本公开实施例提供的半导体结构制造过程中的结构示意图，下面结合图2～图17对本公开实施例提供的半导体结构的制造过程进行详细的说明。
如图2所示，基底包括衬底10；衬底10包括沿X轴方向交替排列的有源区101和浅沟槽隔离结构102。需要说明的是，浅沟槽隔离结构102中填充有隔离材料，由于工艺的原因，隔离材料通常也会形成于有源区101的表面，如图2所示，有源区101表面也存在部分隔离材料。
在一些实施例中，在基底上形成位线之前，半导体结构的制造过程还可以包括以下步骤：形成第一绝缘层于基底上；对第一绝缘层和基底进行刻蚀，以在基底上形成多个沟槽；形成位线接触插塞于沟槽内，且位线接触插塞与第一绝缘层共面。
如图3所示，在基底(例如为衬底10)表面形成第一绝缘层11，刻蚀第一绝缘层11和基底(即有源区101和浅沟槽隔离结构102)，形成刻蚀凹槽12。实施时，例如可以在第一绝缘层11的表面形成具有第一预设图案的第一光刻胶层(未示出)；第一预设图案暴露出位于有源区101和部分浅沟槽隔离结构102表面的第一绝缘层11；通过第一光刻胶层，刻蚀去除暴露出的第一绝缘层11、以及位于第一绝缘层11之下的有源区101和部分浅沟槽隔离结构102，形成刻蚀凹槽12。
在一些实施例中，请继续参见图3，刻蚀凹槽12在X轴方向上的尺寸h1大于位于刻蚀凹槽12之下的有源区101在X轴方向上的尺寸h2，如此，可以使得有源区与后续形成的位线接触插塞电连接面积较大。
本公开实施例中，第一绝缘层11可以是氧化硅层，第一绝缘层11用于隔离有源区101和位于衬底10表面的其它功能结构，例如，隔离有源区101和衬底10表面的导电结构(例如为位线或者存储节点接触)。
在一些实施例中，在形成刻蚀凹槽12之后，半导体结构的制造方法还包括去除第一光刻胶层的步骤。例如，可以通过干法或者湿法刻蚀技术去除第一光刻胶层。
如图4所示，在刻蚀凹槽12中填充位线接触材料，形成位线接触插塞13。本公开实施例中，位线接触插塞13与第一绝缘层11共面，即位线接触插塞13的顶表面与第一绝缘层11的顶表面平齐。位线接触材料可以是任意一种导电性较好的材料，例如为多晶硅。
在一些实施例中，形成位线的步骤可以包括：形成第一初始导电层于基底上，第一初始导电层覆盖第一绝缘层和位线接触插塞；形成第二初始导电层于第一初始导电层上；刻蚀第二初始导电层和第一初始导电层，以分别形成第二导电层和第一导电层。其中，第二导电层在基底上的投影区在第一导电层在基底上的投影区内。
请继续参见图4，在基底(即第一绝缘层11和位线接触插塞13)的表面沉积第一导电材料形成覆盖第一绝缘层11和位线接触插塞13的第一初始导电层14a。在第一初始导电层14a的表面沉积第二导电材料形成第二初始导电层15a。
在一些实施例中，第一初始导电层14a和第二初始导电层15a可以通过以下任意一种沉积工艺形成：化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺、涂敷工艺或薄膜工艺等。第一导电材料和第二导电材料可以是钨、钴、铜、铝、镍、氮化钛等材料。本公开实施例中，第一初始导电层14a可以是氮化钛层，第二初始导电层15a可以是钨层。
在一些实施例中，请继续参见图4，半导体结构的制造方法还包括：在第二初始导电层15a的表面沉积第二绝缘材料，形成初始位线绝缘层16a。第二绝缘材料可以是氧化硅、氮化硅或者氮氧化硅。
如图5所示，依次刻蚀第二初始导电层15a和第一初始导电层14a，分别形成第二导电层15和第一导电层14。实施时，例如可以在第二初始导电层15a的表面形成具有第二预设图案的第二光刻胶层(未示出)，第二预设图案暴露出部分第二初始导电层15a；通过第二光刻胶层，刻蚀去除暴露出的第二初始导电层15a、以及位于第二初始导电层15a之下的第一初始导电层14a，形成第二导电层15和第一导电层14。
需要说明的是，在刻蚀第二初始导电层15a和第一初始导电层14a时，也对初始位线绝缘层16a进行刻蚀，对应形成位于第二导电层15表面的位线绝缘层16。
在一些实施例中，请继续参见图5，第二导电层15在基底上的投影区在第一导电层14在基底上的投影区内，也就是说，第二导电层15在X轴方向上的尺寸d1小于或者等于第一导电层14在X轴方向上的最小尺寸d2，或者，第二导电层15在XY面内的投影面积小于第一导电层14在XY面内的投影面积。
需要说明的是，在对第一初始导电层14a进行刻蚀时，还对第一绝缘层11进行刻蚀。由于第一绝缘层11相对于第一初始导电层14a的刻蚀选择比较低，因此，第一绝缘层11在X轴方向上的尺寸会较大，即第一导电层14在基底上的投影区在第一绝缘层11在基底上的投影区内。另外，由于刻蚀过程中第一绝缘层11的阻挡作用，导致形成的第一导电层14无法具有笔直的轮廓线。
在一些实施例中，请继续参见图5，对第一绝缘层11进行刻蚀后，第一导电层14在基底上的投影区在第一绝缘层11在基底上的投影区内，即第一导电层14在X轴方向上的最大尺寸d3小于或者等于第一绝缘层11在X轴方向上的最小尺寸d4，或者，第一导电层14在XY面内的最大投影面积小于或者等于第一绝缘层11在XY面内的最小投影面积。
值得注意的是，在刻蚀第一绝缘层11之后，对位于第一绝缘层11之间的位线接触插塞13也进行了刻蚀，使得位线接触插塞13具有如图5中椭圆虚线框所示的形状。如图5所示，位线接触插塞13包括被刻蚀部分a和未被刻蚀部分b；其中，被刻蚀部分a和未被刻蚀部分b均呈梯形状，且被刻蚀部分a的最大尺寸小于未被刻蚀部分b的最小尺寸；被刻蚀部分a顶部的尺寸小于被刻蚀部分a底部的尺寸，未被刻蚀部分b顶部的尺寸大于未被刻蚀部分b底部的尺寸。
在一些实施例中，在形成第一导电层14之后，半导体结构的制造方法还可以包括以下步骤：形成阻挡层于第二导电层的侧壁上，且阻挡层覆盖部分第一导电层；对第一导电层进行刻蚀；其中，阻挡层覆盖的部分第一导电层形成第一部分，位于第一部分下方的部分第一导电层形成第二部分。
在一些实施例中，阻挡层包括氧化硅层。
如图6所示，在第二导电层15的侧壁上形成阻挡层17。实施时，例如可以在基底表面、第一绝缘层11侧壁、第一导电层14侧壁、第二导电层15的侧壁以及位线绝缘层16侧壁和表面沉积阻挡材料，形成初始阻挡层(未示出)，刻蚀去除位于基底表面、第一绝缘层11侧壁、部分第一导电层14侧壁以及位线绝缘层16顶表面的初始阻挡层，暴露出第一绝缘层11和部分第一导电层14的侧壁，形成阻挡层17。即本公开实施例中的阻挡层17覆盖部分第一导电层14。
本公开实施例中，阻挡层17的厚度可以是1纳米(nm)～1.5nm，例如为1.2nm。可以采用干法刻蚀技术，形成阻挡层17，因为干法刻蚀的各向异性刻蚀特性，底部和斜边位置初始阻挡层被去除，留下侧壁的初始阻挡层，剩下的初始阻挡层还位于第一导电层(例如为氮化钛)的上部位置，防止在后续第一导电层湿法刻蚀时在第一导电层和第二导电层(例如为钨)的界面处刻蚀过多，导致第一导电层和第二导电层的接触面积变小，接触电阻增加。
接下来，对第一导电层14进行刻蚀，形成如图7所示的第一导电层14。刻蚀后的第一导电层14包括第一部分141和第二部分142(如图7中左边的放大图所示)。其中，阻挡层17覆盖的部分第一导电层14形成第一部分141，位于第一部分141下方的部分第一导电层14形成第二部分142。
需要说明的是，在对第一导电层14进行刻蚀过程中，可以选用对第一导电层14高湿法刻蚀选择比的湿法溶液，例如为亚铵盐类溶液，对第一导电层14进行刻蚀，避免在刻蚀第一导电层14的过程中损伤阻挡层17。
在一些实施例中，请继续参见图7，第二部分142在基底上的投影区在第一部分141在基底上的投影区内，即第二部分142在X轴上的最大尺寸小于或者等于第一部分141在X轴上的最大尺寸。
本公开实施例中，第二部分142的尺寸小于第一部分141的尺寸，可以减小第一导电层与基底之间的接触面积，有利于刻蚀基底。
图8～图13示出了第一导电层和第二导电层的结构示意图，下面，结合图8～图13说明第一导电层14的具体结构、以及第一导电层14与第二导电层15之间的大小关系。
如图8所示，沿Z轴方向从上至下，第一导电层14在X轴方向上的尺寸先增大后减小，第一导电层14包括第一部分141和第二部分142，其中，第一部分141在X轴方向上的尺寸是逐渐增大的，第二部分142在X轴方向上的尺寸是逐渐减小的。第二部分142在X轴方向上的最小尺寸d7等于第二导电层15在X轴方向上的尺寸d5、且等于第一部分141在X轴方向上的最小尺寸；第一部分141在X轴方向上的最大尺寸d6等于第二部分142在X轴方向上的最大尺寸d8。
如图9所示，沿Z轴方向从上至下，第一导电层14在X轴方向上的尺寸先增大后减小，第一导电层14包括第一部分141和第二部分142。其中，第一部分141在X轴方向上尺寸是逐渐增大的，第二部分142在X轴方向上尺寸是逐渐减小的。第二部分142在X轴方向上的最小尺寸d7大于第二导电层15在X轴方向上的尺寸d5，且小于第一部分141在X轴方向上的最大尺寸d6。从而能够增加第二部分142与基底的接触面积，还能提高第一导电层14的稳定性。第一部分141在X轴方向上的最小尺寸等于第二导电层15在X轴方向上的尺寸d5；第一部分141在X轴方向上的最大尺寸d6等于第二部分142在X轴方向上的最大尺寸d8。
如图10所示，沿Z轴方向从上至下，第一导电层14在X轴方向上的尺寸先增大后减小再增大，第一导电层14包括第一部分141和第二部分142。其中，第一部分141在X轴方向上尺寸是逐渐增大的，第二部分142在X轴方向上尺寸是先减小后增大的。第二部分142在X轴方向上的最小尺寸d7等于第二导电层15在X轴方向上的尺寸d5，且第一部分141的最大尺寸d6等于第二部分142在X轴方向上的最大尺寸d8。
如图11所示，沿Z轴方向从上至下，第一导电层14在X轴方向上的尺寸先增大后保持不变，第一导电层14包括第一部分141和第二部分142。其中，第一部分141在X轴方向上尺寸是逐渐增大的，第二部分142在X轴方向上尺寸是保持不变的。第一部分141在X轴方向上的最小尺寸等于第二导电层15在X轴方向上的尺寸d5，且第一部分141在X轴方向上的最大尺寸d6等于第二部分142在X轴方向上的最大尺寸d8。
如图12所示，沿Z轴方向从上至下，第一导电层14在X轴方向上的尺寸先增大后突然减小，第一导电层14包括第一部分141和第二部分142。其中，第一部分141在X轴方向上尺寸是逐渐增大的，第二部分142在X轴方向上尺寸是逐渐减小的。第二部分142在X轴方向上的最小尺寸d7等于第二导电层15在X轴方向上的尺寸d5，且第一部分141在X轴方向上的最大尺寸d6大于第二部分142在X轴方向上的最大尺寸d8。
本公开实施例中，由于在刻蚀第一导电层14时，第一导电层14顶部的第一部分141侧壁具有阻挡层17，因此，第一部分141在阻挡层17的保护作用下，未进行刻蚀，仍然保持刻蚀之前的形貌，即第一部分141的尺寸逐渐增大。对第一导电层14的刻蚀主要是对第二部分142的刻蚀，因此，第二部分142的尺寸从第一部分141和第二部分142的交界处开始逐渐减小(如图8、图9所示)。另外，由于对第二部分142的刻蚀是湿法刻蚀，由于湿法刻蚀是各向同性刻蚀过程，因此，第二部分142会呈现如图10所示的哑铃状结构，即第二部分142中间的尺寸小于底部或者底部的尺寸，但是为了不增加接触电阻并起到良好的支撑作用，第二部分142中间的尺寸也不会比第二导电层15的尺寸小。本实施例可以通过控制湿法刻蚀的时间来形成图8～图12中所示的第二部分142的结构。
图13为图12的俯视透视图，结合和图8～图13可以看出，第二导电层15在基底上的投影区在第一部分141在基底上的投影区内，且第二导电层15在基底上的投影区在第二部分142在基底上的投影区内。即第二导电层15在X轴方向上的尺寸d5小于第一部分141在X轴方向上的最大尺寸d6，且第二导电层15在X轴方向上的尺寸d5小于第二部分142在X轴方向上的最大尺寸d8。
本公开实施例中，第二导电层15在基底上的投影区在第一部分141在基底上的投影区内，一方面，可以避免第一导电层14的尺寸过小，防止第一导电层14与第二导电层15之间的接触面积减小，从而导致的第一导电层14与第二导电层15之间的接触电阻增加和信号传输损耗增加。另一方面，还可以防止第一部分141的尺寸较小，导致第一导电层14自身的电阻增加。
本公开实施例中，第二导电层15在基底上的投影区在第二部分142在基底上的投影区内，一方面可以防止第二部分142的尺寸过小，从而防止第二部分142与基底的接触面积变小、接触电阻增大，另一方面，还可以保证第二部分142具有良好的支撑作用。
另外，第二导电层15在基底上的投影区在第二部分142在基底上的投影区内，还可以保证第二部分142具有良好的尺寸，从而防止第一导电层14自身的电阻增加。
在一些实施例中，请继续参见图8～图12，第二部分142在X轴方向上的最小尺寸d7大于(如图9所示)或者等于(如图8、图10、图12所示)第二导电层15在X轴方向上的尺寸d5，如此，可以保证第二导电层15与第一导电层14之间的接触电阻较低，同时还可以保证第二部分142与基底的接触面积处于一个合适的范围内，防止位线坍塌。
在一些实施例中，请继续参见图8～图12，第二部分142在X轴方向上的最大尺寸d8大于第二导电层15在X轴方向上的尺寸d5，且小于(如图12所示)或者等于(如图8～图11所示)第一部分141在X轴方向上的最大尺寸d6；或者，第二部分142在XY面上的最大投影面积大于第二导电层15在XY面上的最小投影面积，且小于或者等于第一部分141在XY面上的最大投影面积。
在一些实施例中，请继续参见图8～图13，第二部分142在基底上的投影区在第一部分141在基底上的投影区内。
接下来，对第一绝缘层继续进行刻蚀，其中，第一绝缘层在基底上的投影区在第一导电层在基底上的投影区内。
请继续参考图7，对第一绝缘层11继续进行刻蚀，形成如图14和图15所示的第一绝缘层11。第一绝缘层11在基底上的投影区在第一导电层14在基底上的投影区内，即第一绝缘层11在X轴方向上的最大尺寸小于或者等于第一导电层14在X轴方向上的最大尺寸，第一绝缘层11在X轴方向上的最大尺寸d9小于或者等于第一导电层14在X轴方向上的最大尺寸d6(或者d8)；或者，第一绝缘层11在XY面上的最大投影面积小于或者等于第一导电层14在XY面上的最大投影面积。
在一些实施例中，请继续参见图15，第一绝缘层11在X轴方向上的最大尺寸d9小于第一部分141在X轴方向上的最大尺寸d6，且大于第二导电层15在X轴方向上的尺寸d5。第一绝缘层11在X轴方向上的最小尺寸d10等于第二导电层15在X轴方向上的尺寸d5。第一绝缘层11在X轴方向上的最小尺寸d10等于第二部分142(即第一导电层14)的最小尺寸d7。
需要说明的是，对第一绝缘层11进行继续刻蚀过程中，可以选用对第一绝缘层11高湿法刻蚀选择比的湿法溶液，例如为热磷酸溶液，对第一绝缘层11进行刻蚀，避免在刻蚀第一绝缘层11的过程中损伤基底。在一些实施例中，第一绝缘层11的结构还可以参考第二部分142的结构，例如第一绝缘层11的结构与第二部分142的结构基本相同或相同。
接下来，移除阻挡层；对位线接触插塞进行刻蚀。
如图16所示，采用湿法刻蚀溶液，刻蚀去除阻挡层17，暴露出第一部分141、第二导电层15和位线绝缘层16的侧壁。
需要说明的是，刻蚀去除阻挡层17可以选用稀释的氢氟酸(DilutedHydrofluoric Acid，DHF)溶液，并且对阻挡层17湿法刻蚀的刻蚀速率要慢，大约每10秒刻蚀去除1nm，控制时间将之前沉积的1nm～1.5nm的阻挡层17刻蚀掉即可。
接下来，请继续参考图16，刻蚀位线接触插塞13，形成如图17所示的位线接触插塞13。在一些实施例中，位线接触插塞13包括多晶硅层。
在一些实施例中，位线包括沿X轴方向交替间隔排列的第一位线21和第二位线22；第一位线21位于位线接触插塞13上，位线接触插塞13延伸至基底内。第二位线22位于第一绝缘层11上，第一绝缘层11位于基底上。
在一些实施例中，在形成第一位线和第二位线之后，半导体结构的制造方法还包括：在第一位线和第二位线的侧壁、以及基底的表面形成侧墙隔离层。侧墙隔离层可以包括由内至外依次排布的第一侧墙层、第二侧墙层和第三侧墙层。侧墙隔离层用于隔离位线与后续形成的其它功能结构，防止漏电。其中，第一侧墙层和第三侧墙层可以是氮化硅层，第二侧墙层可以是氧化硅层或者空气。
最后，对第一位线与第二位线之间的基底进行刻蚀，直至暴露出有源区；在暴露出的有源区的表面形成存储节点接触。
本公开实施例提供的半导体结构的制造方法，由于第一导电层的第二部分在基底上的投影区在第一部分在基底上的投影区内，如此，够减小第一导电层与基底的接触面积，有利于刻蚀基底，从而在相邻位线之间形成存储节点接触时，可以使得有源区充分暴露，进而可以增大存储节点与有源区的接触面积、降低读写电阻。
除此之外，本公开实施例还提供一种如图17所示的半导体结构，本公开实施例中的半导体结构，通过上述实施例中的半导体结构的制造方法形成。如图17所示，半导体结构包括：基底；多个位线，设置在基底上，位线包括第一导电层14和位于第一导电层14上的第二导电层15；其中，第一导电层14包括第一部分141、以及位于第一部分141之下的第二部分142，第二部分142在基底上的投影区在第一部分141在基底上的投影区内。
本公开实施例中，第一导电层包括氮化钛层，第二导电层包括钨层。
在一些实施例中，请继续参见图17，基底包括衬底10，衬底10包括沿X轴方向交替排列的有源区101和浅沟槽隔离结构102。需要说明的是，浅沟槽隔离结构102中填充有隔离材料，由于工艺的原因，隔离材料通常也会形成于有源区101的表面，如图14所示，有源区101表面也存在部分隔离材料。
在一些实施例中，请继续参见图17、图8～图13，第二部分142在基底上的投影区在第一部分141在基底上的投影区内，即第二部分142的尺寸小于第一部分141的尺寸。也就是说，第二部分142在X轴方向上的尺寸小于第一部分141在X轴方向上的尺寸，或者，第二部分142在基底上的投影面积(即在XY面上的最大投影面积)小于第一部分141在基底上的投影面积(即在XY面上的最大投影面积)。
本公开实施例中，第二部分在基底上的投影区在第一部分在基底上的投影区内，可以使得第一部分与基底之间的接触面积减小，从而有利于刻蚀基底，从而在相邻位线之间形成存储节点接触时，可以使得有源区充分暴露，进而可以增大存储节点与有源区的接触面积、降低读写电阻。
在一些实施例中，请继续参见图17、图8～图13，第二导电层15在基底上的投影区在第一部分141在基底上的投影区内，即第二导电层15的尺寸小于第一部分141的尺寸。也就是说，第二导电层15在X轴方向上的尺寸小于第一部分141在X轴方向上的最大尺寸；或者，第二导电层15在XY面上的投影面积小于第一部分141在XY面上的投影面积。
本公开实施例中，第二导电层15在基底上的投影区在第一部分141在基底上的投影区内，一方面可以避免第一导电层14的尺寸过小，防止第一导电层14与第二导电层15之间的接触面积减小，从而导致的第一导电层14与第二导电层15之间的接触电阻增加和信号传输损耗增加；另一方面，还可以防止第一部分141的尺寸较小，导致第一导电层14自身的电阻增加。
在一些实施例中，请继续参见图14，第二导电层15在基底上的投影区在第二部分142在基底上的投影区内，即第二导电层15的尺寸小于第二部分142的尺寸。也就是说，第二导电层15在X轴方向上的尺寸小于二部分142在X轴方向上的最大尺寸；或者，第二导电层15在XY面上的投影面积小于二部分142在XY面上的投影面积。
本公开实施例中，第二导电层15在基底上的投影区在第二部分142在基底上的投影区内，一方面可以防止第二部分142的尺寸过小，从而防止第二部分142与基底的接触面积变小、接触电阻增大；另一方面，还可以保证第二部分142具有良好的支撑作用。
另外，第二导电层15在基底上的投影区在第二部分142在基底上的投影区内，还可以保证第二部分142具有良好的尺寸，从而防止第一导电层14自身的电阻增加。
在一些实施例中，请继续参见图14，第二部分142的最小尺寸大于或者等于第二导电层15的尺寸。即第二部分142在X轴方向上的最小尺寸大于或者等于第二导电层15在X轴方向上的尺寸；或者，第二部分142在XY面上的最小投影面积大于或者等于第二导电层15在XY面上的投影面积。
本公开实施例中，第二部分142的最小尺寸大于或者等于第二导电层15的尺寸，可以保证第二导电层15与第一导电层14之间的接触电阻较低，同时还可以保证第二部分142与基底的接触面积处于一个合适的范围内，防止位线坍塌。
在一些实施例中，请继续参见图17，第二部分142的最大尺寸大于第二导电层15的尺寸，且小于或者等于第一部分141的最大尺寸。
本公开实施例中，第二部分142的最大尺寸小于或者大于第二导电层15的尺寸，可以保证第二导电层15与第一导电层14之间具有较小的接触电阻。
在一些实施例中，请继续参见图17，位线包括交替间隔排列的第一位线21和第二位线22。
在一些实施例中，请继续参见图17，第一位线21位于位线接触插塞13上，位线接触插塞13延伸至基底内；位线接触插塞包括多晶硅层。
在一些实施例中，请继续参见图17，第二位线22位于第一绝缘层11上，第一绝缘层11位于基底上；第一绝缘层包括氮化硅层。
本公开实施例中，第二位线22不包括底层导电层(例如为多晶硅层)，如此，不仅可以降低第二位线22的高度，还可以减少与后续存储节点接触之间的寄生电容。
在一些实施例中，请继续参见图17，第一位线21和第二位线22还包括位于第二导电层15表面的位线绝缘层16。
在一些实施例中，请继续参见图17，第一绝缘层11在基底上的投影区在第一导电层14在基底上的投影区内，即第一绝缘层11的尺寸小于第一导电层14的尺寸。也就是说，第一绝缘层11在X轴方向上的尺寸小于第一导电层14在X轴方向上的尺寸；或者，第一绝缘层11在XY面上的投影面积小于第一导电层14在XY面上的投影面积。
本公开实施例中，第一绝缘层的尺寸小于第一导电层14的尺寸，可以使得在后续刻蚀基底时，不用再刻蚀第一绝缘层，有利于刻蚀基底。
在一些实施例中，请继续参见图17和图15，第一绝缘层11在X轴方向上的最大尺寸d9小于第一部分141在X轴方向上的最大尺寸d6，且大于第二导电层15在X轴方向上的尺寸d5。
在一些实施例中，请继续参见图17和图15，第一绝缘层11在X轴方向上的最小尺寸d10等于第二部分142(即第一导电层14)在X轴方向上的最小尺寸d7。
本公开实施例提供的半导体结构通过上述实施例中半导体结构的制造方法形成，对于本公开实施例未详尽披露的技术特征，请参考上述实施例进行理解，这里，不再赘述。
本公开实施例提供的半导体结构，由于第二部分在基底上的投影区在第一部分在基底上的投影区内，可以使得第一部分与基底之间的接触面积减小，从而有利于刻蚀基底，从而在相邻位线之间形成存储节点接触时，可以使得有源区充分暴露，进而可以增大存储节点接触与有源区的接触面积、降低读写电阻。
在本公开所提供的几个实施例中，应该理解到，所揭露的结构和方法，可以通过非目标的方式实现。以上所描述的结构实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或结构实施例。
以上，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
Claims (20)
1.一种半导体结构，其特征在于，包括：
基底；
多个位线，设置在所述基底上，所述位线包括第一导电层和位于所述第一导电层上的第二导电层；
其中，所述第一导电层包括第一部分、以及位于所述第一部分之下的第二部分，所述第二部分在所述基底上的投影区在所述第一部分在所述基底上的投影区内。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二导电层在所述基底上的投影区在所述第一部分在所述基底上的投影区内。
3.根据权利要求1所述的半导体结构，其特征在于，所述第二导电层在所述基底上的投影区在所述第二部分在所述基底上的投影区内。
4.根据权利要求1所述的半导体结构，其特征在于，所述第二部分的最小尺寸大于或者等于所述第二导电层的尺寸。
5.根据权利要求1所述的半导体结构，其特征在于，所述第二部分的最大尺寸大于所述第二导电层的尺寸，且小于或者等于所述第一部分的最大尺寸。
6.根据权利要求1至5任一项所述的半导体结构，其特征在于，所述位线包括交替间隔排列的第一位线和第二位线。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一位线位于位线接触插塞上，所述位线接触插塞延伸至所述基底内。
8.根据权利要求6所述的半导体结构，其特征在于，所述第二位线位于第一绝缘层上，所述第一绝缘层位于所述基底上。
9.根据权利要求8所述的半导体结构，其特征在于，所述第一绝缘层在所述基底上的投影区在所述第一导电层在所述基底上的投影区内。
10.根据权利要求9所述的半导体结构，其特征在于，所述第一绝缘层的最大尺寸小于所述第一部分的最大尺寸，且大于所述第二导电层的尺寸。
11.根据权利要求8至10任一项所述的半导体结构，其特征在于，所述第一绝缘层的最小尺寸等于所述第一导电层的最小尺寸。
12.一种半导体结构的制造方法，其特征在于，所述方法包括：
提供基底；
形成多个位线于所述基底上，所述位线包括第一导电层和位于所述第一导电层上的第二导电层；
其中，所述第一导电层包括第一部分、以及位于所述第一部分之下的第二部分，所述第二部分在所述基底上的投影区在所述第一部分在所述基底上的投影区内。
13.根据权利要求12所述的制造方法，其特征在于，在形成位线之前，所述方法还包括：
形成第一绝缘层于所述基底上；
对所述第一绝缘层和所述基底进行刻蚀，以在所述基底上形成多个沟槽；
形成位线接触插塞于所述沟槽内，且所述位线接触插塞与所述第一绝缘层共面。
14.根据权利要求13所述的制造方法，其特征在于，形成所述位线的步骤包括：
形成第一初始导电层于所述基底上，所述第一初始导电层覆盖所述第一绝缘层和所述位线接触插塞；
形成第二初始导电层于所述第一初始导电层上；
刻蚀所述第二初始导电层和所述第一初始导电层，以分别形成所述第二导电层和第一导电层；
其中，所述第二导电层在所述基底上的投影区在所述第一导电层在所述基底上的投影区内。
15.根据权利要求14所述的制造方法，其特征在于，所述方法还包括：
形成阻挡层于所述第二导电层的侧壁上，且所述阻挡层覆盖部分所述第一导电层；
对所述第一导电层进行刻蚀；
其中，所述阻挡层覆盖的部分所述第一导电层形成所述第一部分，位于所述第一部分下方的部分所述第一导电层形成所述第二部分。
16.根据权利要求15所述的制造方法，其特征在于，在对所述第一初始导电层进行刻蚀时，还对所述第一绝缘层进行刻蚀；
其中，所述第一导电层在所述基底上的投影区在所述第一绝缘层在所述基底上的投影区内。
17.根据权利要求16所述的制造方法，其特征在于，在对所述第一导电层进行刻蚀之后，所述方法还包括：
对所述第一绝缘层继续进行刻蚀，其中，所述第一绝缘层在所述基底上的投影区在所述第一导电层在所述基底上的投影区内。
18.根据权利要求17所述的制造方法，其特征在于，所述第一绝缘层的最小尺寸等于所述第二导电层的尺寸。
19.根据权利要求17所述的制造方法，其特征在于，所述方法还包括：
移除所述阻挡层；
对所述位线接触插塞进行刻蚀。
20.根据权利要求16所述的制造方法，其特征在于，所述第一导电层包括氮化钛层；所述第二导电层包括钨层；所述第一绝缘层包括氮化硅层；所述位线接触插塞包括多晶硅层；所述阻挡层包括氧化硅层。
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