CN1180424C

CN1180424C - 光盘解码系统及其解码方法

Info

Publication number: CN1180424C
Application number: CNB011037032A
Authority: CN
Inventors: 谢嘉鸿
Original assignee: Ali Corp
Current assignee: MediaTek Inc
Priority date: 2001-02-09
Filing date: 2001-02-09
Publication date: 2004-12-15
Anticipated expiration: 2021-02-09
Also published as: CN1368728A

Abstract

本发明提供一种光盘解码系统及其解码方法，用以接收光盘的讯息数据并执行解码操作，本发明不需提高解码系统的时钟，亦不增加总线的宽度，只需对解码系统的构成稍作改变，便可减少解码系统的各模块对数据缓冲区的存取次数。因此，本发明可提高解码系统的平行处理能力，使解码系统的速度提升，进而达到高倍速光盘机的效果。

Description

光盘解码系统及其解码方法

技术领域

本发明涉及一种光盘解码系统及其解码方法，特别是涉及一种藉由减少数据缓冲区的存取次数以提高光盘解码速度的解码系统及其解码方法。

背景技术

请参考图1，图1为已知DVD(数字多功能盘)光盘机的解码系统的框图。如图1所示，数据从光盘100读取出来之后，先传送至EFM Plus解调装置(Eight to Fourteen Modulation Plus demodulator)102，将16个通道位(channel bit)的编码字(code word)解调为8位的数据符号(data symbol)。然后，EFM Plus解调装置102将解调后产生的错误校正码数据块(Error Correction Code data block，简称ECC数据块)107经由总线(bus)104储存至数据缓冲区106，其中ECC数据块107包括主要数据(Main Data)108、外部奇偶检验码(Parity of Outer-code，简称PO)110及内部奇偶检验码(Parity of Inner-code，简称PI)112；主要数据108的大小是192*172位组；外部奇偶检验码110的大小是16*172位组；而内部奇偶检验码112的大小是208*10位组。主要数据108加上外部奇偶检验码110合起来称之为RS(Reed-Solomon，里德-所罗门)外部码，而主要数据108加上外部奇偶检验码110与内部奇偶检验码112合起来称之为RS内部码。其次，错误校正码解码装置(ECCdecoder，简称ECC解码装置)114从数据缓冲区106读取ECC数据块107，依序进行X方向(即PI方向)的解码与Y方向(即PO方向)的解码，并对ECC数据块107中的错误数据进行校正，然后ECC解码装置114再将ECC数据块107中校正的部分重新写入数据缓冲区106内。接着，解扰频器(de-scrambler)及错误检测码确认装置(Error Detection Code check，简称EDC确认装置)116读取数据缓冲区106内校正过的主要数据108，以进行解扰频及EDC确认操作。当主机端要读取数据缓冲区106内的主要数据108时，通过ATAPI(Advanced Technology Attachment PacketInterface，先进技术附件包接口)接口装置118将解扰频后的主要数据108传送给主机端。

请参考图2，图2为已知DVD光盘机的解码系统存取数据缓冲区的流程图。此流程包含下列步骤：首先，执行步骤201，EFM Plus解调装置102将解调后的ECC数据块107写入数据缓冲区106。其次，进行步骤202，ECC解码装置114从数据缓冲区106读取PI方向的ECC数据块107并进行错误校正的解码操作，接着再将ECC数据块107中校正的部分写入数据缓冲区106内。在步骤203中，ECC解码装置114从数据缓冲区106中读取PO方向的ECC数据块107并进行错误校正的解码操作，接着再将ECC数据块107中校正的部分写入数据缓冲区106内。待完成步骤203后，依系统的需求设定可重复执行步骤202及步骤203，以提高ECC数据块107的错误校正率。完成步骤203后，进入步骤204，解扰频器及EDC确认装置116读取数据缓冲区106内已校正过的主要数据108以进行解扰频及EDC确认操作。待完成上述的操作后，当主机端要读取数据缓冲区106中的主要数据108时，则进行步骤205，通过ATAPI接口装置118将解扰频后的主要数据108传送给主机端。在上述已知技术中，解码系统的各个模块需依序执行上述的步骤，方能完成光盘的解码操作。

请参考图3，图3为已知ECC解码装置进行RS码的解码流程。首先，数据缓冲区106内的原始编码字进入“产生征候值”(Syndromegeneration)的阶段301，由ECC解码装置114计算PI或PO方向的征候值。其次，进入阶段302，根据已知的擦除位置(erasure location)，计算出“擦除位置多项式”(erasure location polynomial)，接着，利用产生的征候值与擦除位置多项式可算出“Forney变形征候值多项式”(Forney′s modified syndrome polynomial)，以得到执行下一阶段所需的初始值。接续阶段302，进入阶段303，利用前一阶段所产生的初始值来计算“错误-擦除表位多项式”(error-erasure locatorpolynomial)和“错误-擦除表值多项式”(error-erasure evaluatorpolyomial)。接着，进入“Chien搜寻单元”的阶段304，找出错误数据的位置，并求出错误数据之值。最后，进入“校正”(correction)的阶段305，将原始编码字中的错误数据校正即可得到正确的编码字，并将正确的编码字写入数据缓冲区106内。

由图1可知，已知的解码系统在进行光盘的解码操作时，各个模块皆需对数据缓冲区106进行存取操作。理论上若解码系统的各个模块可同步存取数据缓冲区106，将能加快解码系统的速度，以实现高倍速DVD的效果；然而，实际上解码系统的各个模块均需使用同一数据缓冲区106以作为数据存取的数据缓冲区。此外，由图2及图3可知，已知的解码系统对整个ECC数据块107进行解码的过程里，ECC解码装置114每次进行PI与PO方向错误校正的解码操作时，皆需存取数据缓冲区106内的ECC数据块107。对数据缓冲区进行多次存取操作将使整个解码操作十分耗时，限制了整体DVD系统的速度。目前针对上述问题已有几个解决方法，包含：提高解码系统的时钟、增加总线宽度或是减少数据缓冲区的存取次数。

发明内容

本发明的主要目的在于提供一种光盘的解码系统及其解码方法，用以减少数据缓冲区的存取次数，如此便可提高解码系统的平行处理能力，进而加快解码系统的速度而实现高倍速光盘机的效果。

为了实现以上目的，本发明提供一种光盘解码系统，用以接收该光盘的讯息数据并执行解码操作，该解码系统包含：一解调装置，用以接收该光盘的讯息数据，并进行解调操作以产生一错误校正码ECC数据块，该错误校正码ECC数据块包含一主要数据、一内部奇偶检验码及一外部奇偶检验码；一征候值运算器，用以计算并产生该错误校正码ECC数据块的内部奇偶检验码PI与外部奇偶检验码PO方向征候值；一数据暂存介质，用以暂存该外部奇偶检验码PO方向征候值运算过程中的数据；一数据缓冲区，用以暂存该主要数据及该内部奇偶检验码PI与外部奇偶检验码PO方向征候值；一错误校正码ECC解码装置，用以进行错误校正的解码操作；一解扰频器及错误检测码EDC确认装置，用以读取该数据缓冲区内已校正过的该主要数据，并进行解扰频及错误检测码EDC确认操作；以及一先进技术附件包接口ATAPI接口装置，用以读取该数据缓冲区内已校正过的该主要数据，并将解扰频后的该主要数据输出至主机端。

本发明还提供一种光盘解码方法，用以接收一光盘的讯息数据并执行解码操作，该解码方法包含：(1)读取该光盘的讯息数据至一解调装置，该解调装置将讯息数据进行解调操作，产生一错误校正码ECC数据块，其中该错误校正码ECC数据块包含一主要数据、一内部奇偶检验码及一外部奇偶检验码；(2)读取该错误校正码ECC数据块至一征候值运算器并写入该主要数据至一数据缓冲区；(3)计算该错误校正码ECC数据块的内部奇偶检验码PI与外部奇偶检验码PO方向征候值，并暂存该外部奇偶检验码PO方向征候值运算过程中的数据于一数据暂存介质；(4)写入该内部奇偶检验码PI及外部奇偶检验码PO方向征候值至该数据缓冲区；(5)读取该数据缓冲区内该内部奇偶检验码PI方向征候值至该错误校正码ECC解码装置并写入该内部奇偶检验码PI方向征候值至两个数据暂存区之一，以进行内部奇偶检验码PI方向的错误校正解码；(6)校正该数据暂存区内该内部奇偶检验码PI方向征候值，并校正该数据缓冲区内该外部奇偶检验码PO方向征候值；(7)写入更新后的该外部奇偶检验码PO方向征候值至另一该数据暂存区内，并写入该主要数据中校正的部分至该数据缓冲区内；(8)读取该数据暂存区内该外部奇偶检验码PO方向征候值至该错误校正码ECC解码装置，以进行外部奇偶检验码PO方向的错误校正解码；(9)校正该数据暂存区内该内部奇偶检验码PI与外部奇偶检验码PO方向征候值，并写入该主要数据中校正的部分至该数据缓冲区内；(10)读取该数据缓冲区内已校正过的该主要数据以进行解扰频及错误检测码EDC确认操作；以及(11)读取该数据缓冲区内已校正过的该主要数据至一先进技术附件包接口ATAPI接口装置，将解扰频后的该主要数据输出至主机端。

本发明还提供一种光盘解码系统，用以接收该光盘的讯息数据并执行解码操作，该解码系统包含：一解调装置，用以接收该光盘的讯息数据，并进行解调操作以产生一错误校正码ECC数据块，该错误校正码ECC数据块包含一主要数据、一内部奇偶检验码及一外部奇偶检验码；一征候值运算器，用以计算并产生该错误校正码ECC数据块的内部奇偶检验码PI方向征候值；一数据缓冲区，用以暂存该主要数据、该外部奇偶检验码及该内部奇偶检验码PI方向征候值；一错误校正码ECC解码装置，用以进行错误校正的解码操作；一解扰频器及错误检测码EDC确认装置，用以读取该数据缓冲区内已校正过的该主要数据，并进行解扰频及错误检测码EDC确认操作；以及一先进技术附件包接口ATAPI接口装置，用以读取该数据缓冲区内已校正过的该主要数据，并将解扰频后的该主要数据输出至主机端。

本发明还提供一种光盘解码方法，用以接收一光盘的讯息数据并执行解码操作，该解码方法包含：(1)读取该光盘的讯息数据至一解调装置，该解调装置将该讯息数据进行解调操作，产生一错误校正码ECC数据块，其中该错误校正码ECC数据块包含一主要数据、一内部奇偶检验码及一外部奇偶检验码；(2)读取该错误校正码ECC数据块至一征候值运算器以计算该错误校正码ECC数据块的内部奇偶检验码PI方向征候值；(3)写入该内部奇偶检验码PI方向的征候值、该主要数据及该外部奇偶检验码至一数据缓冲区；(4)读取该数据缓冲区内的该主要数据及该外部奇偶检验码至该错误校正码ECC解码装置，以计算该外部奇偶检验码PO方向征候值；(5)写入该外部奇偶检验码PO方向征候值至一数据暂存区并进行外部奇偶检验码PO方向的错误校正解码；(6)校正该数据暂存区内的该外部奇偶检验码PO方向征候值并校正该数据缓冲区内的内部奇偶检验码PI方向征候值，同时写入该主要数据中校正的部分至该数据缓冲区内；(7)读取该数据缓冲区内的该内部奇偶检验码PI方向征候值至该错误校正码ECC解码装置，以进行内部奇偶检验码PI方向的错误校正解码；(8)校正该数据暂存区内的该外部奇偶检验码PO方向征候值并校正该数据缓冲区内的内部奇偶检验码PI方向征候值，同时写入该主要数据中校正的部分至该数据缓冲区内；(9)读取该数据缓冲区内已校正过的该主要数据至一解扰频器及错误检测码EDC确认装置以进行解扰频及错误检测码EDC确认操作；以及(10)读取该数据缓冲区内已校正过的该主要数据至一先进技术附件包接口ATAPI接口装置，并将解扰频后的该主要数据输出至主机端。

本发明还提供一种光盘解码系统，用以接收该光盘的讯息数据并执行解码操作，该解码系统包含：一解调装置，用以接收该光盘的讯息数据，并进行解调操作以产生一错误校正码ECC数据块，该错误校正码ECC数据块包含一主要数据、一内部奇偶检验码及一外部奇偶检验码；一征候值运算器，用以计算并产生该错误校正码ECC数据块的内部奇偶检验码PI方向征候值；一数据缓冲区，用以暂存该主要数据、该外部奇偶检验码及该内部奇偶检验码PI方向征候值；一第一解扰频器及错误检测码EDC确认装置，用以读取该数据征候值运算器输出的该主要数据，以进行解扰频及错误检测码EDC确认操作；一错误校正码ECC解码装置，用以进行错误校正的解码操作；一数据暂存区，与该错误校正码ECC解码装置连结，用以暂存该外部奇偶检验码PO方向征候值；一第二解扰频器及错误检测码EDC确认装置，用以计算第一次内部奇偶检验码PI方向的错误检测码EDC确认结果，及读取该数据缓冲区内尚未完成错误检测码EDC确认操作的该主要数据，再度进行解扰频及错误检测码EDC确认操作；以及一先进技术附件包接口ATAPI接口装置，用以读取该数据缓冲区内已校正过的该主要数据，并将解扰频后的该主要数据输出至主机端。

本发明还提供一种光盘解码方法，用以接收一光盘的讯息数据并执行解码操作，该解码方法包含：(1)读取该光盘的讯息数据至一解调装置，该解调装置将该讯息数据进行解调操作，产生一错误校正码ECC数据块，其中该错误校正码ECC数据块包含一主要数据、一内部奇偶检验码及一外部奇偶检验码；(2)读取该错误校正码ECC数据块至一征候值运算器以计算该错误校正码ECC数据块的内部奇偶检验码PI方向征候值；(3)写入该内部奇偶检验码PI方向的征候值、该主要数据及该外部奇偶检验码至一数据缓冲区，同时传送该主要数据至一第一解扰频器及错误检测码EDC确认装置，以进行解扰频及错误检测码EDC确认操作；(4)读取该数据缓冲区内的该内部奇偶检验码PI方向征候值至该错误校正码ECC解码装置，以进行内部奇偶检验码PI方向的错误校正解码，同时传送错误值至一第二解扰频器及错误检测码EDC确认装置，以求得内部奇偶检验码PI方向的错误检测码EDC确认结果；(5)校正该数据缓冲区内的该内部奇偶检验码PI方向征候值及该外部奇偶检验码并写入该主要数据中校正的部分至该数据缓冲区内；(6)读取该数据缓冲区内的该主要数据及该外部奇偶检验码至该错误校正码ECC解码装置，以计算该外部奇偶检验码PO方向征候值；(7)写入该外部奇偶检验码PO方向征候值至一数据暂存区并进行外部奇偶检验码PO方向的错误校正解码；(8)校正该数据暂存区内的该外部奇偶检验码PO方向征候值并校正该数据缓冲区内的内部奇偶检验码PI方向征候值，同时写入该主要数据中校正的部分至该数据缓冲区内；(9)读取该数据缓冲区内该主要数据中尚未完成错误检测码EDC确认操作的部分至该第二解扰频器及错误检测码EDC确认装置，再度进行解扰频及错误检测码EDC确认操作；以及(10)读取该数据缓冲区内已校正过的该主要数据至一先进技术附件包接口ATAPI接口装置，并将解扰频后的该主要数据输出至主机端。

在本发明第一实施例中，EFM Plus解调装置进行解调操作后，便将产生的ECC数据块输出至征候值运算器。接着，征候值运算器便将主要数据暂存于数据缓冲区内，同时计算PI及PO方向的征候值，并利用一数据暂存介质来暂存PO方向征候值运算过程中的数据，接着再将PI及PO方向征候值的运算结果暂存于数据缓冲区内。之后，ECC解码装置由数据缓冲区读取PI及PO方向的征候值并进行错误校正解码，然后再将校正后的PI与PO方向的征候值写回数据缓冲区内，同时亦将主要数据中校正的部分写入数据缓冲区内。接着，解扰频器及EDC确认装置便进行解扰频及EDC确认操作。待完成上述的操作后，当主机端要读取数据缓冲区中的主要数据时，便通过ATAPI接口装置将解扰频后的主要数据传送给主机端。

本发明第二实施例与第一实施例类似，其不同之处在于ECC解码部分。ECC解码装置由数据缓冲区读取PI及PO方向的征候值进行错误校正解码，并同时将PI与PO方向征候值分别写入第一数据暂存区及第二数据暂存区内，然后再将校正后的PI与PO方向的征候值写回第二数据暂存介质及第三数据暂存介质内，同时亦将主要数据中校正的部分写入数据缓冲区内。重复解码时只需读取第二数据暂存介质及第三数据暂存介质中的PI与PO方向的征候值。

本发明第三实施例与第一实施例的主要不同之处是征候值运算器只计算PI方向的征候值，所以不需数据暂存介质来暂存PO方向的征候值。

本发明第四实施例与第三实施例类似，但多了一个数据暂存区；ECC解码装置由数据缓冲区读取主要数据及外部奇偶检验码进行PO方向的错误校正解码时，将PO方向的征候值写入此数据暂存区，而解码后便将校正的PO方向征候值写回数据暂存区，同时亦将更新的PI方向征候值及主要数据中校正的部分写回数据缓冲区内。接着，ECC解码装置由数据缓冲区读取PI方向征候值并进行PI方向错误校正解码，然后再将校正后的PI方向的征候值写回数据缓冲区内，同时亦将更新的PI方向征候值及主要数据中校正的部分写回数据缓冲区内。重复解码时，只需读取数据暂存区中的PO方向的征候值及数据缓冲区中PI方向的征候值。

本发明第五实施例与第四实施例不同之处在于ECC解码时同时进行解扰频及EDC确认操作，并利用EDC的确认结果做为ECC是否校正错误的依据。

附图说明

图1为已知DVD光盘机的解码系统的方块图。

图2为已知DVD光盘机的解码系统存取数据缓冲区的流程图。

图3为已知ECC解码装置进行RS码的解码流程。

图4为本发明的解码系统第一实施例的框图。

图5为本发明的解码系统第二实施例的框图。

图6为本发明的解码系统第三实施例的框图。

图7为本发明的解码系统第四实施例的框图。

图8为本发明的解码系统第五实施例的框图。

具体实施方式

由图3可知，ECC解码装置无论是进行PI还是PO方向的解码，均需先求出征候值。假设某方向更新前的数据为r(X)，更新后的数据为r′(X)，错误值为e(X)，则r′(X)＝r(X)+e(X)。因此，错误校正后新的征候值可以下式表示：

S_{k (r^{'})} (X) = Σ_{i = 0}^{n - 1} {r_{i}}^{'} α^{ik} = Σ_{i = 0}^{n - 1} (r_{i} + e_{i}) α^{ik} = Σ_{i = 0}^{n - 1} r_{i} α^{ik} + Σ_{i = 0}^{n - 1} e_{i} α^{ik} = S_{k (r)} (X) + S_{k (e)} (X)

由上式可知，在进行解码时，将解码前的征候值加上错误值的征候值，即可求出新的征候值。因此，进行错误校正的解码操作前，先求出PI与PO方向的征候值，而进行PI或PO方向的解码时，计算PI方向错误值的征候值并加上原PI方向的征候值即可求出新的PI方向的征候值；同理，计算PO方向错误值的征候值并加上原PO方向的征候值即可求出新的PO方向的征候值。亦即，不论何时，PI与PO方向的征候值皆对应当时更新后的ECC数据块。

为让本发明的目的、特征和优点能更明显易懂，下文特举五个较佳实施例，并结合附图详细说明如下：

请参考图4，图4是本发明的解码系统第一实施例的框图。图4的解码系统与图1相似，其不同之处在于，图4的数据缓冲区106内暂存的数据为主要数据108、PO方向征候值406与PI方向征候值408。其中，主要数据108的大小是192*172位组；PI方向征候值408的大小是208*10位组；而PO方向征候值406的大小是16*182位组。此外，EFM Plus解调装置102解调后的ECC数据块是输出至征候值运算器402。征候值运算器402将ECC数据块中的主要数据108暂存于数据缓冲区106内，并利用RS内部码及RS外部码计算ECC数据块PI及PO方向的征候值408，406，而内部奇偶检验码及外部奇偶检验码在征候值运算结束后便舍去不用。由于EFM Plus解调装置102是以PI方向输出ECC数据块，所以征候值运算器402计算出每一行的PI方向征候值408可直接存入数据缓冲区106内；而PO方向的征候值406则需等到征候值运算器402接收完整个ECC数据块后才计算完毕，所以需要第一数据暂存介质404以暂存PO方向征候值406运算过程中的数据，当完成PO方向征候值406的运算后，则将运算结果存入数据缓冲区106内。另外，由于ECC数据块会持续不断地输入征候值运算器402，所以第一数据暂存介质404内须有两个储存空间，以一面将PO方向征候值406存入数据缓冲区106内，同时一面接收征候值运算器402新的运算结果。ECC解码装置114不需读取整个ECC数据块，只要读取数据缓冲区106内的PI方向征候值408及PO方向征候值406即可进行错误校正解码，此时不论是对哪一个方向进行解码，ECC解码装置114都会同步校正PI与PO方向的征候值。然后，ECC解码装置114再将主要数据108中校正的部分及新的PI方向征候值408与PO方向征候值406写入数据缓冲区106内。由于PI方向征候值408与PO方向征候值406的运算可对应最新的ECC数据块，且主机端所需的数据仅主要数据108的部分，因此，当错误发生在内部奇偶检验码或外部奇偶检验码时，并不需更新内部奇偶检验码或外部奇偶检验码的部分，而只需更新PI与PO方向的征候值408，406即可，因此便可舍去内部奇偶检验码与外部奇偶检验码。当ECC解码装置114完成ECC数据块的错误校正后，解扰频器及EDC确认装置116读取数据缓冲区106内已校正过的主要数据108，并对其进行解扰频及EDC确认操作。待完成上述的操作后，当主机端要读取数据缓冲区106内的主要数据108时，通过ATAPI接口装置118将解扰频后的已校正过的主要数据108传送给主机端。

由此可知，有关数据缓冲区106的存取方面，在图1的已知解码系统里，EFM Plus解调装置102需写入整个ECC数据块107，且ECC解码装置114进行PI与PO方向解码时各需读取整个ECC数据块107，并将ECC数据块107中校正的部分写入数据缓冲区106，而完成错误校正的解码后，解扰频器及EDC确认装置116及ATAPI接口装置118各需读取主要数据107一次。然而，在图4的实施例中，征候值运算器402是写入主要数据108、PI方向征候值408与PO方向征候值406，且ECC解码装置114进行错误校正解码时只需读取征候值，并将更新后的征候值及主要数据108中校正的部分写入数据缓冲区106，而完成错误校正的解码后，解扰频器及EDC确认装置116及ATAPI接口装置118各需读取主要数据107一次，所以与已有技术相比较，图4的解码系统少了许多数据缓冲区106的存取次数。

请参考图5，图5是本发明的解码系统第二实施例的方块图。图5的架构与图4相似，其不同之处在于，ECC解码装置114另与第一数据暂存区502及第二数据暂存区504连结。ECC解码装置114读取数据缓冲区106内的PI方向征候值408与PO方向征候值406，以进行PI与PO方向的错误校正解码，同时将PI与PO方向征候值408，406分别写入第一数据暂存区502及第二数据暂存区504内，然后再将解码后更新的PI与PO方向征候值408，406重新写入第一数据暂存区502及第二数据暂存区504内，同时亦将主要数据108中校正的部分写入数据缓冲区106内，之后，ECC解码装置114仅藉由存取第一数据暂存区502及第二数据暂存区504内暂存的征候值，来进行后续的PI与PO方向的错误校正解码，所以与图4的架构相较，图5的架构更可减少数据缓冲区106的存取次数。

请参考图6，图6是本发明的解码系统第三实施例的框图。

图6的架构与图4相似，其不同之处在于，征候值运算器602只计算PI方向的征候值408，所以不需要图4的第一数据暂存介质404来储存PO方向的征候值。另外，由于征候值运算器602没有计算PO方向的征候值，所以数据缓冲区106内暂存的数据为主要数据108、外部奇偶检验码110及PI方向征候值408，其中，主要数据108的大小是192*172位组；PI方向征候值408的大小是208*10位组；而外部奇偶检验码110的大小是16*172位组。

由此可知，有关数据缓冲区106的存取方面，在图6的实施例中，PI方向的征候值运算器602是写入主要数据108、PI方向征候值408与外部奇偶检验码110，且ECC解码装置114进行PI方向的错误校正解码时，只需读取PI方向的征候值408，并将解码后主要数据108中校正的部分、更新后的PI方向征候值408及外部奇偶检验码110写入数据缓冲区106，而ECC解码装置114进行PO方向的错误校正解码时，需读取主要数据108及外部奇偶检验码110，并将主要数据108中校正的部分、更新的外部奇偶检验码110及更新的PI方向征候值408写入数据缓冲区106，待完成错误校正的解码后，解扰频器及EDC确认装置116及ATAPI接口装置118各需读取已校正过的主要数据107一次。所以与已有技术相比较，图6的解码系统少了许多数据缓冲区106的存取次数。

请参考图7，图7是本发明的解码系统第四实施例的框图。

图7的架构与图6相似，其不同之处在于，ECC解码装置114另与第三数据暂存区702连结。若ECC解码装置114先进行PI方向的错误校正解码时，只需读取PI方向的征候值408，并将主要数据108、外部奇偶检验码110中校正的部分及新的PI方向征候值408写入数据缓冲区106；接着，进行PO方向的错误校正解码时，将PO方向征候值408的运算结果存入第三数据暂存区702，并利用第三数据暂存区702内暂存的PO方向征候值408校正数据缓冲区106内的主要数据108，如此可省下数据缓冲区106的存取时间。若ECC解码装置114先进行PO方向的错误校正解码时，将PO方向征候值408的运算结果存入第三数据暂存区702，并利用第三数据暂存区702内暂存的PO方向征候值408校正数据缓冲区106内的主要数据108及PI方向的征候值408，而不需校正外部奇偶检验码110，接着，进行PI方向的解码时，亦是校正数据缓冲区106内的主要数据108及PI方向的征候值408。所以图7的构成可减少数据缓冲区的存取次数。

假设PI方向更新前的数据为r(X)，更新后的数据为r′(X)，错误值为e(X)，则r′(X)＝r(X)+e(X)。因此，错误校正后新的EDC确认结果可以下式表示：

EDC(x)_r′＝EDC(x)_r+EDC(x)_e

由上式可知，在进行EDC确认操作时，将更新前的EDC确认结果加上错误值的EDC确认结果，即可求出新的EDC确认结果。由于PI解码方向恰与EDC确认方向相同，因此将PI方向更新前的EDC确认结果，加上PI方向错误值的EDC确认结果，便可得PI方向新的EDC确认结果。所以解扰频器及EDC确认装置可于征候值运算器602进行PI方向的征候值运算时，同步进行主要数据108的解扰频及EDC确认操作。关于此点，请参考图8。当PI方向的征候值运算器602将主要资料108写入数据缓冲区106时，主要数据108亦输入至第一解扰频器及EDC确认装置802以进行解扰频及EDC确认操作，当第一次进行PI方向的错误校正解码时，同时将错误值传给第二解扰频器及EDC确认装置804以求得错误值的EDC确认结果，并与第一解扰频器及EDC确认装置802的EDC确认结果相加后，可求得第一次PI方向解码后的EDC确认结果；后续进行PO与PI方向的错误校正解码操作时，主要数据108中已完成EDC确认操作的部分，即可略过不需再解码，如此可避免发生校正错误的情形。而当完成后续所进行PO与PI方向的错误校正解码操作后，第二解扰频器及EDC确认装置804将针对数据缓冲区106内尚未完成EDC确认操作部分的主要数据108，再度进行解扰频及EDC确认操作。

由图4至图8可知，本发明的解码系统对整个ECC数据块进行解码的过程里，ECC解码装置114在进行PI与PO方向的错误校正解码时，减少了从数据缓冲区106重复读取数据的次数，如此将大幅减少数据缓冲区的存取次数。此外，本发明解码系统所述的ECC解码装置是一RSPC(Reed Solomon Product Code，里德-所罗门乘积码)的解码演算架构。数据缓冲区106、数据暂存介质404、第一数据暂存区502、第二数据暂存区504与第三数据暂存区702可为静态随机存取存储器(Static Random Access Memory，SRAM)、动态随机存取存储器(DynamicRandom Access Memory，DRAM)、同步连结动态随机存取存储器(Synchronous Link DRAM，SL-DRAM)、DR-DRAM(Direct Rambus DRAM，直接Rambus动态随机存取存储器)、同步动态随机存取存储器(Synchronous DRAM，SDRAM)、双数据率同步动态随机存取存储器(DoubleData Rate SDRAM，DDR-SDRAM)、虚拟通道同步动态随机存取存储器(Virtual Channel SDRAM，VC-SDRAM)等存储器。

与已知的解码系统相比较，本发明的解码系统不需提高解码系统的时钟，亦不需增加总线宽度，便可有效减少数据缓冲区的存取次数、缩短系统反应时间、提高解码系统的平行处理能力，进而加快解码系统的速度而达高倍速DVD的效果。

综上所述，虽然本发明已结合五个优选实施例披露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的前提下，当可作各种更动与润饰，因此本发明的保护范围以后附的权利要求所界定。

Claims

1.一种光盘解码系统，用以接收该光盘的讯息数据并执行解码操作，该解码系统包含：

一解调装置，用以接收该光盘的讯息数据，并进行解调操作以产生一错误校正码ECC数据块，该错误校正码ECC数据块包含一主要数据、一内部奇偶检验码及一外部奇偶检验码；

一征候值运算器，用以计算并产生该错误校正码ECC数据块的内部奇偶检验码PI与外部奇偶检验码PO方向征候值；

一数据暂存介质，用以暂存该外部奇偶检验码PO方向征候值运算过程中的数据；

一数据缓冲区，用以暂存该主要数据及该内部奇偶检验码PI与外部奇偶检验码PO方向征候值；

一错误校正码ECC解码装置，用以进行错误校正的解码操作；

一解扰频器及错误检测码EDC确认装置，用以读取该数据缓冲区内已校正过的该主要数据，并进行解扰频及错误检测码EDC确认操作；以及

一先进技术附件包接口ATAPI接口装置，用以读取该数据缓冲区内已校正过的该主要数据，并将解扰频后的该主要数据输出至主机端。

2.如权利要求1所述的解码系统，还包含两个数据暂存区，该数据暂存区与该错误校正码ECC解码装置连结，用以暂存该内部奇偶检验码PI及外部奇偶检验码PO方向征候值。

3.如权利要求2所述的解码系统，其中该征候值运算器从该解调装置读取该错误校正码ECC数据块后，便将该主要数据暂存于该数据缓冲区内，同时计算该内部奇偶检验码PI与外部奇偶检验码PO方向征候值，并利用该数据暂存介质来暂存该外部奇偶检验码PO方向征候值运算过程中的数据，接着再将该内部奇偶检验码PI及外部奇偶检验码PO方向征候值的运算结果写入该数据缓冲区内；之后，该错误校正码ECC解码装置由该数据缓冲区读取该内部奇偶检验码PI及外部奇偶检验码PO方向征候值并将该内部奇偶检验码PI及外部奇偶检验码PO方向征候值写入该数据暂存区内，以进行错误校正的解码操作，然后再将解码后更新的内部奇偶检验码PI与外部奇偶检验码PO方向征候值写入该数据暂存区内，同时亦将该主要数据中校正的部分写入该数据缓冲区内；而当该错误校正码ECC解码装置完成错误校正的解码操作后，该解扰频器及错误检测码EDC确认装置将针对该数据缓冲区内已校正过的该主要数据进行解扰频及错误检测码EDC确认操作；当主机端需要该主要数据时，通过该先进技术附件包接口ATAPI接口装置将解扰频后的已校正过的该主要数据传送给主机端。

4.如权利要求2所述的解码系统，其中该解调装置是将具有M个通道位的编码字解调为N位的数据符号，并且M＞N。

5.如权利要求2所述的解码系统，其中该错误校正码ECC解码装置是一里德-所罗门乘积码RSPC的解码演算架构。

6.如权利要求2所述的解码系统，其中该数据缓冲区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

7.如权利要求2所述的解码系统，其中该数据暂存介质可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

8.如权利要求2所述的解码系统，其中该数据暂存区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

9.一种光盘解码方法，用以接收一光盘的讯息数据并执行解码操作，该解码方法包含：

(1)读取该光盘的讯息数据至一解调装置，该解调装置将讯息数据进行解调操作，产生一错误校正码ECC数据块，其中该错误校正码ECC数据块包含一主要数据、一内部奇偶检验码及一外部奇偶检验码；

(2)读取该错误校正码ECC数据块至一征候值运算器并写入该主要数据至一数据缓冲区；

(3)计算该错误校正码ECC数据块的内部奇偶检验码PI与外部奇偶检验码PO方向征候值，并暂存该外部奇偶检验码PO方向征候值运算过程中的数据于一数据暂存介质；

(4)写入该内部奇偶检验码PI及外部奇偶检验码PO方向征候值至该数据缓冲区；

(5)读取该数据缓冲区内该内部奇偶检验码PI方向征候值至该错误校正码ECC解码装置并写入该内部奇偶检验码PI方向征候值至两个数据暂存区之一，以进行内部奇偶检验码PI方向的错误校正解码；

(6)校正该数据暂存区内该内部奇偶检验码PI方向征候值，并校正该数据缓冲区内该外部奇偶检验码PO方向征候值；

(7)写入更新后的该外部奇偶检验码PO方向征候值至另一该数据暂存区内，并写入该主要数据中校正的部分至该数据缓冲区内；

(8)读取该数据暂存区内该外部奇偶检验码PO方向征候值至该错误校正码ECC解码装置，以进行外部奇偶检验码PO方向的错误校正解码；

(9)校正该数据暂存区内该内部奇偶检验码PI与外部奇偶检验码PO方向征候值，并写入该主要数据中校正的部分至该数据缓冲区内；

(10)读取该数据缓冲区内已校正过的该主要数据以进行解扰频及错误检测码EDC确认操作；以及

(11)读取该数据缓冲区内已校正过的该主要数据至一先进技术附件包接口ATAPI接口装置，将解扰频后的该主要数据输出至主机端。

10.如权利要求9所述的解码方法，其中该解调装置是将具有M个通道位的编码字解调为N位的数据符号，并且M＞N。

11.如权利要求9所述的解码方法，其中该错误校正码ECC解码装置是一里德-所罗门乘积码RSPC的解码演算架构。

12.如权利要求9所述的解码方法，其中该数据缓冲区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

13.如权利要求9所述的解码方法，其中该数据暂存介质可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

14.如权利要求9所述的解码方法，其中该数据暂存区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

15.一种光盘解码系统，用以接收该光盘的讯息数据并执行解码操作，该解码系统包含：

一征候值运算器，用以计算并产生该错误校正码ECC数据块的内部奇偶检验码PI方向征候值；

一数据缓冲区，用以暂存该主要数据、该外部奇偶检验码及该内部奇偶检验码PI方向征候值；

一错误校正码ECC解码装置，用以进行错误校正的解码操作；

16.如权利要求15所述的解码系统，还包含一数据暂存区，该数据暂存区与该错误校正码ECC解码装置连结，用以暂存该外部奇偶检验码PO方向征候值。

17.如权利要求16所述的解码系统，其中该征候值运算器从该解调装置读取该错误校正码ECC数据块后，便计算该内部奇偶检验码PI方向征候值，同时将该主要数据、该外部奇偶检验码及该内部奇偶检验码PI方向征候值暂存于该数据缓冲区内；接着该错误校正码ECC解码装置由该数据缓冲区读取该主要数据及该外部奇偶检验码，以计算该外部奇偶检验码PO方向征候值，并将该外部奇偶检验码PO方向征候值写入该数据暂存区内，以进行外部奇偶检验码PO方向的错误校正解码，然后再将解码后更新的外部奇偶检验码PO与内部奇偶检验码PI方向征候值分别写入该数据暂存区与该数据缓冲区内，同时亦将该主要数据中校正的部分写入该数据缓冲区内；之后该错误校正码ECC解码装置由该数据缓冲区读取该内部奇偶检验码PI方向征候值，以进行该内部奇偶检验码PI方向的错误校正解码，然后再将解码后更新的外部奇偶检验码PO与内部奇偶检验码PI方向征候值分别写入该数据暂存区与该数据缓冲区内，同时亦将该主要数据中校正的部分写入该数据缓冲区内；而当该错误校正码ECC解码装置完成错误校正的解码操作后，该解扰频器及错误检测码EDC确认装置将针对该数据缓冲区内已校正过的该主要数据进行解扰频及错误检测码EDC确认操作；当主机端需要该主要数据时，通过该先进技术附件包接口ATAPI接口装置将解扰频后的已校正过的该主要数据传送给主机端。

18.如权利要求16所述的解码系统，其中该解调装置是将具有M个通道位的编码字解调为N位的数据符号，并且M＞N。

19.如权利要求16所述的解码系统，其中该错误校正码ECC解码装置是一里德-所罗门乘积码RSPC的解码演算架构。

20.如权利要求16所述的解码系统，其中该数据缓冲区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

21.如权利要求16所述的解码系统，其中该数据暂存区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

22.一种光盘解码方法，用以接收一光盘的讯息数据并执行解码操作，该解码方法包含：

(1)读取该光盘的讯息数据至一解调装置，该解调装置将该讯息数据进行解调操作，产生一错误校正码ECC数据块，其中该错误校正码ECC数据块包含一主要数据、一内部奇偶检验码及一外部奇偶检验码；

(2)读取该错误校正码ECC数据块至一征候值运算器以计算该错误校正码ECC数据块的内部奇偶检验码PI方向征候值；

(3)写入该内部奇偶检验码PI方向的征候值、该主要数据及该外部奇偶检验码至一数据缓冲区；

(4)读取该数据缓冲区内的该主要数据及该外部奇偶检验码至该错误校正码ECC解码装置，以计算该外部奇偶检验码PO方向征候值；

(5)写入该外部奇偶检验码PO方向征候值至一数据暂存区并进行外部奇偶检验码PO方向的错误校正解码；

(6)校正该数据暂存区内的该外部奇偶检验码PO方向征候值并校正该数据缓冲区内的内部奇偶检验码PI方向征候值，同时写入该主要数据中校正的部分至该数据缓冲区内；

(7)读取该数据缓冲区内的该内部奇偶检验码PI方向征候值至该错误校正码ECC解码装置，以进行内部奇偶检验码PI方向的错误校正解码；

(8)校正该数据暂存区内的该外部奇偶检验码PO方向征候值并校正该数据缓冲区内的内部奇偶检验码PI方向征候值，同时写入该主要数据中校正的部分至该数据缓冲区内；

(9)读取该数据缓冲区内已校正过的该主要数据至一解扰频器及错误检测码EDC确认装置以进行解扰频及错误检测码EDC确认操作；以及

(10)读取该数据缓冲区内已校正过的该主要数据至一先进技术附件包接口ATAPI接口装置，并将解扰频后的该主要数据输出至主机端。

23.如权利要求22所述的解码方法，其中该解调装置是将具有M个通道位的编码字解调为N位的数据符号，并且M＞N。

24.如权利要求22所述的解码方法，其中该错误校正码ECC解码装置是一里德-所罗门乘积码RSPC的解码演算架构。

25.如权利要求22所述的解码方法，其中该数据缓冲区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

26.如权利要求22所述的解码方法，其中该数据暂存区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

27.一种光盘解码系统，用以接收该光盘的讯息数据并执行解码操作，该解码系统包含：

一第一解扰频器及错误检测码EDC确认装置，用以读取该数据征候值运算器输出的该主要数据，以进行解扰频及错误检测码EDC确认操作；

一错误校正码ECC解码装置，用以进行错误校正的解码操作；

一数据暂存区，与该错误校正码ECC解码装置连结，用以暂存该外部奇偶检验码PO方向征候值；

一第二解扰频器及错误检测码EDC确认装置，用以计算第一次内部奇偶检验码PI方向的错误检测码EDC确认结果，及读取该数据缓冲区内尚未完成错误检测码EDC确认操作的该主要数据，再度进行解扰频及错误检测码EDC确认操作；以及

28.如权利要求27所述的解码系统，其中该征候值运算器从该解调装置读取该错误校正码ECC数据块后，便计算该内部奇偶检验码PI方向征候值，并将该主要数据、该外部奇偶检验码及该内部奇偶检验码PI方向征候值暂存于该数据缓冲区内，同时将该主要数据传送至该第一解扰频器及错误检测码EDC确认装置，以进行解扰频及错误检测码EDC确认操作；接着该错误校正码ECC解码装置由该数据缓冲区读取该内部奇偶检验码PI方向征候值，以进行内部奇偶检验码PI方向的错误校正解码，同时将错误值传送至该第二解扰频器及错误检测码EDC确认装置，以求得内部奇偶检验码PI方向的错误检测码EDC确认结果，然后再将解码后更新的该内部奇偶检验码PI方向征候值写入该数据缓冲区内，同时亦将该外部奇偶检验码及该主要数据中校正的部分写入该数据缓冲区内；之后该错误校正码ECC解码装置由该数据缓冲区读取该主要数据及该外部奇偶检验码，以计算该外部奇偶检验码PO方向征候值，并将该外部奇偶检验码PO方向征候值写入一数据暂存区内，以进行外部奇偶检验码PO方向的错误校正解码，然后再将解码后更新的外部奇偶检验码PO与内部奇偶检验码P I方向征候值分别写入该数据暂存区与该数据缓冲区内，同时亦将该主要数据中校正的部分写入该数据缓冲区内；而当该错误校正码ECC解码装置完成错误校正的解码操作后，该第二解扰频器及错误检测码EDC确认装置将针对该数据缓冲区内该主要数据中尚未完成错误检测码EDC确认操作的部分再度进行解扰频及错误检测码EDC确认操作；当主机端需要该主要数据时，通过该先进技术附件包接口ATAPI接口装置将解扰频后的已校正过的该主要数据传送给主机端。

29.如权利要求27所述的解码系统，其中该解调装置是将具有M个通道位的编码字解调为N位的数据符号，并且M＞N。

30.如权利要求27所述的解码系统，其中该错误校正码ECC解码装置是一里德-所罗门乘积码RSPC的解码演算架构。

31.如权利要求27所述的解码系统，其中该数据缓冲区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

32.如权利要求27所述的解码系统，其中该数据暂存区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

33.一种光盘解码方法，用以接收一光盘的讯息数据并执行解码操作，该解码方法包含：

(3)写入该内部奇偶检验码PI方向的征候值、该主要数据及该外部奇偶检验码至一数据缓冲区，同时传送该主要数据至一第一解扰频器及错误检测码EDC确认装置，以进行解扰频及错误检测码EDC确认操作；

(4)读取该数据缓冲区内的该内部奇偶检验码PI方向征候值至该错误校正码ECC解码装置，以进行内部奇偶检验码PI方向的错误校正解码，同时传送错误值至一第二解扰频器及错误检测码EDC确认装置，以求得内部奇偶检验码PI方向的错误检测码EDC确认结果；

(5)校正该数据缓冲区内的该内部奇偶检验码PI方向征候值及该外部奇偶检验码并写入该主要数据中校正的部分至该数据缓冲区内；

(6)读取该数据缓冲区内的该主要数据及该外部奇偶检验码至该错误校正码ECC解码装置，以计算该外部奇偶检验码PO方向征候值；

(7)写入该外部奇偶检验码PO方向征候值至一数据暂存区并进行外部奇偶检验码PO方向的错误校正解码；

(9)读取该数据缓冲区内该主要数据中尚未完成错误检测码EDC确认操作的部分至该第二解扰频器及错误检测码EDC确认装置，再度进行解扰频及错误检测码EDC确认操作；以及

34.如权利要求33所述的解码方法，其中该解调装置是将具有M个通道位的编码字解调为N位的数据符号，并且M＞N。

35.如权利要求33所述的解码方法，其中该错误校正码ECC解码装置是一里德-所罗门乘积码RSPC的解码演算架构。

36.如权利要求33所述的解码方法，其中该数据缓冲区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。

37.如权利要求33所述的解码方法，其中该数据暂存区可为静态随机存取存储器SRAM、动态随机存取存储器DRAM、同步连结动态随机存取存储器SL-DRAM、直接Rambus动态随机存取存储器DR-DRAM、同步动态随机存取存储器SDRAM、双数据率同步动态随机存取存储器DDR-SDRAM、虚拟通道同步动态随机存取存储器VC-SDRAM。