CN118041348A - 改进的基于非等值尾电流的非线性编码的高线性度相位插值电路 - Google Patents

Abstract

本发明提供了一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，包括：共用一组负载电阻的左右两个差分电路结构，每个差分电路结构内部包括多组差分放大器；每个差分电路结构的输入为一组互补时钟信号；每个差分控制对管受控制码控制，以控制对应的差分放大器或尾电流源导通或关闭，进而插值出相位范围内的离散时钟；所有尾电流源的尾电流局部呈线性，全局呈非线性；控制码的位数与插值个数非线性相关。本发明通过改进两个差分电路结构，从而减少了输入时钟相数，只需要输入四相时钟，就可以达到很高的线性度；并且改进了控制尾电流的编码方式，从而减轻了使用二进制编码在实际电路当中容易发生竞争和冒险所产生的毛刺问题。

Description

改进的基于非等值尾电流的非线性编码的高线性度相位插值 电路

技术领域

本发明属于电路设计技术领域，具体涉及一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路。

背景技术

在Serdes串行链路中，时钟通常是夹杂在数据流中的不明确的信号，所以需要时钟数据恢复电路(CDR)从输入的数据流中恢复出时钟信号，并用恢复出的时钟来采样数据信号。

许多与高速信号传输有关的时序问题都是通过能够产生精确时钟相位的相位插值电路(PI)来解决的，在高速信号传输电路中产生精确对齐的时钟。相位插值电路可以作为基于PLL结构的CDR和基于DLL结构的CDR中的一部分来使用，也可以在基于相位选择相位插值结构CDR中单独使用。在CDR的很多实现结构中，相位插值器已经变成了一个关键模块。

目前常用的PS/PI型时钟数据恢复电路如图1所示，从PLL/DLL产生的多相时钟在进行组合插值，恢复出需要的采样时钟。在应用相位插值器的PS/PI时钟数据恢复电路中，系统的性能主要取决于相位插值器的参数：插值精度和插值线性度(由DNL和INL来衡量，主要取决于DNL)，相位插值器作为CDR中的关键模块，相位插值器的非线性会直接影响时钟数据恢复电路的动态特性，当输入数据与本地时钟存在频率差时，还会影响它的抖动容限。相位插值器作为核心模块之一，需要仔细设计提高其性能参数。

相位插值最重要的参数就是插值线性度和插值精度。插值精度并不是越小越好需要根据具体应用设计，但线性度(由INL和DNL来衡量)在合理功耗范围内需要达到最优。

目前，相位插值器的实现有多种方式。由于在不同的电路应用环境中所要考虑的因素各不相同，通常需要结合工程及设计需求选择合适的结构。其中最常用的也是性能最稳定的结构是基于差分CML(Current Mode Logic)的相位插值器，如图2所示，两组差分放大器共用一组负载电阻，差分放大器的输入是不同相位的小摆幅正弦信号，其中左右两组差分放大器的输入CLK1_P和CLK1_N以及CLK2_P和CLK2_N为两组差分时钟信号。输出信号的相位由尾电流的比例决定，通过两个尾电流的比例可产生不同相位的时钟信号。这种相位插值器的插值精度较高，线性度较好，缺点是需要输入小摆幅的正弦波或三角波，面积和功耗也较大，即使输入信号频率很低也要消耗一定的额定功率。输入两对相位差为的差分互补时钟，通过n位控制位PI控制的开关管流过左右两组NMOS管的电流不同，控制M_1，2和M_3，4跨导不同，进而插值出相位在/>范围内的离散时钟。

将图2所示的插值器用于CDR的时钟插值电路如图3所示。先由PLL或者DLL提供多相时钟，再经过正弦波或者三角波电路生成小幅度正弦波或者三角波，再由PS相位选择电路选择一个插值区间，再由PI核心相位插值电路插值出需要的时钟，再经过时钟buffer恢复成满摆幅的时钟信号。

传统相位插值使用尾电流权重线性编码会使插值出的时钟线性度很差，尤其是在边沿位置。再加上实际电路的非理想效应，会使得线性度进一步下降。因此传统相位插值器结构简单，但是插值精度不高，提高精度又需要提高输入相位数，这又要求前级电路的高参数要求，所以插值精度和插值输入互相制约。传统的相位插值器线性度差，且需要输入过多的时钟相数。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路。本发明要解决的技术问题通过以下技术方案实现：

本发明提供了一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，包括：左右两个差分电路结构，每个差分电路结构内部包括多组差分放大器；两个差分电路结构共用一组负载电阻，每个差分电路结构的输入为一组互补时钟信号；所述多组差分放大器均连接一个差分控制对管，每个差分控制对管连接一个尾电流源，每个差分控制对管受控制码控制，以控制对应的差分放大器或尾电流源导通或关闭，进而插值出相位范围内的离散时钟；所有尾电流源的尾电流局部呈线性，全局呈非线性；所述控制码的位数与插值个数非线性相关。

有益效果：

本发明提供了一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，包括：左右两个差分电路结构，每个差分电路结构内部包括多组差分放大器；两个差分电路结构共用一组负载电阻，每个差分电路结构的输入为一组互补时钟信号；所述多组差分放大器均连接一个差分控制对管，每个差分控制对管连接一个尾电流源，每个差分控制对管受控制码控制，以控制对应的差分放大器或尾电流源导通或关闭，进而插值出相位范围内的离散时钟；所有尾电流源的尾电流局部呈线性，全局呈非线性；所述控制码的位数与插值个数非线性相关。本发明通过改进两个差分电路结构，从而减少了输入时钟相数，只需要输入四相时钟，却可以达到很高的线性度；并且改进了尾电流控制的编码方式，从而减轻了使用二进制编码在实际电路当中容易发生竞争和冒险所产生的毛刺问题。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是现有技术记载的基于PS/PI时钟数据恢复电路的原理图；

图2是现有技术记载的基于等值尾电流的传统相位插值器结构的原理图；

图3是现有技术记载的使用CML相位插值器的完整架构图；

图4是相位插值原理的结构图；

图5是传统相位插值器的输出相位和控制码递增曲线示意图；

图6是传统相位插值器DNL和INL示意图；

图7是本发明提供的第一处改进的相位插值电路示意图；

图8是本发明提供的第一处改进的相位插值器的输出相位和理想输出相位随控制码递增曲线图

图9是本发明提供的第一处改进的相位插值器DNL和INL的示意图；

图10是尾电流的镜像复制实现示意图；

图11是本发明提供的第二处改进的相位插值电路示意图；

图12是本发明提供的第二处改进的相位插值电路的线性度示意图；

图13是本发明提供的第二处改进的相位插值器DNL和INL的示意图；

图14是本发明提供的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路的示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

在介绍本发明之前，首先对插值原理作介绍。

基于图4做简单的推导插值原理，选用两个同频率但是相位不一样的的时钟进行重新加权组合，根据权重比例的不同，得到自己想要的时钟相位。PI进行插值的参考时钟一般由PLL产生。设被选中的插值时钟分别CLKI和CLKQ，相位相差φd，那么插值后的时钟为CLKIQ。

设M₁与M₂的尾电流权重为α，M₃与M₄的尾电流权重为1-α，μ_n为电子迁移率，C_ox为单位面积氧化层电容；(W/L)_1,2与(W/L)_3,4分别为M_1,2与M_3,4的管子宽长比，则差分对管M₁₂与M₃₄的跨导为：

差分对管输入信号(半边电路分析法，不表示其输入输出的另一互补差分信号)为：

CLKI＝cos(ωt) (3)

左右差分对管增益分比为：

A_1,2＝g_m1,2R_L (5)

A_3,4＝g_m3,4R_L (6)

那么其输出信号为：

CLKIQ＝A_1,2CLKI+A_3,4CLKQ (7)

即

化简得：

其中

改变α的值，可以从0到/>变化。

当进行相位插值输出的时候，最常用的方法是前面所述的对尾电流进行离散编码，改变两侧电流的权重大小，即保持总电流I₀不变，离散化地改变α的值，进而改变两则电流权重，同时输入管的跨导也在改变。从而输出相位在区间的离散相位的信号。

如图5所示，基于数学表达式(12)，使用MATLAB计算这传统结构相位插值器插值出的相位随着控制码的递增图，其中ideal曲线是理想的插值曲线，以便于和插值曲线做对比，并计算其线性度INL和DNL。

在相同插值精度，不同输入时钟相位数进行比较：(插值精度均为π/64)

a、曲线即在π/2，做32次插值，整个相位插值器需要输入相差90°的四相位时钟。

b、曲线即在π/4，做16次插值整个相位插值器需要输入相差45°的八相位时钟。

明显当输入插值时钟数越多，插值出的时钟线性度越好，但是不能无底线增加输入时钟时钟相数，过多相数会增加前级电路PLL以及DLL的设计难度，在高速几GHz乃至于数十几GHz以上的PLL和DLL中难以产生精确的多相位时钟。以致于前级时钟电路很难生成，同时相位插值器电路本身的复杂度会变大，面积消耗会变大，功耗也会增加。另外相位插值器的配置电路相位选择PS电路也会相应变复杂。

由图6分析可知，传统相位插值使用尾电流权重线性编码会使插值出的时钟线性度很差，尤其是在边沿位置。再加上实际电路的非理想效应，会使得线性度进一步下降。

因此传统相位插值器结构简单，但是插值精度不高，提高精度又需要提高输入相位数，这又要求前级电路的高参数要求，所以插值精度和插值输入互相制约，本发明提出一种方法既有高线性度插值时钟，又不需要过多的插值相位输入。

下面详细介绍本发明的技术方案细节。

结合图7至图11，本发明提供了一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，包括：左右两个差分电路结构，每个差分电路结构内部包括多组差分放大器；两个差分电路结构共用一组负载电阻，每个差分电路结构的输入为一组互补时钟信号；所述多组差分放大器均连接一个差分控制对管，每个差分控制对管连接一个尾电流源，每个差分控制对管受控制码控制，以控制对应的差分放大器或尾电流源导通或关闭，进而插值出相位范围内的离散时钟；所有尾电流源的尾电流局部呈线性，全局呈非线性；所述控制码的位数与插值个数非线性相关。

其中，所述控制码的位数大于log₂n+8，n为插值个数。所述差分放大器的组数、尾电流源个数和差分控制对管个数与控制码的位数相同。所述控制码的组合数与插值个数相同。

参考图7，本发明的第一处改进为左右两个差分电路结构，每个差分电路结构内部包括多组差分放大器，每组差分放大器包括均包括两个MOS管，两个MOS管的源极连接在一起，并对应连接差分控制对管中的一个输入端，两个MOS管中的第一个MOS管的漏极连接所述一组负载电阻中的第一个负载电阻的第一端；第二个MOS管的漏极连接所述一组负载电阻中的第二个负载电阻的第一端；第一个负载电阻的第二端与第二个负载电阻的第二端接地；

位于左差分电路结构中的每组差分放大器中第一个MOS管的栅极接入时钟信号CKL1_P；第二MOS管的栅极接入时钟信号CKL1_N；位于右差分电路结构中的每组差分放大器中第一个MOS管的栅极接入时钟信号CKL2_P；第二MOS管的栅极接入时钟信号CKL2_N。

下面对第一处改进作的原理作分析。

离散的等值(二进制编码。所以尾电流是依次成倍增加，I₀/2ⁿ,I₀/2^n-1,…,I₀/2这样)尾电流源和输入对管进行单独分组连接，离散开关控制左右尾电流权重的同时控制实际导通的输入管的个数(也就是尺寸)，具体改进思路如下分析，电路具体实现如图7所示。

传统的相位插值电路的输入管是固定的，式(13)可知，g_m1,2和成正比而非αI₀，那这里就又引入了一个的非线性，可以这样定性理解。具体这样的改进优点通过MATLAB计算线性度可知。

这样改进之后，输入管尺寸所以有：

同样的g_m3,4∝(1-α)I₀ (15)

那么由前节推导，这种结构的插值相位输出式(12)可以重写为

使用MATLAB计算这传统结构相位插值器插值出的相位随着控制码的递增图，其中ideal曲线是理想的插值曲线，以便于和插值曲线做对比，并计算其线性度INL和DNL。

在相同插值精度，不同输入时钟相位差计算，参考图8和图9，图8为第一处改进的相位插值器的输出相位和理想输出相位随控制码递增曲线；图9为相位插值器DNL和INL示意图。

本发明的插值精度均为π/64，在图8和图9中：

a、曲线即在π/2，做32次插值，整个相位插值器需要输入相差90°的四相位时钟。

b、曲线即在π/4，做16次插值，整个相位插值器需要输入相差45°的八相位时钟。

从图8和图9可以明显可以看出，第一处改进后的相位插值器线性度有了很大提升，表1是线性度参数总结。

由数据INL和DNL对比，线性度明显改善很多。

(2)、另外实际的电路中，尾电流源由实际器件提供，如图10所示，那必然存在电流复制精度问题，在传统相位插值电路结构中采用单独NMOS电流源时，由于沟长调制效应，会使得电流复制精度下降，即控制码变化时尾电流管输出端口电压会变化(因为两组时钟输入对管尺寸不变，它和尾电流电流管的尺寸是不成比例的，输入管的源漏电压会变化，负载R_L电压不变)。也就是说控制码和左右两组对管的尾电流会呈现非线性，那么两组输入对管的实际电流权重会和控制码所对应的权重出现偏差，从而导致线性度进一步恶化。可以采用共源共栅电流镜可以增加电流源输出阻抗，但是在低电压低功耗下(典型值大约为1.2v),共源共栅结构会消耗过多的电压裕度，影响输出信号摆幅以及会恶化相位插值器线性度。

其中，所述差分放大器中的MOS管与差分控制对管中的MOS管的尺寸成比例。

在第一处改进的相位插值电路结构中，两组时钟输入对管尺寸和尾电流电流管的尺寸是成比例的，这个时候虽然尾电流复制不精确，但控制码变化时尾电流管输出端口电压不会变化(因为两组时钟输入对管尺寸和尾电流电流管的尺寸是成比例的，输入管的源流电压不变，负载R_L电压也不变)，也就是说控制码变化时，左右两组对管的尾电流和控制码严格成线性关系，两组输入对管的实际电流权重会和控制码所对应的权重不会出现偏差。

第二处改进，也是本发明的主要改进之处，在第一处改进设计的基础之上，减少输入时钟相数，只需要输入四相时钟，却可以达到第一处改进电路需要输入八相时钟才有的线性度，同时设计了一种新的编码方式，虽然增加了尾电流的控制电路复杂度，却减轻了使用二进制编码在实际电路当中容易发生竞争和冒险所产生的毛刺问题。

第二处改进的相位插值器电路如图11所示，所述差分控制对管均包括两个MOS管和一个反相器，每个差分控制对管中的第一个MOS管的漏极为第一输入端，第二个MOS管的漏极为第二输入端；第i个差分控制对管中的第一输入端连接左差分电路结构中的第i个差分放大器中的两个MOS管的源极；第i个差分控制对管中的第二输入端连接右差分电路结构中第n+1-i个差分放大器中的两个MOS管的源极，每个差分控制对管中的第一个MOS管的栅极为控制码输入端，该输入端用于输入所述控制码；反相器的正输入端连接每个差分控制对管中的第一个MOS管的栅极，负输入端连接第二个MOS管的栅极；每个差分控制对管均中的两个MOS管的源极连接在一起，连接尾电流源的正端，尾电流源的负端接地。

下面对第二处改进的原理进行分析。

插值器的线性化改进的目的是使PI控制码与输出信号相位呈线性控制关系，n通过改变插值器的尾电流源的权重来调节相位。若将n与α的函数关系用α＝f(n)表示，与α的函数关系用/>表示，则/>与n的函数关系为：/>

从理论上来讲，只要找到一个函数f(n)使得与n呈线性函数，并用电路实现，就可以插值出在数学上绝对线性的插值时钟。

因为n和α都是离散量，所以只要通过的反函数/>计算出0°到90°内均匀变化的32个/>值所对应的α值，就可以反推出所需的非线性函数α＝f(n)。具体实现时，保持总的尾电流源值不变，按照所得的α＝f(n)确定出32个电流源的权重值，便可确定电流源晶体管的尺寸。

这里的的反函数/>其中/>计算出0°到90°内均匀变化的32个/>值所对应的α值，就可以反推出所需的非线性函数α＝f(n)。这是在0°到90°插值32个，如果是64或者128这样，用公式表示n是插值个数n＝32,64或128等，/>计算出n个值，然后再编码，只要编码PI的数量是n个就行，具体怎么编码需要计算，可以取很多位也可以取少一点，取得越多，插值精度越高，取得约少则相反。

比如下面n＝32,然后PI控制位数是取了13位，也可以在取少一点，但精度会下降，具体的位数取法可以这样，大约是log₂n+8,这个加8可以上下浮动。

通过MATLAB具体的计算结果如下表所示，实际上由于插值对称性，有不同的16个α值，各重复一次，共32个值。

第二处改进的相位插值电路只需输入四相相差90°的时钟，在2π范围内做128次插值，即将整个2π范围分为4个插值区间，插值区间由PS相位选择电路决定。

所以在π/2插值区间内，做32次插值，理论上如果编码为32位控制信号，控制32路权重为由上计算的尾电流，数学上可以得到绝对线性的插值时钟，但是32路控制电路增加了PS/PI控制电路的面积和控制复杂度，这在实际电路不可接受的，所以本发明提出一种分段线性编码，总体为非线性编码的的方式，减少控制位数。采用13位编码为32个尾电流控制开关编码。总选取以下13种不同权重的尾电流，如下表2：

从表2中可以看出，当所述插值个数为128次，所述相位范围为2π，则尾电流源个数为32个，32个尾电流源的尾电流变化如下：

0.0433、0.043*2、0.043*3、0.034、0.034*2、0.034*3、0.030、0.030*2、0.030*3、0.025、0.025*2、0.025*4、0.025*7。

如此选取尾电流为0.043，0.034，0.030做3位二进制编码，取0.025做4位二进制编码得到13位的控制码。

最终编码为：

这样编码后，PS可以用两位二进制码为四个插值区间编码，PI电路用13位编码，总共使用15位编码可为2π范围内的128次时钟插值编码，插值精度是2π/128＝π/64。

计算本发明电路改进的线性度，结果如图13和14所示，线性对比如下表3所示：

如图12和图13所示，以及以上表格所列参数对比可知，对比本发明提出的这种基于非等值尾电流的非线性编码的相位插值器在相同的插值精度之下90°/32＝2.8125°下，最终的电路在理论上的线性度结果为：最大DNL为0.24，最大INL为0.7。仅仅增加了PS/PI数字控制电路复杂度，由一般的8位(3位PS控制码加5位PI控制码)扩展到15位控制码(2位PS控制码加13位控制码)，比起传统的相位插值电路线性度提升很大，只需要输入四相时钟，就可以达到第一处改进电路需要输入八相时钟才有的线性度，这样大大减少了前级电路PLL或者DLL的设计难度，同时也可以减小相位选择电路的复杂度，综合来讲提升了相位插值器的性能(主要是线性度提升巨大，以及输入时钟相位数少)。

参考图14，图14为实际电路连接图，在图14中尾电流的开关控制NMOS管PI<n-1>(n＝1-11)，输入NMOS管为M1<n-1>(n＝1-11)M2<n-1>(n＝1-11)为其中一相互补输入时钟，M3<n-1>(n＝1-11)M4<n-1>(n＝1-11)另一相互补输入时钟。输出为OUTP,OUTN，输出一对差分互补时钟。

本发明提供了一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，包括：左右两个差分电路结构，每个差分电路结构内部包括多组差分放大器；两个差分电路结构共用一组负载电阻，每个差分电路结构的输入为一组互补时钟信号；所述多组差分放大器均连接一个差分控制对管，每个差分控制对管连接一个尾电流源，每个差分控制对管受控制码控制，以控制对应的差分放大器或尾电流源导通或关闭，进而插值出相位范围内的离散时钟；所有尾电流源的尾电流局部呈线性，全局呈非线性；所述控制码的位数与插值个数非线性相关。本发明通过改进两个差分电路结构，从而减少了输入时钟相数，只需要输入四相时钟，却可以达到很高的线性度；并且改进了尾电流控制的编码方式，从而减轻了使用二进制编码在实际电路当中容易发生竞争和冒险所产生的毛刺问题。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，包括：左右两个差分电路结构，每个差分电路结构内部包括多组差分放大器；两个差分电路结构共用一组负载电阻，每个差分电路结构的输入为一组互补时钟信号；所述多组差分放大器均连接一个差分控制对管，每个差分控制对管连接一个尾电流源，每个差分控制对管受控制码控制，以控制对应的差分放大器或尾电流源导通或关闭，进而插值出相位范围内的离散时钟；所有尾电流源的尾电流局部呈线性，全局呈非线性；所述控制码的位数与插值个数非线性相关。

2.根据权利要求1所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述控制码的位数大于log₂n+8，n为插值个数。

3.根据权利要求1任一项所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述差分放大器的组数、尾电流源个数和差分控制对管个数与控制码的位数相同。

4.根据权利要求1所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述控制码的组合数与插值个数相同。

5.根据权利要求1所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，每组差分放大器包括均包括两个MOS管，两个MOS管的源极连接在一起，并对应连接差分控制对管中的一个输入端，两个MOS管中的第一个MOS管的漏极连接所述一组负载电阻中的第一个负载电阻的第一端；第二个MOS管的漏极连接所述一组负载电阻中的第二个负载电阻的第一端；第一个负载电阻的第二端与第二个负载电阻的第二端接地；

位于左差分电路结构中的每组差分放大器中第一个MOS管的栅极接入时钟信号CKL1_P；第二MOS管的栅极接入时钟信号CKL1_N；位于右差分电路结构中的每组差分放大器中第一个MOS管的栅极接入时钟信号CKL2_P；第二MOS管的栅极接入时钟信号CKL2_N。

6.根据权利要求5所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述差分放大器中的MOS管与差分控制对管中的MOS管的尺寸成比例。

7.根据权利要求2所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，所述差分控制对管均包括两个MOS管和一个反相器，每个差分控制对管中的第一个MOS管的漏极为第一输入端，第二个MOS管的漏极为第二输入端；第i个差分控制对管中的第一输入端连接左差分电路结构中的第i个差分放大器中的两个MOS管的源极；第i个差分控制对管中的第二输入端连接右差分电路结构中第n+1-i个差分放大器中的两个MOS管的源极，每个差分控制对管中的第一个MOS管的栅极为控制码输入端，该输入端用于输入所述控制码；反相器的正输入端连接每个差分控制对管中的第一个MOS管的栅极，负输入端连接第二个MOS管的栅极；每个差分控制对管均中的两个MOS管的源极连接在一起，连接尾电流源的正端，尾电流源的负端接地。

8.根据权利要求2所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，当所述插值个数为128次，所述相位范围为2π，则尾电流源个数为32个，32个尾电流源的尾电流变化如下：

0.0433、0.043*2、0.043*3、0.034、0.034*2、0.034*3、0.030、0.030*2、0.030*3、0.025、0.025*2、0.025*4、0.025*7。

9.根据权利要求8所述的改进的基于非等值尾电流的非线性编码的高线性度相位插值电路，其特征在于，选取尾电流为0.043，0.034，0.030做3位二进制编码，取0.025做4位二进制编码得到13位的控制码。