CN112350694B - 相位插值器 - Google Patents

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

相位插值器，接收具有第一相位的第一信号以及具有第二相位的第二信号，以产生具有第三相位的输出信号，相位插值器包括第一数量的第一分相元件，接收第一信号以及第一控制信号。第二数量的第二分相元件，接收第一信号以及第一控制信号。第一数量的第三分相元件，接收第二信号以及第二控制信号。第二数量的第四分相元件，接收第二信号以及第二控制信号，其中第一控制信号及第二控制信号使能第一数量的第一分相元件及第三分相元件处理第一信号，使能第二数量的第二分相元件以及第四分相元件处理第二信号，以产生输出信号。

Description

相位插值器
技术领域
本发明涉及一种调整信号的相位的相位插值器，且特别涉及一种改善输出信号相位线性度的相位插值器。
背景技术
通信技术中，例如接收器(RX)的时钟数据恢复(CDR)电路需对时钟信号进行相位调整，以便正确采样数据。
信号的相位调整通常采用相位插值(phase interpolation，简称PI)技术─通过设定不同相位的权重，得到一个新的相位。例如，Y＝a1*XI+a2*XQ，XI、XQ为两个不同相位，各自权重a1、a2。相位插值获得的相位Y。
理想状况下，符合函数a1 2+a2 2＝1的权重配置能确保相位Y线性，但难以用电路实现。
为了方便电路实现，传统技术采用线性方式配置权重，符合函数|a1|+|a2|＝1。然而，如此权重配置所产生的相位Y线性度不高。如此输出非线性问题在低速环境尚可忽略，但在高速环境相当明显。
发明内容
本发明提出一种新的权重配置技术，方便实现为电路，又能改善输出的非线性状况。一种实施方式中，所述权重配置符合函数：|a1|+|a2|＝1+k，k＝2*m*ka/N，m为可校准的数值，ka为2的幂数，N为相位插值精度。
本发明一实施例提供一种相位插值器，接收具有第一相位的第一信号以及具有第二相位的第二信号，以产生具有第三相位的输出信号，相位插值器包括第一数量的第一分相元件，接收第一信号以及第一控制信号。第二数量的第二分相元件，接收第一信号以及第一控制信号。第一数量的第三分相元件，接收第二信号以及第二控制信号。第二数量的第四分相元件，接收第二信号以及第二控制信号，其中第一控制信号及第二控制信号使能第一数量的第一分相元件及第三分相元件处理第一信号，使能第二数量的第二分相元件以及第四分相元件处理第二信号，以产生输出信号。
藉由本发明实施例提供的相位插值器，可以解决输出信号的相位Y非线性的问题，并具有简洁的结构，以下将配合所附图示，详细说明本发明内容。
附图说明
图1为本发明一实施例所述的配置权重的方法100的示意图；
图2为本发明一实施例所述的相位插值器200的示意图；
图3A～图3B为本发明一实施例所述的相位插值器300的示意图；以及
图4为本发明一实施例所述的分相原件400的示意图。
具体实施方式
以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应以权利要求书所界定的范围为准。
通信技术中，例如接收器(RX)端的时钟数据恢复(CDR)电路需对时钟信号的相位进行调整，以便正确采样数据。
通常而言，可以采用相位插值(phase interpolation，简称PI)对信号，例如时钟信号的相位进行调整。具体而言，是指调整第一权重a1以及第二权重a2的值，从而调整相位Y，相位Y＝a1*XI+a2*XQ，其中XI、XQ代表两个不同相位，且各自对应权重a1、a2。
图1为本发明一实施例所述的配置权重取样点(a1，a2)的方法100的示意图。理想状态下配置的权重取样点(a1，a2)符合圆形曲线102，曲线102对应函数a1 2+a2 2＝1。传统配置的权重取样点(a1，a2)符合线性曲线104，曲线104对应函数|a1|+|a2|＝1。本发明一实施例所配置的权重取样点(a1，a2)符合线性曲线106，曲线106对应函数|a1|+|a2|＝1+k，其中，k>0。
一般而言，难以通过电路实现对符合函数a1 2+a2 2＝1的权重取样点(a1，a2)的配置，本实施例配置权重取样点(a1，a2)使符合函数|a1|+|a2|＝1+k，k>0。相较于传统的配置权重取样点(a1，a2)使符合函数|a1|+|a2|＝1，本实施例对权重取样点(a1，a2)的配置能够使输出相位Y更线性。
其中，相比于曲线102所示的多个权重取样点、以及曲线104所示的等间隔的多个权重取样点，曲线106所示的多个权重取样点并非等间隔，其中，该间隔是指相邻两个权重取样点间的间隔。以相位Y在0度至90度区间对应于曲线106的第一象限部分为例，该第一象限部分可分为三段112、114以及116，其中起始段112以及结尾段116的权重取样点间的间隔大于中间段114的权重取样点间的间隔。相较于符合曲线104的等间隔的权重取样点的设置，符合曲线106的不等间隔的权重取样点的设计能够使输出相位Y更线性。
图2为本发明一实施例所述的采用配置权重取样点(a1，a2)的方法100的相位插值器200的示意图。相位插值器200的相位插值精度为数值N，也就是说，于图1所示的曲线106的四个象限部分，各配置N个权重取样点，每一权重取样点对应一个a1值及一个a2值。为具有第一相位XI的第一信号CK1(例如具有0度相位的时钟信号)，相位插值器200提供包括m个第一分相元件的第一分相元件组202、包括(N-2m)个第二分相元件的第二分相元件组204以及包括m个第一分相元件的第三分相元件组206。该些第一分相元件各自具有的第一分相能力彼此间相同且不同于该些第二分相元件各自具有的第二分相能力，该些第二分相元件各自具有的第二分相能力彼此间相同。为具有第二相位XQ的第二信号CK2(例如具有90度相位的时钟信号)，相位插值器200提供包括m个第三分相元件的第四分相原件组208、包括(N-2m)个第四分相元件的第五分相原件组210、以及包括m个第三分相元件的第六分相元件组212。该些第三分相元件各自具有的第一分相能力彼此间相同且不同于该些第四分相元件各自具有的第二分相能力，该些第四分相元件各自具有的第二分相能力彼此间相同。该些第三分相元件各自的第一分相能力相同于该些第一分相元件各自的第一分相能力，该些第四分相元件各自的第二分相能力相同于该些第二分相元件各自的第二分相能力。
该些第一分相元件与该些第三分相元件一一对应，当该些第一分相元件中某一者被致能，与被致能的该第一分相元件对应的第三分相元件被禁能，当该些第一分相元件中某一者被禁能，与被禁能的该第一分相元件对应的第三分相元件被致能。该些第二分相元件与该些第四分相元件一一对应，当该些第二分相元件中的某一者被致能，与被致能的该第二分相元件对应的第四分相元件被禁能，当该些第二分相元件中的某一者被禁能，与被禁能的该第二分相元件对应的第四分相元件被致能。换句话说，被致能的分相元件总数恒为N，固定有2m个具有第一分相能力的分相元件、以及(N-2m)个具有第二分相能力的分相元件被致能。如此设计将使得具有相位Y的输出信号CKOUT驱动能力稳定。
第一信号CK1始终被具有第一分相能力的2m个第一分相元件及第三分相元件分相并传输至该相位插值器200的输出端，第二信号CK2始终被具有第一分相能力的(N-2m)个第二分相元件及第四分相元件分相并传输至该相位插值器200的输出端，最终叠加产生输出信号CKOUT。其中，第一分相能力与第二分相能力存在(1+ka)：1的比例关系，因而，输出信号CKOUT的相位Y等于第一信号CK1的相位XI与对应的权重a1之积加上第二信号CK2的相位XQ与对应的权重a2之积，其中|a1|+|a2|＝1+k，k＝2*m*ka/N。
相位插值器200还包括分相元件控制电路214，分相元件控制电路214根据相位插值控制信号S<N-1:0>产生第一控制信号S1<N-1:0>以及第二控制信号S2<N-1:0>。该等第一分相元件中，第一分相元件组202由第一控制信号S1<N-1:0>的位信号S1<0>～S1<m-1>各自致能或禁能对应个的第一分相元件。第二分相元件组204由第一控制信号S1<N-1:0>的位信号S1<m>～<N-m-1>各自致能或禁能对应个的第二分相元件。第三分相元件组206由第一控制信号S1<N-1:0>的位信号S1<N-m>～S1<N-1>各自致能或禁能对应个的第一分相元件。第四分相元件组208由第二控制信号S2<N-1:0>的位信号S2<0>～S2<m-1>各自致能或禁能对应个的第三分相元件。第五分相元件组210由第二控制信号S2<N-1:0>的位信号S2<m>～S2<N-m-1>各自致能或禁能对应个的第四分相元件。第六分相元件组212由第二控制信号S2<N-1:0>的位信号S2<N-m>～S2<N-1>各自致能或禁能对应个的第三分相元件。
举例说明，当相位插值控制信号S<N-1:0>只有位信号S<10>为1，其余位信号为0时，分相元件控制电路214产生的第一控制信号S1<N-1:0>的位信号S1<10>～S1<N-1>为1、位信号S1<0>～S1<9>为0，分相元件控制电路214产生的第二控制信号S2<N-1:0>的位信号S2<10>～S2<N-1>为0、位信号S2<0>～S2<9>为1。如此一来，第一信号CK1禁能10个分相元件，且第二信号CK2致能10个分相元件，相位插值器200的输出端口产生相位为Y的输出信号CKOUT。
图3A为本发明一实施例所述的一种分相元件300的示意图。分相元件300包括P型晶体管Mp、N型晶体管Mn、开关S1以及开关S2。P型晶体管Mp的栅极G耦接N型晶体管Mn的栅极G以作为分相元件300的输入端IN。P型晶体管Mp的漏极D耦接N型晶体管Mn的漏极D以作为分相元件300的输出端OUT，该输出端OUT耦接相位插值器的输出端。开关S1以及S2在分相元件300致能时导通，由开关S1将P型晶体管Mp的源极S耦接一电压源，由开关S2将N型晶体管Mn的源极S接地。当该分相元件300为第一分相元件或第二分相元件，则输入端IN接收第一信号CK1。开关S1以及S2接收的控制信号En为第一控制信号S1<N-1:0>的一个位信号S1<n>。当该分相元件300为第三分相元件或第四分相元件，则输入端IN接收第二信号CK2，开关S1以及S2接收的控制信号En为第二控制信号S2<N-1:0>的一个位信号S2<n>。
P型晶体管Mp及N型晶体管Mn的宽长比决定分相元件300的分相能力。上述第一分相元件以及第三分相元件具有的第一种宽长比不同于上述第二分相元件以及第四分相元件具有的第二种宽长比。一种实施方式中，第一种宽长比为第二种宽长比的(1+ka)倍，ka为2的幂数，如1/2、1/8、1/16…等。
图3B为本发明所述的相位插值器200的一种实施例310的示意图，相位插值器310采用图3所示的分相元件300作为其第一至第四分相元件。其中，由第一控制信号S1<N-1:0>决定的第一分相元件以及第二分相元件中的致能者，根据第一信号CK1将电压源或地端(参考图3A分相元件300)耦接至该相位插值器310的输出端。由第二控制信号S2<N-1:0>决定的第三分相元件以及第四分相元件中的致能者，根据第二信号CK2将电压源或地端(参考第3A图分相元件300)耦接至该相位插值器310的输出端。
因为连到相位插值器310的输出端的总晶体管多指(MOS finger)数量始终为一固定值。因此，不同的权重a1间以及不同的权重a1间的差距并不会影响相位插值器310的输出端的总负载(loading)，相位插值器310的驱动能力稳定，确保插值所产生的相位Y的线性度，也不会因为选择权重值产生信号延迟。
图4为本发明所述的相位插值器200的一种实施例400的示意图，相位插值器400为差动架构。通过第一信号CK1(下称第一正端信号CK1)产生反相的第一信号CK1B(下称第一负端信号CK1B)。通过第二信号CK2(下称第二正端信号CK2)产生反相的第二信号CK2B(下称第二负端信号CK2B)。如图4所示，相位插值器400包括第一正端输入晶体管M11以及第一负端输入晶体管M12。第一正端输入晶体管M11的栅极接收第一正端信号CK1，第一负端输入晶体管M12的栅极接收第一负端信号CK1B。第一正端输入晶体管M11的源极耦接该第一负端输入晶体管M12的源极。相位插值器400还包括第二正端输入晶体管M21以及第二负端输入晶体管M22。第二正端输入晶体管M21的栅极接收该第二正端信号CK2，第二负端输入晶体管M22的栅极接收该第二负端信号CK2B。第二正端输入晶体管M21的源极耦接该第二负端输入晶体管M22的源极。第一负端输入晶体管M12的漏极耦接该第二负端输入晶体管M22的漏极以作为该相位插值器400的第一输出端，于该第一输出端输出信号CKOUT。第一正端输入晶体管M11的漏极耦接该第二正端输入晶体管M21的漏极以作为相位插值器400的第二输出端，于该第二输出端输出信号CKOUTB，其中信号CKOUTB为信号CKOUT的反相信号。一第一电阻R1耦接于电压源以及该第一正端输入晶体管M11的漏极之间。一第二电阻R2耦接于电压源以及该第二负端输入晶体管M22的漏极之间。
第一正端输入晶体管M11以及第一负端输入晶体管M12的电流由m个第一分相元件402、(N-2m)个第二分相元件404以及m个第一分相元件406根据第一控制信号S1<N-1:0>进行控制。第二正端输入晶体管M21以及第二负端输入晶体管M22的电流由m个第三分相元件408、(N-2m)个第四分相元件410以及m个第三分相元件412根据第二控制信号S2<N-1:0>进行控制。如此一来，第一输出端以及第二输出端反应相位为XI的第一信号CK1以及相位为XQ的第二信号CK2产生相位为Y的信号CKOUT。
图4所示的各分相元件包括一开关以及一电流源。被致能者的开关导通，将电流源所产生的电流传输至对应的晶体管的源极。
参阅包括m个第一分相元件的第一分相元件组402、包括m个第一分相元件的第三分相元件组406、包括m个第三分相元件的第四分相元件组408以及包括m个第三分相元件的第六分相元件组412，该些第一分相元件以及该些第三分相元件的电流源各自提供一第一电流I1至对应的晶体管的源极。参阅包括(N-2m)个第二分相元件的第二分相元件组404以及包括(N-2m)个第四分相元件的第五分相元件组410，该些第二分相元件以及该些第四分相元件的电流源各自提供一第二电流I2至对应的晶体管的源极。其中，第一电流I1不等于第二电流I2，第一电流I1、第二电流I2分别代表第一分相元件(第三分相元件)的分相能力以及第二分相元件(第四分相元件)的分相能力。
一种实施方式中，第一电流I1为(1+ka)倍的第二电流I2，ka为2的幂数，例如1/2、1/8、1/16…等。
因为流到相位插值器400的输出端的总电流始终为固定值。因此，不同的权重a1间以及不同的权重a1间的差距并不会影响相位插值器400的驱动能力，确保插值所产生的相位Y的线性度，也不会因为选择权重值产生信号延迟。
以上实施例所采用的数值m、ka可随性能需求弹性设计。工程设计中，有多种性能参数可用来校准数值m、ka。例如微分非线性参数DNL、积分非线性参数INL等。
本发明以非等间隔的方式，为相位插值实现线性的权重配置|a1|+|a2|＝1+k，k>0。一种实施方式中，k＝2*m*ka/N，m为整数，0＝<m<N/2，N为相位插值精度(例如32)。也就是说，前述图1的曲线106可取在曲线104与曲线114的切线间平移，可以根据微分非线性参数DNL、积分非线性参数INL等性能参数校准m及ka，从而获取确定的对权重a1、a2的约束。
一种实施例中，符合函数|a1|+|a2|＝1+k，k>0的权重配置的起始段和结尾段的权重取样点间的间隔较大，中间段的权重取样点间的间隔较小。一种实施例中，起始段(结尾段)的权重取样点间的间隔之间以2的幂次渐变，以方便电路实现。一种实施例中，中间段的权重取样点间的间隔彼此一致。
相较符合函数|a1|+|a2|＝1的权重配置，本发明所述的采用符合函数|a1|+|a2|＝1+k，k>0的权重配置无须增加额外晶体管多指结构(MOS finger)或额外的电流源，具有结构精简但输出相位Y的线性度更优的效果。
一种实施方式中，所述相位插值器可以应用在接收端(RX)的时钟数据恢复(CDR)电路。可以通过插值计算具有第一相位XI的第一信号CK1，以及具有第二相位XQ的第二信号CK2得到具有相位Y的信号CKOUT，无须额外的相位输入，电路设计简洁。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此项技艺者，在不脱离本发明之精神和范围内，当可做些许更动与润饰，因此本发明之保护范围当视后附之申请专利范围所界定者为准。

Claims (12)

1.一种相位插值器，接收具有第一相位的第一信号以及具有第二相位的第二信号，以产生具有第三相位的输出信号，该相位插值器包括：
第一数量的第一分相元件，接收所述第一信号以及第一控制信号；
第二数量的第二分相元件，接收所述第一信号以及所述第一控制信号；
所述第一数量的第三分相元件，接收该第二信号以及第二控制信号；以及
所述第二数量的第四分相元件，接收该第二信号以及该第二控制信号，其中
所述第一控制信号及所述第二控制信号使能所述第一数量的所述第一分相元件及第三分相元件处理所述第一信号，使能所述第二数量的所述第二分相元件以及第四分相元件处理所述第二信号，以产生所述输出信号，所述输出信号的第三相位Y等于所述第一信号的第一相位XI与对应的权重a 1之积加上所述第二信号的第二相位XQ与对应的权重a2之积，其中|a 1|+|a2|＝1+k，其中k>0。
2.如权利要求1所述的相位插值器，其中：
所述第一数量为2m，m为小于N的数值，N为相位插值精度；以及
所述第二数量为N-2m。
3.如权利要求2所述的相位插值器，其中：
所述第一数量的所述第一分相元件由所述第一控制信号中的2m位使能或禁能；
所述第二数量的所述第二分相元件由所述第一控制信号中的(N-2m)位使能或禁能；
所述第一数量的所述第三分相元件由所述第二控制信号的所述2m位使能或禁能；以及
所述第二数量的所述第四分相元件由所述第二控制信号的所述(N-2m)位使能或禁能。
4.如权利要求3所述的相位插值器，其中：
所述处理所述第一信号为根据该第一信号将电压源或地端耦接至所述相位插值器的输出端；以及
所述处理所述第二信号为根据该第二信号将该电压源或该地端耦接至所述相位插值器的所述输出端。
5.如权利要求4所述的相位插值器，其中所述第一分相元件、所述第二分相元件、所述第三分相元件以及所述第四分相元件各自包括：
第一晶体管；
第二晶体管，其中，所述第一晶体管的栅极耦接所述第二晶体管的栅极，以接收所述第一信号或所述第二信号，且所述第一晶体管的漏极耦接多数第二晶体管的漏极以及所述相位插值器的所述输出端；
第一开关；以及
第二开关，其中，所述第一开关将所述第一晶体管的源极耦接所述电压源，所述第二开关将所述第二晶体管的源极耦接所述地端。
6.如权利要求5所述的相位插值器，其中：
所述第一分相元件以及所述第三分相元件的所述第一晶体管以及所述第二晶体管的宽长比不同于所述第二分相元件以及所述第四分相元件的所述第一晶体管以及所述第二晶体管的宽长比。
7.如权利要求6所述的相位插值器，其中：
所述第一分相元件以及所述第三分相元件的所述第一晶体管以及所述第二晶体管之宽长比为所述第二分相元件以及所述第四分相元件的所述第一晶体管以及所述第二晶体管的宽长比的(1+ka)倍，ka为2的幂数。
8.如权利要求3所述的相位插值器，其中：
所述处理所述第一信号为根据该第一信号将第一正端输入晶体管的电流或第一负端输入晶体管的电流导至所述相位插值器的第一输出端；以及
所述处理所述第二信号为根据该第二信号将第二正端输入晶体管的电流或第二负端输入晶体管的电流导至所述相位插值器的第二输出端。
9.如权利要求8所述的相位插值器，包括：
所述第一正端输入晶体管，所述第一正端输入晶体管的栅极接收所述第一信号；
所述第一负端输入晶体管，所述第一负端输入晶体管的栅极接收所述第一信号的反相信号，所述第一正端输入晶体管的源极耦接所述第一负端输入晶体管的源极；
所述第二正端输入晶体管，所述第二正端输入晶体管的栅极接收所述第二信号；以及
所述第二负端输入晶体管，所述第二负端输入晶体管的栅极接收所述第二信号的反相信号，所述第二正端输入晶体管的源极耦接所述第二负端输入晶体管的源极，
其中，所述第一负端输入晶体管的漏极耦接所述第二负端输入晶体管的漏极以作为所述第一输出端，
其中，所述第一正端输入晶体管的漏极耦接所述第二正端输入晶体管的漏极以作为所述第二输出端。
10.如权利要求9所述的相位插值器，还包括：
第一电阻，耦接于电压源以及所述第一正端输入晶体管的漏极之间；以及
第二电阻，耦接于所述电压源以及所述第二负端输入晶体管的漏极之间。
11.如权利要求10所述的相位插值器，其中：
所述第一分相元件以及所述第二分相元件各自包括第一电流源以及第一开关，所述第一分相元件以及所述第二分相元件根据所述第一控制信号将所述第一电流源耦接所述第一正端输入晶体管以及所述第一负端输入晶体管的源极；以及
所述第三分相元件以及所述第四分相元件各自包括第二电流源以及第二开关，所述第三分相元件以及所述第四分相元件根据所述第二控制信号将所述第二电流源耦接所述第二正端输入晶体管以及所述第二负端输入晶体管的源极。
12.如权利要求11所述的相位插值器，其中：
所述第一分相元件的所述第一电流源以及所述第三分相元件的所述第二电流源各自提供第一电流；
所述第二分相元件的所述第一电流源以及所述第四分相元件的所述第二电流源各自提供第二电流；且
所述第一电流为(1+ka)倍的所述第二电流，ka为2的幂数。
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