CN117954485A - 高电子迁移率晶体管器件及其制造方法 - Google Patents

高电子迁移率晶体管器件及其制造方法 Download PDF

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CN117954485A CN202211275097.8A CN202211275097A CN117954485A CN 117954485 A CN117954485 A CN 117954485A CN 202211275097 A CN202211275097 A CN 202211275097A CN 117954485 A CN117954485 A CN 117954485A
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蔡小龙
杜成林
张煜
刘海军
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Abstract

本发明实施例提供一种高电子迁移率晶体管器件及其制造方法。该器件具有一个结构单元或至少两个沿第一方向重复设置的结构单元；每个结构单元均包括源极、漏极、栅极以及沿第二方向依次层叠的衬底层、成核层、势垒层和具有垂直第一方向且平行第二方向之平分截面的缓冲层，缓冲层包括沿第二方向依次层叠的多个叠层，且各叠层在第一方向的长度逐渐减缩，每层叠层具有背对衬底层且用于层叠一层势垒层的外露表面；源极、栅极和漏极沿第三方向间隔叠设于所有势垒层上，第一方向、第二方向和第三方向两两相互垂直；相邻两个结构单元的衬底层、成核层、缓冲层、源极、栅极及漏极在相互贴靠的部位分别对应连接。本实施例的HEMT器件具有优异的线性度。

Description

高电子迁移率晶体管器件及其制造方法
技术领域
本发明涉及晶体管器件技术领域，尤其涉及一种高迁移率晶体管器件及其制造方法。
背景技术
氮化镓(英文全称为：Gallium Nitride，简写为：GaN)由于具有禁带宽度大、临界击穿电场高、抗辐射能力强等特点而成为极具潜力的半导体材料。基于GaN的高电子迁移率晶体管(英文全称为：High Electron Mobility Transistor；简写为：HEMT)，不仅继承了GaN的优异特性，而且由于GaN基异质结产生的二维电子气(英文全称为：Two DimensionalElectron Gas；简写为：2DEG)，使得其具有高电子迁移率和高电子饱和速度的特点，可以应用于工作频率更高、模块体积更小、能量密度更大的场景，如开关电源、射频通信、快速充电等高频高压领域。尤其是第五代无线移动通讯(5G)的发展，传统的硅基器件已经无法适应更高频率和更大功率的工作环境，而具有优异特性的GaN基HEMT器件则正逐渐成为5G射频功放的核心器件。
在5G射频功放应用中，线性度一直是功率放大器(以下简称：功放)设计重点关注的指标之一。为了获得足够的发送功率，功放一般都工作在高功率的状态下，此时会造成线性度下降，严重时会使得传输信号失真，误码率上升，传输速率下降。为了提高功放的线性度，在电路级一般采用功率回退技术、预失真技术、反馈技术等手段来改善，但是随着功率密度和集成密度的提高，电路改善的复杂难度也随之升高。图1所示为传统的GaN基HEMT器件的结构，主要包括依次层叠设置的衬底、缓冲层、势垒层，以及间隔叠设于势垒层的源极、栅极和漏极。这类型的器件随着漏电流和漏电压的上升，其沟道中的2DEG会受到表面缺陷的散射作用或者空间电荷的限制作用，电子迁移率会迅速下降，跨导随之下降，最终导致器件的线性度无法得到保障。
发明内容
本发明实施例的主要目的之一在于提供一种高电子迁移率晶体管器件，旨在解决现有高电子迁移率晶体管器件随着漏电流和漏电压增大线性度变差的问题。
一种高电子迁移率晶体管器件，具有一个结构单元或者至少两个沿第一方向重复设置的所述结构单元；
每个所述结构单元均包括衬底层、成核层、缓冲层、多层势垒层、源极、栅极和漏极；
所述衬底层、所述成核层及所述缓冲层沿第二方向依次层叠设置，所述第二方向和所述第一方向相互垂直；
所述缓冲层具有垂直于所述第一方向且平行于所述第二方向的平分截面，所述缓冲层包括沿所述第二方向依次层叠的多个叠层，每层所述叠层具有沿第一方向的长度尺寸，在所述第二方向上各所述叠层的所述长度尺寸相对于所述平分截面呈对称减缩，每层所述叠层具有背对所述衬底层的外露表面；
每个所述外露表面均层叠有一层所述势垒层，位于所述平分截面同侧的相邻两层所述势垒层在所述第二方向上的距离大于零，位于所述平分截面异侧且叠设于同一所述叠层之所述外露表面的两层所述势垒层相对于所述平分截面对称；
所述源极、所述栅极和所述漏极沿第三方向间隔叠设于所有所述势垒层上，且所述第三方向垂直于所述第一方向和所述第二方向形成的平面；
相邻两个所述结构单元的所述衬底层、所述成核层、所述缓冲层、所述源极、所述栅极及所述漏极在相互贴靠的部位分别对应连接。
相对于现有技术而言，本发明实施例提供的高电子迁移率晶体管器件，包括多个重复的单元结构，由于每个结构单元的缓冲层背对衬底层的表面均设计成具有阶梯形貌的叠层结构，并且每个叠层上均层叠有一层势垒层，因而每个叠层和对应的势垒层形成沟道的栅极控制能力不相同，使得每个沟道阈值电压互不相同，在同一个栅极的控制下，每个沟道逐渐开启，形成了阈值相互补偿的机制，使得跨导逐渐平坦化，进而可以有效提升高迁移率晶体管器件的线性度。具体而言，一方面，以缓冲层的平分截面为对称平面的阶梯状叠层结构的设计，使得各个势垒层对应的异质结沟道呈独立分布状态，由此形成的二维电子气沟道在器件的第一方向上独立分布，保证每个势垒层对应的二维电子气的限域性，从而可以有效避免在高栅压下出现二维电子其向下扩散而穿通其他沟道的情况，从而有效保证了高电子迁移率晶体管器件的线性度；另一方面，由于缓冲层背对衬底层的一端形成了阶梯状结构，使得栅极也呈阶梯状，从而栅极可以从多个方向调控二维电子气，有效地增强栅极对沟道的控制能力，也有利于提升高电子迁移率晶体管器件的线性度。
本发明实施例的主要目的之二在于提供一种高电子迁移率晶体管器件的制造方法，其具体采用如下的技术方案：
一种高电子迁移率晶体管器件的制造方法，包括以下步骤：
(a)在衬底层上生长一层成核层；
(b)在所述成核层上生长一层缓冲层；
(c)在所述缓冲层背对所述衬底层的表面进行掩膜处理后进行刻蚀处理，以使所述掩膜之相对两侧的表面被刻蚀，使所述掩膜正下方的区域形成一叠层而被刻蚀掉的区域用于继续刻蚀；
(d)重复步骤(c)，对所述被刻蚀掉的区域进行刻蚀处理，直至获得具有目标叠层数量结构的缓冲层；
(e)在各叠层背对所述衬底层的表面各生长一层势垒层；
(f)在所述势垒层背对所述衬底层的表面沉积形成源极、栅极和漏极。
相对于现有技术而言，本发明实施例提供的高电子迁移率晶体管器件的制造方法，一方面，通过将缓冲层背对衬底层的端部刻蚀成具有对称阶梯结构的形状，因而可以有效提升高电子迁移率晶体管器件的线性度；另一方面，该制造工艺简单高效，并且制造得到的高电子迁移率晶体管器件的品质具有较高的一致性。
附图说明
为了更清楚地说明本申请实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的GaN基HEMT器件的结构的立体结构示意图；
图2为本发明实施例提供的高电子迁移率晶体管器件的立体结构示意图；
图3为本发明实施例提供的结构单元的立体结构示意图；
图4为本发明实施例提供的结构单元沿第三方向视角的示意图；
图5为本发明实施例提供的结构单元沿第一方向视角的示意图；
图6为本发明实施例提供的结构单元的俯视示意图；
图7为沿图6中A-A线的剖视示意图；
图8为沿图6中B-B线的剖视示意图；
图9为沿图6中C-C线的剖视示意图；
图10为沿图6中D-D线的剖视示意图；
图11为本发明实施例4沿图6中A-A线的剖视示意图；
图12为本发明实施例5沿图6中A-A线的剖视示意图；
图13为本发明实施例提供的高电子迁移率晶体管器件的制造工艺(步骤(a)至步骤(c))流程图；
图14为本发明实施例提供的高电子迁移率晶体管器件的制造工艺(步骤(c)至步骤(e))流程图；
图15为本发明实施例提供的高电子迁移率晶体管器件的制造工艺(步骤(e)至步骤(f))流程图；
图16为本发明实施例1和对比例的转移特性曲线和跨导曲线。
附图标号说明：
100、高电子迁移率晶体管器件；
10、结构单元；
11、衬底层；
12、成核层；
13、缓冲层；131、第一叠层；1310、第一外露表面；132、第二叠层；1320、第二外露表面；133、第三叠层；1330、第三外露表面；
14、势垒层；
15、源极；151、第一源部；152、第二源部；153、第三源部；154、第一源连接部；155、第二源连接部；
16、栅极；161、介质层；1611、第一叠设部；1612、第二叠设部；1613、第三叠设部；1614、第一连接部；1615、第二连接部；162、金属层；
17、漏极；171、第一漏部；172、第二漏部；173、第三漏部；174、第一漏连接部；175、第二漏连接部；
18、背势垒层；
19、沟道层；
20、平分截面；
30、掩膜层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
本发明实施例提供的高电子迁移率晶体管器件100及其零部件如图2至图11所示。
请参阅图2以及图3，为了便于说明本实施例的技术方案，引入第一方向、第二方向和第三方向，第一方向、第二方向和第三方向两两相互垂直。本实施例提供的高电子迁移率晶体管器件100具有一个结构单元10或者至少两个沿第一方向重复设置的结构单元10，每个结构单元10均包括衬底层11、成核层12、缓冲层13、多层势垒层14、源极15、栅极16和漏极17。具体地，衬底层11、成核层12及缓冲层13沿第二方向依次层叠设置，第二方向和第一方向相互垂直；缓冲层13具有垂直于第一方向且平行于第二方向的平分截面20，缓冲层13包括沿第二方向依次层叠的多个叠层，每层叠层具有沿第一方向的长度尺寸，在第二方向上各叠层的长度尺寸相对于平分截面20呈对称减缩，每层叠层具有背对衬底层11的外露表面；每个外露表面均层叠有一层势垒层14，位于平分截面20同侧的相邻两层势垒层14在第二方向上的距离大于零，位于平分截面20异侧且叠设于同一叠层之外露表面的两层势垒层14相对于平分截面20对称；源极15、栅极16和漏极17沿第三方向间隔延伸叠设于所有势垒层14上，且第三方向垂直于第一方向和第二方向形成的平面；相邻两个结构单元10的衬底层11、成核层12、缓冲层13、源极15、栅极16及漏极17在相互贴靠的部位分别对应连接。需要说明的是，在本发明实施例中，平分截面20是个虚拟的面，引入平分截面20是为了方便对高电子迁移率晶体管器件100的结构的描述。
在本实施例中，由于每个结构单元10的缓冲层13背对衬底层11的表面均设计成具有阶梯形貌的叠层结构，并且每个叠层上均层叠有一层势垒层14，因而每个叠层和对应的势垒层14形成沟道的栅极16控制能力不相同，使得每个沟道阈值电压互不相同，在同一个栅极16的控制下，每个沟道逐渐开启，形成了阈值相互补偿的机制，使得跨导逐渐平坦化，进而可以有效提升高迁移率晶体管器件的线性度。具体而言，一方面，以缓冲层13的平分截面20为对称平面的阶梯状叠层结构的设计，使得各层势垒层14对应的异质结沟道呈独立分布状态，由此形成的二维电子气沟道在高电子迁移率晶体管器件100的第一方向上独立分布，保证了每层势垒层14对应的二维电子气的限域性，从而可以有效避免在高栅压下出现二维电子气向下扩散而穿通其他沟道的情况，从而有效保证了高电子迁移率晶体管器件100的线性度；另一方面，由于缓冲层13背对衬底层11的一端形成了阶梯状结构，使得栅极16也呈阶梯状，从而栅极16可以从多个方向调控二维电子气，有效地增强栅极16对沟道的控制能力，也有利于提升高电子迁移率晶体管器件100的线性度。请参阅图2、图3和图4，在一些实施方式中，衬底层11选自硅层、碳化硅层、蓝宝石层中的任一种。在一些实施方式中，成核层12选自氮化铝层(AlN层)。
请参阅图2、图3、图4，在一些实施方式中，每个结构单元10中，叠层的层数为二层至十层的任意层数，如叠层的层数可以是二层或三层或四层或五层或六层或七层或八层等。其中，图2中以四个重复的结构单元10为例，即沿第一方向重复设置的多个结构单元10共用相同的衬底层11、成核层12、源极15、栅极16和漏极17，而叠设在成核层12表面的缓冲层13则形成多层叠层结构，并且相邻的两个缓冲层13之间在最靠近成核层12一侧的叠层对应连接成一体。在一些实施方式中，相邻的两个结构单元10中，与成核层12距离最近的两个势垒层14相互具有间隔，而在一些实施方式中，相邻的两个结构单元10中，与成核层12距离最近的两个势垒层14相互连接成一体。
请参阅图2、图3、图4，在一些实施方式中，缓冲层13选自氮化镓层(GaN层)，在第二方向上，相邻的两层叠层之外露表面的距离(H)在0.4μm～0.6μm之间。在一些实施方式中，当缓冲层13具有三层叠层时，包括第一叠层131、第二叠层132和第三叠层133，并且第一叠层131、第二叠层132、第三叠层133沿着第二方向依次层叠，相邻的两个结构单元10中，两个第一叠层131于相互正对的侧壁连接，而两个第二叠层132至两个第一叠层131相互连接的侧壁所在平面的距离相同，两个第三叠层133至两个第一叠层131相互连接的侧壁所在平面的距离相同，并且两个第二叠层132之间的距离小于两个第三叠层133之间的距离，这样以使得每个结构单元10的叠层均具有背对衬底层11的外露表面，以便于在每个外露表面层叠一层势垒层14。需要说明的是，缓冲层13具有三个叠层，只是为了便于描述，在实际应用中，三个叠层一体成型，如通过去除材料的方式获得具有三个叠层结构的缓冲层13，比如可以通过刻蚀方法先在缓冲层13之板材垂直于第一方向且平行于第二方向的平分截面20获得第三叠层133，并且第三叠层133被板材的平分截面20平分，第三叠层133具有第三外露表面1330，第三外露表面1330被平分截面20平分，使得第三外露表面1330相对于平分截面20对称，接着再于第三叠层133的相对两侧刻蚀获得第二叠层132和第一叠层131，第二叠层132具有两个第二外露表面1320，两个第二外露表面1320均背对衬底层11，两个第二外露表面1320分设于平分截面20的相对两侧且相对于平分截面20对称；第一叠层131具有两个第一外露表面1310，两个第一外露表面1310均背对衬底层11，两个第一外露表面1310也分设于平分截面20的相对两侧且相对于平分截面20对称，沿远离平分截面20的方向，第三外露表面1330、第二外露表面1320及第一外露表面1310依次排布。缓冲层13设计成三个叠层的结构，形成了三层阶梯状，每一层阶梯均形成有二维电子气，其中，第一叠层131的二维电子气沟道受两侧侧壁和上方的栅极16调控，第二叠层132的二维电子气沟道受一个侧壁和上方的栅极16调控，第三叠层133的二维电子气沟道受两侧侧壁和上方的栅极16调控，从而可以对二维电子气沟道的调制作用起到增强效果，有效地提高了高电子迁移率晶体管器件100的线性度。在具体应用中，可以调整每个外露表面所叠设的势垒层14的厚度，以调制二维电子气的浓度和阈值，从而得到线性度提升程度不同的高电子迁移率晶体管器件100；于此同时，由于缓冲层13形成了三个沟道，还能使得高电子迁移率晶体管器件100具有较大的电流密度。
请参阅图3、图4，在一些实施方式中，每个第一外露表面1310在第一方向的长度尺寸为a(即：第一叠层131的外露表面之远离平分截面20的边缘至第二外露表面1320之远离平分表面的边缘的距离为a)，每个第二外露表面1320在第一方向的长度尺寸为b(即：第二外露表面1320之远离平分截面20的边缘至第一外露表面1310之远离平分截面20的边缘的距离为b)，第三外露表面1330在第一方向的长度尺寸为2c(即：第三外露表面1330之远离平分截面20的边缘至平分截面20的距离为c)，且a：b：c＝9～13:3.5～5:1，第一外露表面1310、第二外露表面1320以及第三外露表面1330的长度尺寸的设计，可以有效的提高跨导的平坦度，从而有利于获得线性度良好的高电子迁移率晶体管器件100。
请参阅图2、图11、图12，在一些实施方式中，每个结构单元10还包括至少一层背势垒层18和至少一层沟道层19，每层背势垒层18叠设于缓冲层13的一个外露表面和与外露表面对应的一层势垒层14之间，每层沟道层19叠设于一层背势垒层18和与背势垒层18对应的一层势垒层14之间，通过背势垒层18和沟道层19的相互作用，以提高所在势垒层14对应的二维电子气浓度的限域性，由此提高线性度。在一些实施方式中，每层背势垒层18均叠设有一层沟道层19，即每层背势垒层18和与背势垒层18对应的势垒层14之间均层叠有一层沟道层19。如在一些实施方式中，包括第一叠层131、第二叠层132和第三叠层133的缓冲层13中，每个第一外露表面1310层叠有一层背势垒层18，且每层背势垒层18上层叠有一层沟道层19；每个第二外露表面1320层叠有一层背势垒层18，且每层背势垒层18上均叠设有一层沟道层19；而第三外露表面1330同样叠设有一层背势垒层18，该背势垒层18上叠设有一个层沟道层19。通过在部分或者全部的背势垒层18增设沟道层19，可以对每个沟道阈值进行灵活有效的控制，以有效保证高电子迁移率晶体管器件100的线性度。
请参阅图2、图3、图5和图6，在一些实施方式中，势垒层14选自铝镓氮层(AlGaN层)、铟镓氮层(InAlN层)、钪镓氮层(ScAlN层)中的任一种，也就是在一个结构单元10中，所有的势垒层14均可以选自同一种材质，当然也可以选用不同的材质，以使得各个二维电子气沟道具有不同的限域性。在一些实施方式中，每层势垒层14的厚度在30nm～50nm之间。
请参阅图2、图3、图4、图6，在一些实施方式中，源极15沿第一方向延伸设置，并且延伸贴设于所有势垒层14背对衬底的表面、势垒层14的局部侧表面及缓冲层13的局部外露侧壁面。如在包括第一叠层131、第二叠层132和第三叠层133的缓冲层13结构中，源极15包括沿第一方向延伸的第一源部151、第二源部152、第三源部153以及沿第二方向延伸的第一源连接部154、第二源连接部155，其中，第一源部151叠设于第一外露表面1310上方的势垒层14上，第二源部152则叠设于第二外露表面1320上方的势垒层14上，第三源部153则叠设于第三外露表面1330上方的势垒层14上，第一源连接部154连接于第一源部151和第二源部152之间，并且与缓冲层13的外露侧壁以及势垒层14的外露侧表面连接，第二源连接部155连接于第二源部152和第三源部153之间，并且与缓冲层13的外露侧壁以及势垒层14的外露侧表面连接。在一些实施方式中，源极15的材质选自Ti/Al、Ti/Al/Au、Ti/Al/Ni/Au、Ti/Al/Ni/Pt、Ti/Al/Ti/Au、Ti/Al/Pt/Au，其中，Ti表示钛；Al表示铝；Au表示金；Ni表示镍；Pt表示铂；Ti/Al表示复合层，即由钛层和叠设在钛层表面的铝层组成的复合层；Ti/Al/Au表示复合层，即包括钛层、叠设在钛层表面的铝层以及叠设在铝层表面的金层组成的复合层；其余的意思表示可以据此类推，故在此不再展开赘述。
请参阅图2、图3、图6、图7，在一些实施方式中，栅极16沿第一方向延伸设置，并且栅极16包括介质层161和金属层162，其中介质层161延伸贴设于所有势垒层14背对衬底层11的表面、与衬底层11最远的势垒层14的侧表面及缓冲层13的外露侧壁面上，金属层162则层叠于介质层161上。如在包括第一叠层131、第二叠层132和第三叠层133的缓冲层13结构中，介质层161包括沿第一方向延伸的第一叠设部1611、第二叠设部1612、第三叠设部1613以及沿第二方向延伸的第一连接部1614、第二连接部1615，其中，第一叠设部1611叠设于第一外露表面1310上方的势垒层14上，第二叠设部1612则叠设于第二外露表面1320上方的势垒层14上，第三叠设部1613则叠设于第三外露表面1330上方的势垒层14上，第一连接部1614连接于第一叠设部1611和第二叠设部1612之间，并且与缓冲层13的外露侧壁以及势垒层14的外露侧表面连接，第二连接部1615连接于第二叠设部1612和第三叠设部1613之间，并且与缓冲层13的外露侧壁以及势垒层14的外露侧表面连接。在一些实施方式中，介质层161的材质选自二氧化硅(SiO2)、氧化铝(Al2O3)、二氧化铪(HfO2)、氧化镓(Ga2O3)、氮化硅(SiNx)中的任一种。在一些实施方式中，介质层161的厚度在5nm～10nm之间。在一些实施方式中，金属层162的材质选自Ni/Au、Pt/Au、Pt/Ti/Au中的任一种，其中，Ti/Au表示复合层，即由钛层和叠设在钛层表面的金层组成的复合层，其余的意思表示可以据此类推，故在此不再展开赘述。
请参阅图2、图3、图6。在一些实施方式中，漏极17沿第一方向延伸设置，并且延伸贴设于所有势垒层14背对衬底的表面、与衬底层11最远的势垒层14的侧表面及缓冲层13的外露侧壁面。如在包括第一叠层131、第二叠层132和第三叠层133的缓冲层13结构中，漏极17包括沿第一方向延伸的第一漏部171、第二漏部172、第三漏部173以及沿第二方向延伸的第一漏连接部174、第二漏连接部175，其中，第一漏部171叠设于第一外露表面1310上方的势垒层14上，第二漏部172则叠设于第二外露表面1320上方的势垒层14上，第三漏部173则叠设于第三外露表面1330上方的势垒层14上，第一漏连接部174连接于第一漏部171和第二漏部172之间，并且与缓冲层13的外露侧壁以及势垒层14的外露侧表面连接，第二漏连接部175连接于第二漏部172和第三漏部173之间，并且与缓冲层13的外露侧壁以及势垒层14的外露侧表面连接。在一些实施方式中，漏极17的材质选自Ti/Al、Ti/Al/Au、Ti/Al/Ni/Au、Ti/Al/Ni/Pt、Ti/Al/Ti/Au、Ti/Al/Pt/Au，此处漏极17的意思表示与上述源极15、金属层162的意思表示相同，故在此不再展开赘述。
需要说明的是，本发明实施例的高电子迁移率晶体管器件100，每个结构单元10的衬底层11、成核层12、缓冲层13、势垒层14、背势垒层18和沟道层19均具有在第二方向上的厚度尺寸，这些厚度尺寸均为HEMT器件常规的厚度尺寸，故在此不再展开赘述。
请参阅图13至图15，基于上述的高电子迁移率晶体管器件100，本发明实施例还提供一种制造上述高电子迁移率晶体管器件100的方法。
请参阅图2、图3、图13至图15，在一些实施方式中，高电子迁移率晶体管器件100的制造方法包括以下步骤：
(a)在衬底层11上生长一层成核层12。
在步骤(a)中，衬底层11选自硅层、碳化硅层、蓝宝石层中的任一种。在生长成核层12之前，对衬底层11进行表面清洁处理，以确保衬底层11的表面洁净。在一些实施方式中，采用外延生长方法在衬底层11的表面生长成核层12。在一些实施方式中，成核层12的原材料选自AlN。具体的外延生长方法为HEMT器件的常规方法，如可以是等离子增强化学气相沉积(英文全称为：Plasma-Enhanced Chemical Vapor Deposition；简称为：PECVD)、低压化学气相沉积(英文全称为：Low Pressure Chemical Vapor Deposition；简称为：LPCVD)、原子层沉积(英文全称为：Atomic Layer Deposition；简称为：ALD)等，故在此不再展开赘述。
(b)在成核层12上生长一层缓冲层13。
在步骤(b)中，在成核层12背对衬底层11的表面，采用HEMT器件外延生长的常规方法获得缓冲层13，并且缓冲层13的原材料选自GaN，由此得到本发明实施例基于GaN基的高电子迁移率晶体管器件100。
(c)在缓冲层13背对衬底层11的表面进行掩膜处理后进行刻蚀处理，以使掩膜层30之相对两侧的表面被刻蚀，使掩膜层30正下方的区域形成一叠层，而被刻蚀掉的区域用于继续进行刻蚀。
在步骤(c)中，在缓冲层13背对衬底层11的表面涂抹光刻胶，使得光刻胶被缓冲层13的平分截面20所平分，并且光刻胶至缓冲层13的相对两表面的距离相等，光刻胶覆盖度的区域为叠层的预设区域，对光刻胶进行曝光处理，定义第一次刻蚀处理的区域，随后进行刻蚀处理，得到一叠层，而被刻蚀掉的区域则用于进一步刻蚀获得新的叠层。当缓冲层13预设刻蚀形成三个叠层时，经过步骤(c)即可获得第三叠层133。在一些实施方式中，刻蚀方法可以是电感耦合等离子体(英文全称为：Inductive Coupled Plasma；简称为：ICP)刻蚀或者反应离子刻蚀(英文全称为：Reactive ion etching；简称为：RIE)等方法，这些刻蚀方法均为晶体管器件的常规刻蚀方法，故在此不再展开赘述。
(d)重复步骤(c)，直至获得具有目标叠层数量结构的缓冲层13。
在步骤(d)中，预设缓冲层13刻蚀形成具有三个叠层时，在步骤(c)后，对被刻蚀的区域进行掩膜处理，涂布光刻胶，对光刻胶进行曝光处理，以定义第二次刻蚀处理的区域，而第二次未被刻蚀的区域则形成第二叠层132，刻蚀掉的区域则形成第三叠层133，由此得到包括第一叠层131、第二叠层132、第三叠层133的缓冲层13，并且第一叠层131、第二叠层132及第三叠层133沿第二方向依次层叠设置，将附着在缓冲层13表面的掩膜层30去除后，第一叠层131具有两个第一外露表面1310，第二叠层132具有两个第二外露表面1320，第三叠层133具有一个外露表面。
(e)在各叠层背对衬底层11的表面各生长一层势垒层14。
在步骤(e)中，通过外延生长方法在各叠层背对衬底层11的表面各生长一层势垒层14，使得每个外露表面均叠设有一层势垒层14。势垒层14的原材料选自铝镓氮(AlGaN)、铟铝氮(InAlN)以及钪铝氮(ScAlN)中的任一种。具体外延生长方法为晶体管器件的常规方法，故在此不再展开赘述。
在一些实施方式中，获得具有目标叠层的缓冲层13之后且在缓冲层13生长势垒层14之前，还包括在至少一层叠层背对衬底层11的表面生长一层背势垒层18的步骤。在一些实施方式中，背势垒层18的材质选自AlGaN、铟镓氮(英文全称：indium gallium nitride；简写：InGaN)。在一些实施方式中，每个叠层的外露表面均生长一层背势垒层18。如具有三层叠层结构的缓冲层13中，在第一外露表面1310生长一层背势垒层18，在第二外露表面1320生长一层背势垒层18，在第三外露表面1330生长一层背势垒层18，以及，在生长背势垒层18之后，还包括在每层背势垒层18背对衬底层11的表面生长一层沟道层19的步骤，最后于每层沟道层19上各生长一层势垒层14。如具有三层叠层结构的缓冲层13层中，在第一外露表面1310生长一层背势垒层18、在第二外露表面1320生长一层背势垒层18、在第三外露表面1330生长一层背势垒层18，随后在每层背势垒层18表面生长一层沟道层19，在于每层沟道层19背对衬底层11的表面生长势垒层14。在一些实施方式中，沟道层19的材质选自GaN。
(f)在势垒层14背对衬底层11的表面沉积形成源极15、栅极16和漏极17。
在步骤(f)中，对各层势垒层14涂抹光刻胶，随后经过曝光定义源极15区域、漏极17区域，随后依次沉积源极15、漏极17，并对沉积的源极15、漏极17进行退火处理，使得源极15、漏极17具有良好的欧姆接触。沉积时，可以采用电子束蒸法、磁控溅射等方法。随后继续对势垒层14涂抹光刻胶，经过曝光定义栅极16区域，在栅极16区域沉积介质层161，沉积的介质层161的厚度在5nm～10nm之间，并在介质层161表面沉积金属层162，得到栅极16。在一些实施方式中，源极15的材质选自Ti/Al、Ti/Al/Au、Ti/Al/Ni/Au、Ti/Al/Ni/Pt、Ti/Al/Ti/Au、Ti/Al/Pt/Au；介质层161的材质选自二氧化硅(SiO2)、氧化铝(Al2O3)、二氧化铪(HfO2)、氧化镓(Ga2O3)、氮化硅(SiNx)中的任一种；金属层162的材质选自Ni/Au、Pt/Au、Pt/Ti/Au中的任一种；漏极17的材质选自Ti/Al、Ti/Al/Au、Ti/Al/Ni/Au、Ti/Al/Ni/Pt、Ti/Al/Ti/Au、Ti/Al/Pt/Au。
为了更好的说明本发明实施例提供的高电子迁移率晶体管器件100，下面通过多个具体实施例来进一步解释说明本发明的技术方案。
实施例1
请参阅图2、图3和图4，一种高电子迁移率晶体管器件100，具体包括四个相同的重复结构单元10，并且四个结构单元10沿第一方向排布。
每个结构单元10均包括衬底层11、成核层12、缓冲层13、多个势垒层14、源极15、栅极16和漏极17，其中，衬底层11、成核层12和缓冲层13沿第二方向依次层叠设置，第二方向和第一方向相互垂直，并且缓冲层13包括沿第二方向依次叠设的第一叠层131、第二叠层132和第三叠层133，缓冲层13具有垂直于第一方向并且平行于第二方向的平分截面20，第一叠层131具有两个第一外露表面1310，并且每个第一外露表面1310背对衬底层11，两个第一外露表面1310相对于平分截面20对称，第二叠层132具有两个第二外露表面1320，并且两个第二外露表面1320背对衬底层11，两个第二外露表面1320相对于平分截面20对称，第三叠层133具有一个第三外露表面1330，第三外露表面1330背对衬底层11，并且第三外露表面1330被平分截面20平分，在平分截面20的同侧，第三外露表面1330、第二外露表面1320及第一外露表面1310沿远离平分截面20的方向依次排布，由此缓冲层13为具有三个阶梯状的结构，第一外露表面1310、第二外露表面1320、第三外露表面1330上各自叠设有一层势垒层14；源极15、栅极16和漏极17沿第三方向间隔叠设于所有的势垒层14上，并且源极15、栅极16、漏极17各自沿第一方向延伸设置；相邻的两个结构单元10在相互连接的部位连接，即相邻的两个结构单元10中，衬底层11相互连接成一体、成核层12相互连接成一体、第一叠层131相互连接成一体、源极15相互连接成一体、栅极16相互连接成一体、漏极17相互连接成一体，只有第二叠层132和第三叠层133相互间具有间距，并且相邻的两个结构单元10中，两个第二叠层132之间的间距小于两个第三叠层133之间的间距。本实施例的衬底层11为碳化硅层；成核层12为AlN层；缓冲层13为GaN层，其中，每个第二叠层132在第二方向上的厚度为0.5微米、第三叠层133在第二方向上的厚度为0.5微米，每个第一外露表面1310在第一方向的长度尺寸为0.3微米、每个第二外露表面1320在第一方向的长度尺寸为0.1微米、第三外露表面1330在第一方向的长度尺寸为0.05微米；势垒层14为AlGaN层，在第二方向上的厚度为50纳米；源极15的材质为Ti/Al；漏极17的材质为Ti/Al/Au；栅极16包括介质层161和层叠于介质层161的金属层162，其中介质层161的材质为二氧化硅、厚度为5纳米，介质层161除了叠设在势垒层14上，还延伸叠设于第二叠层132的侧壁以及第三叠层133的侧壁以使得相邻的两个势垒层14上的介质层161相互连接，金属层162的材质为Ni/Au。
实施例2
请参阅图2、图3和图4，一种高电子迁移率晶体管器件100，具体包括四个相同的重复结构单元10，并且四个结构单元10沿第一方向排布。
每个结构单元10均包括衬底层11、成核层12、缓冲层13、多个势垒层14、源极15、栅极16和漏极17，其中，衬底层11、成核层12和缓冲层13沿第二方向依次层叠设置，第二方向和第一方向相互垂直，并且缓冲层13包括沿第二方向依次叠设的第一叠层131、第二叠层132和第三叠层133，缓冲层13具有垂直于第一方向并且平行于第二方向的平分截面20，第一叠层131具有两个第一外露表面1310，并且每个第一外露表面1310背对衬底层11，两个第一外露表面1310相对于平分截面20对称，第二叠层132具有两个第二外露表面1320，并且两个第二外露表面1320背对衬底层11，两个第二外露表面1320相对于平分截面20对称，第三叠层133具有一个第三外露表面1330，第三外露表面1330背对衬底层11，并且第三外露表面1330被平分截面20平分，在平分截面20的同侧，第三外露表面1330、第二外露表面1320及第一外露表面1310沿远离平分截面20的方向依次排布，由此缓冲层13为具有三个阶梯状的结构，第一外露表面1310、第二外露表面1320、第三外露表面1330上各自叠设有一层势垒层14；源极15、栅极16和漏极17沿第三方向间隔叠设于所有的势垒层14上，并且源极15、栅极16、漏极17各自沿第一方向延伸设置；相邻的两个结构单元10在相互连接的部位连接，即相邻的两个结构单元10中，衬底层11相互连接成一体、成核层12相互连接成一体、第一叠层131相互连接成一体、源极15相互连接成一体、栅极16相互连接成一体、漏极17相互连接成一体，只有第二叠层132和第三叠层133相互间具有间距，并且相邻的两个结构单元10中，两个第二叠层132之间的间距小于两个第三叠层133之间的间距。本实施例的衬底层11为硅层；成核层12为AlN层；缓冲层13为GaN层，其中，每个第二叠层132在第二方向上的厚度为0.4微米、第三叠层133在第二方向上的厚度为0.6微米，每个第一外露表面1310在第一方向的长度尺寸为0.65微米、每个第二外露表面1320在第一方向的长度尺寸为0.175微米、第三外露表面1330在第一方向的长度尺寸为0.1微米；势垒层14为InGaN层，第一外露表面1310上的势垒层14在第二方向上的厚度为50纳米、第二外露表面1320上的势垒层14在第二方向上的厚度为40纳米、第三外露表面1330上的势垒层14在第二方向上的厚度为30纳米；源极15的材质为Ti/Al；漏极17的材质为Ti/Al/Au；栅极16包括介质层161和层叠于介质层161的金属层162，其中介质层161的材质为二氧化硅、厚度为10纳米，介质层161除了叠设在势垒层14上，还延伸叠设于第二叠层132的侧壁以及第三叠层133的侧壁以使得相邻的两个势垒层14上的介质层161相互连接，金属层162的材质为Pt/Au。
实施例3
请参阅图2、图3、图4以及图11，一种高电子迁移率晶体管器件100，具体包括四个相同的重复结构单元10，并且四个结构单元10沿第一方向排布。
每个结构单元10均包括衬底层11、成核层12、缓冲层13、多个势垒层14、数量与势垒层14数量相同的背势垒层18、数量与势垒层14数量相同的沟道层19、源极15、栅极16和漏极17，其中，衬底层11、成核层12和缓冲层13沿第二方向依次层叠设置，第二方向和第一方向相互垂直，并且缓冲层13包括沿第二方向依次叠设的第一叠层131、第二叠层132和第三叠层133，缓冲层13具有垂直于第一方向并且平行于第二方向的平分截面20，第一叠层131具有两个第一外露表面1310，并且每个第一外露表面1310背对衬底层11，两个第一外露表面1310相对于平分截面20对称，第二叠层132具有两个第二外露表面1320，并且两个第二外露表面1320背对衬底层11，两个第二外露表面1320相对于平分截面20对称，第三叠层133具有一个第三外露表面1330，第三外露表面1330背对衬底层11，并且第三外露表面1330被平分截面20平分，在平分截面20的同侧，第三外露表面1330、第二外露表面1320及第一外露表面1310沿远离平分截面20的方向依次排布，由此缓冲层13为具有三个阶梯状的结构，第一外露表面1310、第二外露表面1320、第三外露表面1330上各自叠设有一层背势垒层18；每层沟道层19对应一层背势垒层18叠设；每层势垒层14则对应一层沟道层19叠设；源极15、栅极16和漏极17沿第三方向间隔叠设于所有的势垒层14上，并且源极15、栅极16、漏极17各自沿第一方向延伸设置；相邻的两个结构单元10在相互连接的部位连接，即相邻的两个结构单元10中，衬底层11相互连接成一体、成核层12相互连接成一体、第一叠层131相互连接成一体、源极15相互连接成一体、栅极16相互连接成一体、漏极17相互连接成一体，只有第二叠层132和第三叠层133相互间具有间距，并且相邻的两个结构单元10中，两个第二叠层132之间的间距小于两个第三叠层133之间的间距。本实施例的衬底层11为硅层；成核层12为AlN层；缓冲层13为GaN层，其中，第二叠层132在第二方向上的厚度为0.5微米、第三叠层133在第二方向上的厚度为0.6微米，每个第一外露表面1310在第一方向的长度尺寸为0.45微米、每个第二外露表面1320在第一方向的长度尺寸为0.25微米、第三外露表面1330在第一方向的长度尺寸为0.1微米；背势垒层18的材质选自AlGaN；沟道层19的材质选自GaN；势垒层14为InGaN层，第一外露表面1310上的势垒层14在第二方向上的厚度为50纳米、第二外露表面1320上的势垒层14在第二方向上的厚度为50纳米、第三外露表面1330上的势垒层14在第二方向上的厚度为45纳米；源极15的材质为Ti/Al/Ni/Au；漏极17的材质为Ti/Al/Ni/Au；栅极16包括介质层161和层叠于介质层161的金属层162，其中介质层161的材质为二氧化铪、厚度为10纳米，介质层161除了叠设在势垒层14上，还延伸叠设于第二叠层132的侧壁以及第三叠层133的侧壁以使得相邻的两个势垒层14上的介质层161相互连接，金属层162的材质为Ni/Au。
实施例4
请参阅图2、图3、图4以及图11，一种高电子迁移率晶体管器件100，具体包括四个相同的重复结构单元10，并且四个结构单元10沿第一方向排布。
每个结构单元10均包括衬底层11、成核层12、缓冲层13、多个势垒层14、数量与势垒层14数量相同的背势垒层18、数量与势垒层14数量相同的沟道层19、源极15、栅极16和漏极17，其中，衬底层11、成核层12和缓冲层13沿第二方向依次层叠设置，第二方向和第一方向相互垂直，并且缓冲层13包括沿第二方向依次叠设的第一叠层131、第二叠层132和第三叠层133，缓冲层13具有垂直于第一方向并且平行于第二方向的平分截面20，第一叠层131具有两个第一外露表面1310，并且每个第一外露表面1310背对衬底层11，两个第一外露表面1310相对于平分截面20对称，第二叠层132具有两个第二外露表面1320，并且两个第二外露表面1320背对衬底层11，两个第二外露表面1320相对于平分截面20对称，第三叠层133具有一个第三外露表面1330，第三外露表面1330背对衬底层11，并且第三外露表面1330被平分截面20平分，在平分截面20的同侧，第三外露表面1330、第二外露表面1320及第一外露表面1310沿远离平分截面20的方向依次排布，由此缓冲层13为具有三个阶梯状的结构，第一外露表面1310、第二外露表面1320、第三外露表面1330上各自叠设有一层背势垒层18；每层沟道层19对应一层背势垒层18叠设；每层势垒层14则对应一层沟道层19叠设；源极15、栅极16和漏极17沿第三方向间隔叠设于所有的势垒层14上，并且源极15、栅极16、漏极17各自沿第一方向延伸设置；相邻的两个结构单元10在相互连接的部位连接，即相邻的两个结构单元10中，衬底层11相互连接成一体、成核层12相互连接成一体、第一叠层131相互连接成一体、源极15相互连接成一体、栅极16相互连接成一体、漏极17相互连接成一体，只有第二叠层132和第三叠层133相互间具有间距，并且相邻的两个结构单元10中，两个第二叠层132之间的间距小于两个第三叠层133之间的间距。本实施例的衬底层11为蓝宝石层；成核层12为AlN层；缓冲层13为GaN层，其中，第二叠层132在第二方向上的厚度为0.5微米、第三叠层133在第二方向上的厚度为0.6微米，每个第一外露表面1310在第一方向的长度尺寸为0.3微米、每个第二外露表面1320在第一方向的长度尺寸为0.1微米、第三外露表面1330在第一方向的长度尺寸为0.05微米；背势垒层18的材质选自AlGaN，厚度为0.05微米；沟道层19的材质选自GaN，厚度为0.1微米；势垒层14为ScAlN层，第一外露表面1310上的势垒层14在第二方向上的厚度为50纳米、第二外露表面1320上的势垒层14在第二方向上的厚度为50纳米、第三外露表面1330上的势垒层14在第二方向上的厚度为45纳米；源极15的材质为Ti/Al；漏极17的材质为Ti/Al/Au；栅极16包括介质层161和层叠于介质层161的金属层162，其中介质层161的材质为二氧化硅、厚度为10纳米，介质层161除了叠设在势垒层14上，还延伸叠设于第二叠层132的侧壁以及第三叠层133的侧壁以使得相邻的两个势垒层14上的介质层161相互连接，金属层162的材质为Pt/Au。
实施例5
请参阅图2、图3、图4以及图12，一种高电子迁移率晶体管器件100，具体包括四个相同的重复结构单元10，并且四个结构单元10沿第一方向排布。
每个结构单元10均包括衬底层11、成核层12、缓冲层13、多个势垒层14、两层背势垒层18、两层沟道层19、源极15、栅极16和漏极17，其中，衬底层11、成核层12和缓冲层13沿第二方向依次层叠设置，第二方向和第一方向相互垂直，并且缓冲层13包括沿第二方向依次叠设的第一叠层131、第二叠层132和第三叠层133，缓冲层13具有垂直于第一方向并且平行于第二方向的平分截面20，第一叠层131具有两个第一外露表面1310，并且每个第一外露表面1310背对衬底层11，两个第一外露表面1310相对于平分截面20对称，第二叠层132具有两个第二外露表面1320，并且两个第二外露表面1320背对衬底层11，两个第二外露表面1320相对于平分截面20对称，第三叠层133具有一个第三外露表面1330，第三外露表面1330背对衬底层11，并且第三外露表面1330被平分截面20平分，在平分截面20的同侧，第三外露表面1330、第二外露表面1320及第一外露表面1310沿远离平分截面20的方向依次排布，由此缓冲层13为具有三个阶梯状的结构，每个第二外露表面1320上各自叠设有一层背势垒层18；每层沟道层19对应一层背势垒层18叠设；每层沟道层19叠设有一层势垒层14，且每个第一外露表面1310和第三外露表面1330上分别叠设有一层势垒层14；源极15、栅极16和漏极17沿第三方向间隔叠设于所有的势垒层14上，并且源极15、栅极16、漏极17各自沿第一方向延伸设置；相邻的两个结构单元10在相互连接的部位连接，即相邻的两个结构单元10中，衬底层11相互连接成一体、成核层12相互连接成一体、第一叠层131相互连接成一体、源极15相互连接成一体、栅极16相互连接成一体、漏极17相互连接成一体，只有第二叠层132和第三叠层133相互间具有间距，并且相邻的两个结构单元10中，两个第二叠层132之间的间距小于两个第三叠层133之间的间距。本实施例的衬底层11为蓝宝石层；成核层12为AlN层；缓冲层13为GaN层，其中，第二叠层132在第二方向上的厚度为0.5微米、第三叠层133在第二方向上的厚度为0.6微米，每个第一外露表面1310在第一方向的长度尺寸为0.3微米、每个第二外露表面1320在第一方向的长度尺寸为0.1微米、第三外露表面1330在第一方向的长度尺寸为0.05微米；背势垒层18的材质选自AlGaN，厚度为0.05微米；沟道层19的材质选自GaN，厚度为0.1微米；势垒层14为ScAlN层，第一外露表面1310上的势垒层14在第二方向上的厚度为50纳米、第二外露表面1320上的势垒层14在第二方向上的厚度为50纳米、第三外露表面1330上的势垒层14在第二方向上的厚度为45纳米；源极15的材质为Ti/Al；漏极17的材质为Ti/Al/Au；栅极16包括介质层161和层叠于介质层161的金属层162，其中介质层161的材质为二氧化硅、厚度为10纳米，介质层161除了叠设在势垒层14上，还延伸叠设于第二叠层132的侧壁以及第三叠层133的侧壁以使得相邻的两个势垒层14上的介质层161相互连接，金属层162的材质为Pt/Au。
对比例
请参阅图1，一款GaN基HEMT器件，包括衬底、缓冲层13、势垒层14、源极15、栅极16和漏极17，其中，衬底、缓冲层13以及势垒层14沿第二方向依次层叠设置，源极15、栅极16和漏极17沿第三方向间隔叠设于势垒层14的表面。
对实施例1的高电子迁移率晶体管器件100和对比例的GaN基HEMT器件分别进行转移特性曲线和跨导曲线测试，结果如图16所示。
从图16可知，本发明实施例1的高电子迁移率晶体管器件100的跨导平坦度要明显高于对比例的HEMT器件的跨导平坦度，说明本发明实施例1高电子迁移率晶体管器件100的具有更高的线性度。
由于本发明实施例的制造方法，获得的高电子迁移率晶体管器件100具有较高的一致性，因此实施例2至实施例5也具有与实施例1相似的线性度，从而可以看出本发明实施例提供的高电子迁移率晶体管器件100具有较高的线性度，可以有效满足5G射频功放的应用。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。以上所述，仅为本发明的具体实施例，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种高电子迁移率晶体管器件，其特征在于，具有一个结构单元或者至少两个沿第一方向重复设置的所述结构单元；
每个所述结构单元均包括衬底层、成核层、缓冲层、多层势垒层、源极、栅极和漏极；
所述衬底层、所述成核层及所述缓冲层沿第二方向依次层叠设置，所述第二方向和所述第一方向相互垂直；
所述缓冲层具有垂直于所述第一方向且平行于所述第二方向的平分截面，所述缓冲层包括沿所述第二方向依次层叠的多个叠层，每层所述叠层具有沿第一方向的长度尺寸，在所述第二方向上各所述叠层的所述长度尺寸相对于所述平分截面呈对称减缩，每层所述叠层具有背对所述衬底层的外露表面；
每个所述外露表面均层叠有一层所述势垒层，位于所述平分截面同侧的相邻两层所述势垒层在所述第二方向上的距离大于零，位于所述平分截面异侧且叠设于同一所述叠层之所述外露表面的两层所述势垒层相对于所述平分截面对称；
所述源极、所述栅极和所述漏极沿第三方向间隔叠设于所有所述势垒层上，且所述第三方向垂直于所述第一方向和所述第二方向形成的平面；
相邻两个所述结构单元的所述衬底层、所述成核层、所述缓冲层、所述源极、所述栅极及所述漏极在相互贴靠的部位分别对应连接。
2.根据权利要求1所述的高电子迁移率晶体管器件，其特征在于，每个所述结构单元中，所述叠层的层数为二层至十层的任意层数。
3.根据权利要求1所述的高电子迁移率晶体管器件，其特征在于，每个所述结构单元的所述缓冲层包括沿所述第二方向依次层叠的第一叠层、第二叠层和第三叠层。
4.根据权利要求3所述的高电子迁移率晶体管器件，其特征在于，所述第一叠层具有分设于所述平分截面的两个第一外露表面，所述第二叠层具有分设于所述平分截面的两个第二外露表面，所述第三叠层具有相对于所述平分截面对称的一个第三外露表面；每个所述第一外露表面在所述第一方向的长度尺寸为a，每个所述第二外露表面在所述第一方向的长度尺寸为b，所述第三外露表面在所述第一方向的长度尺寸为2c，且a：b：c＝9～13:3.5～5:1。
5.根据权利要求1所述的高电子迁移率晶体管器件，其特征在于，每个所述结构单元还包括至少一层背势垒层和至少一层沟道层，每层所述背势垒层叠设于一个所述外露表面和与所述外露表面对应的一层所述势垒层之间；每层所述沟道层叠设于一层所述背势垒层和与所述背势垒层对应的势垒层之间。
6.根据权利要求5所述的高电子迁移率晶体管器件，其特征在于，每个所述外露表面均叠设有一层所述背势垒层，且每层所述背势垒层和与所述背势垒层对应的所述势垒层之间均叠设有一层所述沟道层。
7.根据权利要求1至6任一项所述的高电子迁移率晶体管器件，其特征在于，每个所述结构单元还具有(1)～(4)项中的至少一项特征：
(1)所述势垒层选自铝镓氮层、铟镓氮层、钪镓氮层中的任一种；
(2)所述衬底层选自硅层、碳化硅层、蓝宝石层中的任一种；
(3)所述成核层选自氮化铝层；
(4)所述缓冲层选自氮化镓层。
8.根据权利要求1至6任一项所述的高电子迁移率晶体管器件，其特征在于，每个所述结构单元还具有(5)～至(7)项中的至少一项技术特征：
(5)所述栅极包括介质层和金属层，所述介质层延伸贴设于所有所述势垒层背对所述衬底层的表面、所述势垒层的局部侧表面及所述缓冲层的局部外露侧壁面上，所述金属层层叠于所述介质层上；
(6)在所述第二方向上，相邻的两层所述叠层之间的距离在0.4μm～0.6μm之间；
(7)每层所述势垒层的厚度在30nm～50nm之间。
9.一种如权利要求1至8任一项所述的高电子迁移率晶体管器件的制造方法，其特征在于，包括以下步骤：
(a)在衬底层上生长一层成核层；
(b)在所述成核层上生长一层缓冲层；
(c)在所述缓冲层背对所述衬底层的表面进行掩膜处理后进行刻蚀处理，以使所述掩膜之相对两侧的表面被刻蚀，使所述掩膜正下方的区域形成一叠层而被刻蚀掉的区域用于继续刻蚀；
(d)重复步骤(c)，对所述被刻蚀掉的区域进行刻蚀处理，直至获得具有目标叠层数的缓冲层；
(e)在各叠层背对所述衬底层的表面各生长一层势垒层；
(f)在所述势垒层的表面沉积形成源极、栅极和漏极。
10.根据权利要求9所述的高电子迁移率晶体管器件的制造方法，其特征在于，还包括在步骤(d)之后、步骤(e)之前在至少一层叠层背对所述衬底层的表面生长一层背势垒层的步骤；以及，包括在每层所述背势垒层背对所述衬底层的表面生长一层沟道层的步骤。
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