CN117953938A - 一种延迟锁相环和存储器 - Google Patents

一种延迟锁相环和存储器 Download PDF

Info

Publication number
CN117953938A
CN117953938A CN202211295105.5A CN202211295105A CN117953938A CN 117953938 A CN117953938 A CN 117953938A CN 202211295105 A CN202211295105 A CN 202211295105A CN 117953938 A CN117953938 A CN 117953938A
Authority
CN
China
Prior art keywords
signal
delay
switching tube
clock signal
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211295105.5A
Other languages
English (en)
Inventor
张雪艳
郑载勲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202211295105.5A priority Critical patent/CN117953938A/zh
Priority to PCT/CN2023/081158 priority patent/WO2024082527A1/zh
Publication of CN117953938A publication Critical patent/CN117953938A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Pulse Circuits (AREA)

Abstract

本公开实施例提供了一种延迟锁相环和存储器，延迟锁相环包括：第一信号路径，包括第一延迟线，配置为接收参考时钟信号，输出反馈时钟信号；检测模块，配置为接收参考时钟信号和反馈时钟信号；基于参考时钟信号和反馈时钟信号之间的相位差，输出工作指示信号；在相位差大于等于第一阈值的情况下，工作指示信号产生一个脉冲，且脉冲宽度指示相位差的大小；在相位差小于第一阈值的情况下，工作指示信号的电平状态保持不变；转换模块，配置为接收工作指示信号，对工作指示信号的脉冲宽度进行转换，输出粗调控制码的初始值。本公开实施例提供的延迟锁相环能够改善时间数字转换器的误码问题。

Description

一种延迟锁相环和存储器
技术领域
本公开涉及半导体存储器技术领域，尤其涉及一种延迟锁相环和存储器。
背景技术
在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，延迟锁相环需要利用延迟线对四相位时钟信号(即4个相位依次相差90度的时钟信号)进行传输，以便后续完成数据采样处理。然而，在延迟锁相环的工作过程中，需要对延迟线的工作参数进行调节和锁定，利用时间数字转换器可以加快延迟线调节的速度。然而，时间数字转换器在某些情况下会出现误码问题，反而为延迟线调节带来不利影响，增加了延迟锁相环的锁定时间。
发明内容
本公开提供了一种延迟锁相环和存储器，能够改善时间数字转换器的误码问题，提高延迟锁相环的工作性能。
本公开的技术方案是这样实现的：
第一方面，本公开实施例提供了一种延迟锁相环，所述延迟锁相环包括第一信号路径和时间数字转换器，所述时间数字转换器包括检测模块和转换模块；其中，
所述第一信号路径，包括第一延迟线，配置为接收参考时钟信号，输出反馈时钟信号；其中，所述第一延迟线的延迟参数受到粗调控制码的控制；
所述检测模块，配置为接收所述参考时钟信号和所述反馈时钟信号；基于所述参考时钟信号和所述反馈时钟信号之间的相位差，输出工作指示信号；其中，在所述相位差大于等于第一阈值的情况下，所述工作指示信号产生一个脉冲，且脉冲宽度指示所述相位差的大小；在所述相位差小于所述第一阈值的情况下，所述工作指示信号的电平状态保持不变；
所述转换模块，配置为接收所述工作指示信号，对所述工作指示信号的脉冲宽度进行转换，输出所述粗调控制码的初始值。
在一些实施例中，所述检测模块包括：
脉冲产生模块，配置为接收所述参考时钟信号和所述反馈时钟信号，输出相位脉冲信号；其中，所述相位脉冲信号存在一个脉冲，且脉冲宽度指示所述参考时钟信号和所述反馈时钟信号之间的相位差；
控制模块，配置为接收所述相位脉冲信号、所述参考时钟信号和所述反馈时钟信号；在所述参考时钟信号和所述反馈时钟信号的相位差大于等于所述第一阈值的情况下，对所述相位脉冲信号进行传输处理，输出所述工作指示信号；在所述相位差小于所述第一阈值的情况下，对所述相位脉冲信号进行屏蔽处理，以使得所述工作指示信号的电平状态保持不变。
在一些实施例中，所述控制模块包括：
比较模块，配置为接收所述参考时钟信号和所述反馈时钟信号，基于所述参考时钟信号和所述反馈时钟信号的相位差，输出比较信号；其中，若所述相位差大于等于所述第一阈值，则所述比较信号为第一状态；若所述相位差小于第一阈值，则所述比较信号为第二状态；
逻辑模块，配置为接收所述比较信号和所述相位脉冲信号，对所述比较信号和所述相位脉冲信号进行逻辑运算，输出所述工作指示信号。
在一些实施例中，所述第一状态为高电平状态，所述第二状态为低电平状态；
所述逻辑模块包括第一与门，所述第一与门的第一输入端接收所述比较信号，所述第一与门的第二输入端接收所述相位脉冲信号，所述第一与门的输出端输出所述工作指示信号。
在一些实施例中，所述比较模块包括2个延迟模块、2个电平比较器和运算器；其中，
第1个所述延迟模块，配置为接收所述参考时钟信号，对所述参考时钟信号进行延迟处理，输出参考延迟信号，且所述参考时钟信号和所述参考延迟信号之间的延迟为所述第一阈值；
第2个所述延迟模块，配置为接收所述反馈时钟信号，对所述反馈时钟信号进行延迟处理，输出反馈延迟信号，且所述反馈时钟信号和所述反馈延迟信号之间的延迟为所述第一阈值；
第1个所述电平比较器，配置为接收所述参考时钟信号和所述反馈延迟信号，对所述参考时钟信号的上升沿和所述反馈延迟信号的上升沿进行比较，输出第一结果信号；其中，若所述参考时钟信号超前于所述反馈延迟信号，则所述第一结果信号为第三状态；若所述参考时钟信号滞后于所述反馈延迟信号，则所述第一结果信号为第四状态；
第2个所述电平比较器，配置为接收所述反馈时钟信号和所述参考延迟信号，对所述参考延迟信号的上升沿和所述反馈时钟信号的上升沿进行比较，输出第二结果信号；其中，若所述反馈时钟信号超前于所述参考延迟信号则所述第二结果信号为第三状态；若反馈时钟信号滞后于所述参考延迟信号，则所述第二结果信号为第四状态；
运算器，配置为接收所述第一结果信号和所述第二结果信号，对所述第一结果信号和所述第二结果信号进行逻辑运算，输出所述比较信号。
在一些实施例中，所述延迟模块包括第一与非门和第二与非门；其中，
所述第一与非门的第一输入端形成所述延迟模块的输入端，所述第二与非门的第一输入端与所述第一与非门的输出端连接，所述第一与非门的第二输入端、所述第二与非门的第二输入端均接收第一电源信号，所述第二与非门的输出端形成所述延迟模块的输出端。
在一些实施例中，所述电平比较器包括比较单元、锁存单元和第一非门；其中，
所述比较单元包括第一输出端和第二输出端，配置为接收第一输入信号和第二输入信号；在所述第一输入信号为高电平状态的情况下，对所述第一输入信号和所述第二输入信号进行电平比较，并根据比较结果对第一输出端和第二输出端进行充放电处理，以比较所述第一输入信号的上升沿和所述第二输入信号的上升沿；
所述锁存单元包括第一输入端、第二输入端和输出端，所述锁存单元的第一输入端与所述比较单元的第一输出端连接，所述锁存单元的第二输入端与所述比较单元的第二输出端连接，所述比较单元的输出端与第一非门的输入端连接；
其中，对于第1个所述电平比较器，第一输入信号是指所述参考时钟信号，所述第二输入信号是指所述反馈延迟信号，所述第一非门的输出端用于输出所述第一结果信号；对于第2个所述电平比较器，所述第一输入信号是指反馈时钟信号，所述第二输入信号是指参考延迟信号，所述第一非门的输出端用于输出所述第二结果信号。
在一些实施例中，所述比较单元包括交叉耦合组件、预充组件、输入组件、控制组件和均衡组件；其中，
交叉耦合组件包括第一开关管、第二开关管、第三开关管、第四开关管；所述第一开关管的控制端、所述第二开关管的控制端、所述第三开关管的第二端、所述第四开关管的第一端与所述第一输出端连接，所述第三开关管的控制端、所述第四开关管的控制端、所述第一开关管的第二端、所述第二开关管的第一端与所述第二输出端连接，所述第一开关管的第一端接收第二电源信号，所述第三开关管的第一端接收第三电源信号；
所述预充组件包括第五开关管、第六开关管和第七开关管；所述第五开关管的控制端、所述第六开关管的控制端和所述第七开关管的控制端均接收所述第一输入信号，所述第五开关管的第一端接收第四电源信号，所述第六开关管的第一端接收第五电源信号，所述第五开关管的第二端、所述第七开关管的第一端与所述第一输出端连接，所述第六开关管的第二端、所述第七开关管的第二端与所述第二输出端连接；
所述输入组件包括第八开关管和第九开关管，所述第八开关管的控制端接收所述第一输入信号，所述第九开关管的控制端接收所述第二输入信号，所述第八开关管的第一端与所述第二开关管的第二端连接，所述第九开关管的第一端与所述第四开关管的第二端连接；
所述控制组件包括第十开关管，所述第十开关管的控制端接收所述第一输入信号，所述第十开关管的第一端与所述第八开关管的第二端、所述第九开关管的第二端连接，所述第十开关管的第二端与地信号连接；
所述均衡组件包括第十一开关管，所述第十一开关管的控制端接收所述第一输入信号，所述第十一开关管的第一端与所述第四开关管的第二端连接，所述第十一开关管的第二端与所述第二开关管的第二端连接。
在一些实施例中，所述第一开关管、所述第三开关管、所述第五开关管、所述第六开关管、所述第七开关管和所述第十一开关管均为P型场效应管，所述第二开关管、所述第四开关管、所述第八开关管、所述第九开关管和所述第十开关管均为N型场效应管。
在一些实施例中，所述锁存单元包括第三与非门和第四与非门；其中，
所述第三与非门的第一输入端构成所述锁存单元的第一输入端，所述第三与非门的第二输入端和所述第四与非门的输出端连接，所述第三与非门的第三输入端接收复位信号；所述第四与非门的第一输入端构成所述锁存单元的第二输入端，所述第四与非门的第二输入端和所述第三与非门的输出端连接。
在一些实施例中，所述第三状态为高电平状态，所述第四状态为低电平状态；
所述运算器包括第二与门和第二非门，所述第二与门的第一输入端接收所述第一结果信号，所述第二与门的第二输入端所述第二结果信号，所述第二与门的输出端和所述第二非门的输入端连接，所述第二非门用于输出所述比较信号。
在一些实施例中，所述脉冲产生模块包括第一触发器、第二触发器、第三触发器、第四触发器、第五触发器和第六触发器、第三与门；其中，
所述第一触发器的时钟端、所述第二触发器的时钟端和所述第三触发器的时钟端均接收所述反馈时钟信号；所述第一触发器的输入端接收锁相开启信号，所述第一触发器的正相输出端与所述第二触发器的输入端连接，所述第二触发器的正相输出端与所述第三触发器的输入端连接，所述第三触发器的正相输出端和所述第三与门的第一输入端连接；
所述第四触发器的时钟端、所述第五触发器的时钟端和所述第六触发器的时钟端均接收所述参考时钟信号；所述第四触发器的输入端与所述第一触发器的反相输出端连接，所述第四触发器的正相输出端与所述第五触发器的输入端连接，所述第五触发器的正相输出端和所述第六触发器的输入端连接；所述第六触发器的正相输出端和所述第三与门的第二输入端连接；
所述第三与门的输出端输出所述相位脉冲信号。
在一些实施例中，所述第一延迟线包括粗调延迟线；其中，
所述第一延迟线，还配置为通过所述粗调控制码调整所述粗调延迟线的工作状态，以实现延迟参数的调整；
其中，所述粗调延迟线包括n+1个串联的第一延迟单元，所述第一延迟单元的延迟是所述第一阈值；所述粗调控制码包括n+1位子信号，第i个所述第一延迟单元接收所述粗调控制码的第i位子信号，n为自然数。
在一些实施例中，所述转换模块包括n+1个串联的第二延迟单元和n+1个第七触发器；其中，
第1个所述第二延迟单元的输入端接收所述工作指示信号，第i个所述第二延迟单元的输出端与第i+1个所述第二延迟单元的输入端连接；第i个所述第七触发器的输入端与第i个所述第二延迟单元的输出端连接，第i个所述第七触发器的时钟端接收所述工作指示信号的反相信号，第i个所述第七触发器的正相输出端输出粗调控制码的第i位子信号；
所述第二延迟单元的延迟是所述第一阈值。
在一些实施例中，所述延迟锁相环还包括时钟处理模块和多个第二延迟线，所述时钟处理模块与所述第一延迟线、多个所述第二延迟线均连接，所述第一延迟线和所述第二延迟线的结构相同，所述第二延迟线的延迟参数受到所述粗调控制码的控制；其中，
所述时钟处理模块，配置为接收初始时钟信号，基于所述初始时钟信号，输出多个分相时钟信号；其中，所述参考时钟信号是其中一个所述分相时钟信号；
所述第二延迟线，配置为接收一个所述分相时钟信号，对所接收的分相时钟信号进行延迟传输及调整处理，输出一个目标时钟信号；其中，所述目标时钟信号经过传输后用于数据采样处理。
第二方面，本公开实施例提供了一种存储器，所述存储器包括如第一方面所述的延迟锁相环。
本公开实施例提供了一种延迟锁相环和存储器，在参考时钟信号和反馈时钟信号的相位差较小时，由于工作指示信号的电平状态不变，时间数字转换器无需工作，能够改善误码问题，加快延迟锁相环的锁定速度，提高延迟锁相环的性能。
附图说明
图1为本公开实施例提供的一种延迟锁相环的结构示意图；
图2为本公开实施例提供的一种延迟锁相环的应用场景示意图；
图3为本公开实施例提供的另一种延迟锁相环的结构示意图；
图4为本公开实施例提供的一种延迟锁相环的局部结构示意图一；
图5为本公开实施例提供的一种信号时序示意图一；
图6为本公开实施例提供的一种延迟锁相环的局部结构示意图二；
图7为本公开实施例提供的一种信号时序示意图二；
图8为本公开实施例提供的一种延迟锁相环的局部结构示意图三；
图9为本公开实施例提供的一种延迟锁相环的局部结构示意图四；
图10为本公开实施例提供的一种信号时序示意图三；
图11为本公开实施例提供的又一种延迟锁相环的结构示意图；
图12为本公开实施例提供的一种信号时序示意图四；
图13为本公开实施例提供的一种存储器的结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
动态随机存取存储器(Dynamic Random Access Memory，DRAM)；
同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)；
双倍数据速率内存(Double Data Rate SDRAM，DDR)；
低功率DDR(Low Power DDR，LPDDR)。
以DRAM为例，来自于外部的初始时钟信号在内部会分频且分为四相位时钟信号，四相位时钟信号分别送入延迟锁相环进行相位同步及锁定，调整后的四相位时钟信号经过传输后用于对数据信号DQ进行采样及选择输出。延迟锁相环包括第一延迟线和多个第二延迟线(一般为4条)，第二延迟线用于实现四相位时钟信号的调整及传输，第一延迟线用于复制第二延迟线的处理过程，且第一延迟线的传输结果作为所有延迟线的工作参数的调整依据。在这里，第一延迟线和第二延迟线的结构是相同的，均包括粗调延迟线、细调延迟线、占空比调节模块等部分。延迟锁相环在经过延迟粗调、延迟细调、占空比调整等步骤后实现锁定。
本公开实施例主要涉及延迟粗调这一过程，具体是通过粗调控制码来调整第一延迟线/第二延迟线中的粗调延迟线的延迟参数。在延迟粗调的步骤中，可以通过时间数字转换器确定粗调控制码的初始值。具体来说，时间数字转换器接收参考时钟信号和反馈时钟信号，参考时钟信号是指第一延迟线的输入信号，反馈时钟信号用于模拟参考时钟信号经过延迟锁相环传输后的波形；然后，时间数字转换器将相位脉冲信号(其脉冲宽度指示参考时钟信号和反馈时钟信号之间的相位差)转换为粗调控制码的初始值。目前，时间数字转换器一般通过触发器(DFF)实现转码，但是在相位脉冲信号的脉冲过窄时，时间数字转换器处于亚稳态而出现误码问题，此时转换得到的粗调控制码的初始值是错误的，反而延长了延迟锁相环的锁定时间。
本公开实施例提供了一种延迟锁相环，在参考时钟信号和反馈时钟信号的相位差较小时，时间数字转换器无需工作，能够改善误码问题，加快延迟锁相环的锁定速度，提高延迟锁相环的性能。
下面将结合附图对本公开各实施例进行详细说明。
在本公开的一实施例中，参见图1，其示出了本公开实施例提供的一种延迟锁相环10的结构示意图。如图1所示，延迟锁相环10包括第一信号路径11和时间数字转换器12，时间数字转换器12包括检测模块121和转换模块122；其中，
第一信号路径11，包括第一延迟线111，配置为接收参考时钟信号，输出反馈时钟信号；其中，第一延迟线111的延迟参数受到粗调控制码的控制；
检测模块121，配置为接收参考时钟信号和反馈时钟信号；基于参考时钟信号和反馈时钟信号之间的相位差，输出工作指示信号；其中，在上述相位差大于等于第一阈值的情况下，工作指示信号产生一个脉冲，且脉冲宽度指示上述相位差的大小；在上述相位差小于第一阈值的情况下，工作指示信号的电平状态保持不变；
转换模块122，配置为接收工作指示信号，对工作指示信号的脉冲宽度进行转换，输出粗调控制码的初始值。
需要说明的是，本公开实施例的延迟锁相环10可以应用但不限于存储器，例如DRAM、SDRAM、DDR、LPDDR等。另外，在其他模拟电路/数字电路中，均可通过本公开实施例提供的延迟锁相环10实现时钟信号的相位锁定。
在这里，参考时钟信号经过延迟锁相环10的调整及相应信号路径的传输后用于进行数据采样处理，而反馈时钟信号用于模拟(参考时钟信号对应的)用于进行数据采样处理的信号波形。应理解，反馈时钟信号与参考时钟信号需要在误差允许的范围内处于对齐状态，从而实现数据的正确采样。在这里，“对齐”是指：反馈时钟信号和参考时钟信号的时钟周期相同，反馈时钟信号和参考时钟信号的上升沿一致，反馈时钟信号和参考时钟信号的下降沿一致。
在本公开实施例中，在参考时钟信号和反馈时钟信号的相位差大于等于第一阈值的情况下，工作指示信号存在脉冲，转换模块122将工作指示信号的脉冲宽度转码为粗调控制码的初始值，即粗调控制码以时间数字转换器12输出的初始值为起点进行调整，从而加快粗调控制码的调整进程。反之，在参考时钟信号和反馈时钟信号的相位差小于第一阈值的情况下，工作指示信号不存在脉冲，转换模块122并不会工作，粗调控制码不会被时间数字转换器12赋予初始值，从而避免时间数字转换器12在输入信号相位差较小的情况下处于亚稳态而输出错误码值，避免为粗调控制码的调整过程带来不利影响，防止额外延长延迟锁相环的锁定时间，从而提高了延迟锁相环的工作性能。
还需要说明的是，第一阈值可以根据实际应用场景进行确定。示例性的，第一阈值为粗调控制码的延迟调整粒度。粗调控制码的延迟调整粒度是指：在粗调控制码进行最小单位的调整时，第一延迟线111的延迟调整量。
在一些实施例中，请参见图2，其示出了延迟锁相环10的应用场景示意。如图2所示，延迟锁相环10还包括时钟处理模块13和多个第二延迟线(图2以4个第二延迟线为例进行示出)，时钟处理模块13与第一延迟线111、多个第二延迟线均连接。在这里，第一延迟线111和所有的第二延迟线的结构相同，且第一延迟线111、所有第二延迟线的延迟参数均受到前述的粗调控制码的控制。
在这里，时钟处理模块13，配置为接收初始时钟信号，基于初始时钟信号，输出多个分相时钟信号(例如图2中的clk0、clk90、clk180和clk270)；其中，参考时钟信号是其中一个分相时钟信号。第二延迟线，配置为接收一个分相时钟信号，对所接收的分相时钟信号进行延迟传输及调整处理，输出一个目标时钟信号(即图2中的CLK_0、CLK_90、CLK_180或CLK_270)。其中，目标时钟信号经过信号路径的传输后用于数据采样处理。
需要说明的是，如图2所示，第二延迟线的输出端通过相应的信号路径连接到数据选择模块，即4个目标时钟信号(即图2中的CLK_0、CLK_90、CLK_180和CLK_270)在经过信号路径的传输后到达数据选择模块，数据选择模块还会接收数据信号DQ，并利用所接收到的目标时钟信号对数据信号DQ进行采样及选择输出处理。
在理想状态下，clk0与CLK_0经过信号路径传输后的波形一致，clk90与CLK_90经过信号路径传输后的波形一致，clk180与CLK_180经过信号路径传输后的波形一致，clk270与CLK_270经过信号路径传输后的波形一致。以图2为例，参考时钟信号是指第1个分相时钟信号clk0，反馈时钟信号用于模拟CLK_0传输到数据选择模块时的波形。换句话说，延迟锁相环10需要通过第一信号路径11模拟“第二延迟线+信号路径”的延迟，从而实现反馈调整。
因此，在一些实施例中，如图2所示，第一信号路径11还包括延迟模拟模块112；其中，第一延迟线111，配置为接收参考时钟信号，对参考时钟信号进行延迟传输及调整处理，输出第一目标信号；延迟模拟模块112，与第一延迟线111连接，配置为对第一目标信号进行延迟传输，输出反馈时钟信号。
需要说明的是，以图2为例，第一延迟线111用于复制第二延迟线的延时，延迟模拟模块用于复制信号路径的延时。这样，反馈时钟信号和参考时钟信号的相位差能够体现第一延迟线111的延迟参数是否合适，而且该相位差也是延迟参数的调整依据。
特别地，在延迟锁相环10进入稳定工作状态之后，第一信号路径11中的信号可以进行分频处理，从而降低延迟线调整信号的更新频次，避免信号毛刺带来的信号抖动，同时降低电力消耗。
在一些实施例中，如图3所示，检测模块121包括：
脉冲产生模块21，配置为接收参考时钟信号REF_CLK和反馈时钟信号FB_CLK，输出相位脉冲信号Diff Pulse；其中，相位脉冲信号Diff Pulse存在一个脉冲，且脉冲宽度指示参考时钟信号REF_CLK和反馈时钟信号FB_CLK之间的相位差；
控制模块22，配置为接收相位脉冲信号Diff Pulse、参考时钟信号REF_CLK和反馈时钟信号FB_CLK；在参考时钟信号REF_CLK和反馈时钟信号FB_CLK的相位差大于等于第一阈值的情况下，对相位脉冲信号Diff Pulse进行传输处理，输出工作指示信号；在相位差小于第一阈值的情况下，对相位脉冲信号Diff Pulse进行屏蔽处理，以使得所述工作指示信号的电平状态保持不变。
这样，控制模块22可以决定向后传输或者屏蔽相位脉冲信号Diff Pulse，从而决定时间数字转换器12是否进行转码，能够在参考时钟信号REF_CLK和反馈时钟信号FB_CLK的相位差较小时避免误码问题。
在一些实施例中，如图4所示，脉冲产生模块21包括第一触发器211、第二触发器212、第三触发器213、第四触发器214、第五触发器215和第六触发器216、第三与门217；其中，第一触发器211的时钟端、第二触发器212的时钟端和第三触发器213的时钟端均接收反馈时钟信号FB_CLK；第一触发器211的输入端接收锁相开启信号FCL start flag，第一触发器211的正相输出端与第二触发器212的输入端连接，第二触发器212的正相输出端与第三触发器213的输入端连接，第三触发器213的正相输出端和第三与门217的第一输入端连接；第四触发器214的时钟端、第五触发器215的时钟端和第六触发器216的时钟端均接收参考时钟信号REF_CLK；第四触发器214的输入端与第一触发器211的反相输出端连接，第四触发器214的正相输出端与第五触发器215的输入端连接，第五触发器215的正相输出端和第六触发器216的输入端连接；第六触发器216的正相输出端和第三与门217的第二输入端连接；第三与门217的输出端输出相位脉冲信号Diff Pulse。
需要说明的是，本公开实施例涉及的触发器均为D型触发器(DFF)，其功能为：在时钟端的信号上升沿，对输入端的信号进行采样得到正相输出端(Q)的信号，反相输出端的信号与正相输出端(Q)的信号为一对反相信号。
需要说明的是，锁相开启信号FCL start flag指示脉冲产生模块21是否工作，也指示延时锁相环10是否进入锁定步骤。参见图5，其示出了脉冲产生模块21的信号时序示意图。如图5所示，在锁相开启信号FCL start flag为低电平时，脉冲产生模块21的输出保持低电平状态；在锁相开启信号FCL start flag为高电平后，第一触发器211的输出信号FB_clk align 1st、第二触发器212的输出信号FB_clk align 2nd、第三触发器213的输出信号FB_clk align 3rd依次翻转为高电平，且其上升沿依次与反馈时钟信号FB_CLK的上升沿对齐；同时，第四触发器214的输出信号REF_clk align 1st、第五触发器215的输出信号REF_clk align2nd、第六触发器216的输出信号REF_clk align 3rd依次翻转为低电平，且其下降沿依次与参考时钟信号REF_CLK的上升沿对齐。这样，FB_clk align 3rd和REF_clk align3rd经过与运算结果得到相位脉冲信号Diff Pulse，其指示了反馈时钟信号FB_CLK和参考时钟信号REF_CLK的相位差。
如图4所示，第一触发器211～第六触发器216均具有复位端，用于接收复位信号RST，实现复位处理。
在一些实施例中，如图3所示，控制模块22包括：
比较模块221，配置为接收参考时钟信号REF_CLK和反馈时钟信号FB_CLK，基于参考时钟信号REF_CLK和反馈时钟信号FB_CLK的相位差，输出比较信号DL_PDT；其中，若上述相位差大于等于第一阈值，则比较信号DL_PDT为第一状态；若上述相位差小于第一阈值，则比较信号DL_PDT为第二状态；
逻辑模块222，配置为接收比较信号DL_PDT和相位脉冲信号Diff Pulse，对比较信号DL_PDT和相位脉冲信号Diff Pulse进行逻辑运算，输出工作指示信号。
需要说明的是，在第一种实现方式中，第一状态为低电平状态，第二状态为高电平状态；逻辑模块包括第一与门，第一与门的第一输入端接收比较信号的反相信号，第一与门的第二输入端接收相位脉冲信号，第一与门的输出端输出工作指示信号。或者，在第二种实现方式中，第一状态为高电平状态，第二状态为低电平状态；逻辑模块包括第一与门，第一与门的第一输入端接收比较信号，第一与门的第二输入端接收相位脉冲信号，第一与门的输出端输出工作指示信号，后续均以此种情况进行说明。
在一些实施例中，如图6所示，比较模块221包括2个延迟模块(31、32)、2个电平比较器(33、34)和运算器35；其中，
第1个延迟模块31，配置为接收参考时钟信号REF_CLK，对参考时钟信号REF_CLK进行延迟处理，输出参考延迟信号REF_CLK_2g，且参考时钟信号REF_CLK和参考延迟信号REF_CLK_2g之间的延迟为第一阈值；
第2个延迟模块32，配置为接收反馈时钟信号FB_CLK，对反馈时钟信号FB_CLK进行延迟处理，输出反馈延迟信号FB_CLK_2g，且反馈时钟信号FB_CLK和反馈延迟信号FB_CLK_2g之间的延迟为第一阈值；
第1个电平比较器33，配置为接收参考时钟信号REF_CLK和反馈延迟信号FB_CLK_2g，对参考时钟信号REF_CLK的上升沿和反馈延迟信号FB_CLK_2g的上升沿进行比较，输出第一结果信号PD_OUT1；其中，若参考时钟信号REF_CLK超前于反馈延迟信号FB_CLK_2g，则第一结果信号PD_OUT1为第三状态；若参考时钟信号REF_CLK滞后于反馈延迟信号FB_CLK_2g，则第一结果信号PD_OUT1为第四状态；
第2个电平比较器34，配置为接收反馈时钟信号FB_CLK和参考延迟信号REF_CLK_2g，对参考延迟信号REF_CLK_2g的上升沿和反馈时钟信号FB_CLK的上升沿进行比较，输出第二结果信号PD_OUT2；其中，若反馈时钟信号FB_CLK超前于参考延迟信号REF_CLK_2g则第二结果信号PD_OUT2为第三状态；若反馈时钟信号FB_CLK滞后于参考延迟信号REF_CLK_2g，则第二结果信号PD_OUT2为第四状态；
运算器35，配置为接收第一结果信号PD_OUT1和第二结果信号PD_OUT2，对第一结果信号PD_OUT1和第二结果信号PD_OUT2进行逻辑运算，输出比较信号DL_PDT。
需要说明的是，第三状态和第四状态不同，具体可以根据实际应用场景进行设定。本公开实施例后续以第三状态为高电平状态，第四状态为低电平状态为例进行说明，其他情况可进行相应理解。
还需要说明的是，根据行业常见情况，粗调控制码的延迟调整粒度为2个与非门的延迟值，即第一阈值可以取2个与非门的延迟值，表示为2g。
参见图7，其示出了比较模块221的信号时序示意图。结合图7，分为三种情况进行说明：
情况一：参考时钟信号REF_CLK滞后于反馈时钟信号FB_CLK，且相位差大于等于第一阈值2g。此时，参考时钟信号REF_CLK滞后于反馈延迟信号FB_CLK_2g，反馈时钟信号FB_CLK超前于参考延迟信号REF_CLK_2g，如图7中的(a)所示，此时第一结果信号PD_OUT1为低电平状态，第二结果信号PD_OUT1为高电平状态。
情况二(该种情况图7未示出)：参考时钟信号REF_CLK超前于反馈时钟信号FB_CLK，且相位差大于等于第一阈值2g。此时，参考时钟信号REF_CLK超前于反馈延迟信号FB_CLK_2g，反馈时钟信号FB_CLK滞后于参考延迟信号REF_CLK_2g，此时第一结果信号PD_OUT1为高电平状态，第二结果信号PD_OUT1为低电平状态。
情况三：参考时钟信号REF_CLK和反馈时钟信号FB_CLK的相位差小于第一阈值2g，那么参考时钟信号REF_CLK超前于反馈延迟信号FB_CLK_2g，且反馈时钟信号FB_CLK超前于参考延迟信号REF_CLK_2g。第一结果信号PD_OUT1和第二结果信号PD_OUT2均为高电平状态。
这样，如果上述相位差大于等于第一阈值2g，第一结果信号PD_OUT1和第二结果信号PD_OUT2中存在低电平；如果上述相位差小于第一阈值2g，第一结果信号PD_OUT1和第二结果信号PD_OUT2均变化为高电平。
相应的，如图6所示，运算器35包括第二与门351和第二非门352，第二与门351的第一输入端接收第一结果信号PD_OUT1，第二与门351的第二输入端第二结果信号PD_OUT2，第二与门351的输出端和第二非门352的输入端连接，第二非门352用于输出比较信号DL_PDT。
这样，如图7中的(a)所示，如果上述相位差大于等于第一阈值2g，比较信号DL_PDT处于第一状态(高电平)；如图7中的(b)所示，如果上述相位差小于第一阈值2g，比较信号DL_PDT处于第二状态(低电平)。特别地，在图7中，OUT指示第二与门351的输出。
以下对比较模块221中的延迟模块和电平比较器进行具体说明。
需要说明的是，延迟模块的结构也是粗调延迟线中的最小结构单元。示例性的，如图8所示，延迟模块包括第一与非门311和第二与非门312；其中，第一与非门311的第一输入端形成延迟模块的输入端，第二与非门312的第一输入端与第一与非门311的输出端连接，第一与非门311的第二输入端、第二与非门312的第二输入端均接收第一电源信号VDD，第二与非门312的输出端形成延迟模块的输出端。
需要说明的是，结合图6和图8可以看出，对于第1个延迟模块31，其输入端接收参考时钟信号REF_CLK，其输出端输出参考延迟信号REF_CLK_2g。对于第2个延迟模块32，其输入端接收反馈时钟信号FB_CLK，其输出端输出反馈延迟信号FB_CLK_2g。
在一种实施例中，如图9所示，电平比较器包括比较单元41、锁存单元43和第一非门45；其中，
比较单元41包括第一输出端和第二输出端，配置为接收第一输入信号XCLK和第二输入信号CLK，在第一输入信号XCLK为高电平状态的情况下，对第一输入信号XCLK和第二输入信号CLK进行电平比较，并根据比较结果对第一输出端和第二输出端进行充放电处理，以比较第一输入信号XCLK的上升沿和第二输入信号CLK的上升沿；
锁存单元43包括第一输入端、第二输入端和输出端，锁存单元43的第一输入端与比较单元41的第一输出端连接，锁存单元43的第二输入端与比较单元41的第二输出端连接，比较单元41的输出端与第一非门45的输入端连接。
需要说明的是，对于第1个电平比较器，第一输入信号XCLK是指参考时钟信号REF_CLK，第二输入信号CLK是指反馈延迟信号FB_CLK_2g，第一非门45的输出端用于输出第一结果信号PD_OUT1；对于第2个电平比较器，第一输入信号XCLK是指反馈时钟信号FB_CLK，第二输入信号CLK是指参考延迟信号REF_CLK_2g，第一非门45的输出端用于输出第二结果信号PD_OUT2。
需要说明的是，仅在第一输入信号XCLK为高电平状态的情况下，比较单元41才能够对第一输入信号XCLK和第二输出信号进行比较。
还需要说明的是，锁存单元43可以是由2个与非门构成的SR锁存器(如图9所示)，或者，锁存单元43还可以是由2个或非门构成的SR锁存器。
以下提供比较单元41的一种可行结构。
如图9所示，比较单元41包括交叉耦合组件、预充组件、输入组件、控制组件和均衡组件；其中，交叉耦合组件包括第一开关管401、第二开关管402、第三开关管403、第四开关管404；第一开关管401的控制端、第二开关管402的控制端、第三开关管403的第二端、第四开关管404的第一端与第一输出端连接，第三开关管403的控制端、第四开关管404的控制端、第一开关管401的第二端、第二开关管402的第一端与第二输出端连接，第一开关管401的第一端接收第二电源信号，第三开关管403的第一端接收第三电源信号；预充组件包括第五开关管405、第六开关管406和第七开关管407；第五开关管405的控制端、第六开关管406的控制端和第七开关管407的控制端均接收第一输入信号XCLK，第五开关管405的第一端接收第四电源信号，第六开关管406的第一端接收第五电源信号，第五开关管405的第二端、第七开关管407的第一端与第一输出端连接，第六开关管406的第二端、第七开关管407的第二端与第二输出端连接；输入组件包括第八开关管408和第九开关管409，第八开关管408的控制端接收第一输入信号XCLK，第九开关管409的控制端接收第二输入信号CLK，第八开关管408的第一端与第二开关管402的第二端连接，第九开关管409的第一端与第四开关管404的第二端连接；控制组件包括第十开关管410，第十开关管410的控制端接收第一输入信号，第十开关管410的第一端与第八开关管408的第二端、第九开关管409的第二端连接，第十开关管410的第二端与地信号连接；均衡组件包括第十一开关管411，第十一开关管411的控制端接收第一输入信号XCLK，第十一开关管411的第一端与第四开关管404的第二端连接，第十一开关管411的第二端与第二开关管402的第二端连接。在这里，上述的第一电源信号～第五电源信号可以为同一个信号。
需要说明的是，第一开关管401、第三开关管403、第五开关管405、第六开关管406、第七开关管407和第十一开关管411均为P型场效应管，第二开关管402、第四开关管404、第八开关管408、第九开关管409、第十开关管410均为N型场效应管。其他情况可进行适应性理解。
需要说明的是，如果第一输入信号XCLK为低电平状态，此时第十开关管410不导通，所以比较单元41整体是不导通的，第一输出端和第二输出端被预充组件充电至高电平，并不能反映输入信号的电平比较结果；反之，仅在第一输入信号XCLK为高电平状态时，第一输出端和第二输出端才会反映输入信号的电平比较结果，即比较单元41才能够执行信号比较功能。
相应的，如图9所示，锁存单元43包括第三与非门431和第四与非门432；其中，第三与非门431的第一输入端构成锁存单元43的第一输入端，第三与非门431的第二输入端和第四与非门432的输出端连接，第三与非门431的第三输入端接收复位信号LRSTB；第四与非门432的第一输入端构成锁存单元43的第二输入端，第四与非门432的第二输入端和第三与非门431的输出端连接。
需要说明的是，在第一输入端和第二输入端均为高电平时，输出端将保持之前的电平状态不变；在第一输入端为高电平，第二输入端为低电平时，输出端为低电平；在第一输入端为低电平，第二输入端为高电平时，输出端为高电平；在第一输入端为低电平，第二输入端为低电平的时候，输出端的状态不定，原则上不出现这种情况。
另外，复位信号LRSTB用于对锁存单元43进行复位。具体的，若复位信号LRSTB为低电平，则第三与非门431的输出端为高电平，即锁存单元43被复位为高电平。
以下对电平比较器的工作原理进行说明。为了方便，将锁存单元43的输出信号称为中间信号，将第一非门45的输出信号称为结果信号PD_OUT。由于复位信号LRSTB的作用，中间信号初始为高电平，结果信号PD_OUT初始为低电平。
首先，在第一输入信号XCLK为低电平时，预充组件和均衡组件导通，但是控制组件不导通，即比较单元并未进入比较状态，第一输出端和第二输出端的电位均被预充组件拉至高电平。
其次，需要分情况说明：(1)如图10的(a)所示，在第一输入信号XCLK的上升沿滞后于第二输入信号CLK的情况下，在第一输入信号XCLK的上升沿后，第十开关管410导通使比较单元41进入比较状态，交叉耦合组件、第八开关管408、第九开关管409和第十开关管410均导通，第一输出端和第二输出端处于相同的电平状态，此时交叉耦合组件无法进行差异放大，锁存单元43始终为信号保持状态，从而中间信号为高电平，比较信号DL_PDT为低电平。另外，在第二输入信号CLK的下降沿之后，由于第九开关管409的关闭，第一输出端和第二输出端可能会产生电位差异，但很快第一输入信号XCLK的下降沿也会来临，这导致第五开关管405、第六开关管406、第七开关管407和第十一开关管411均导通，第一输出端和第二输出端的电位差还未进行足够放大就已经被充电为高电平状态，因此不会导致中间信号和结果信号PD_OUT的翻转。(2)如图10的(b)所示，在第一输入信号XCLK的上升沿超前于第二输入信号CLK的情况下，在第一输入信号XCLK的上升沿后，第十开关管410导通使比较单元进入工作状态，交叉耦合组件、第八开关管408和第十开关管410导通，此时第九开关管409还未导通，第二输出端的电位逐渐低于第一输出端的电位，在交叉耦合组件的差异放大后，第一输出端输出高电平信号，第二输出端输出低电平信号，从而中间信号变为低电平，结果信号PD_OUT变为高电平。
这样，如图7中的(a)所示，如果参考时钟信号REF_CLK与反馈时钟信号FB_CLK之间的相位差大于等于第一阈值2g，那么第一结果信号PD_OUT1和第二结果信号PD_OUT2中必定存在一个为低电平状态，比较结果信号DL_PDT为高电平。如果上述相位差小于第一阈值2g，那么第一结果信号PD_OUT1和第二结果信号PD_OUT2均变为高电平状态，比较结果信号DL_PDT变为低电平。
还需要说明的是，如图9所示，在比较单元41和锁存单元43的连接路径上可以设置偶数个反相器，以实现信号之间的延迟匹配和驱动增强。
从以上可以看出，本公开实施例提供了一种延迟锁相环，在参考时钟信号和反馈时钟信号的相位差较小时，时间数字转换器无需工作，能够改善误码问题，加快延迟锁相环的锁定速度，提高延迟锁相环的性能。
在一些实施例中，第一延迟线111包括粗调延迟线；其中，
第一延迟线111，还配置为通过粗调控制码调整粗调延迟线的工作状态，以实现延迟参数的调整。其中，粗调延迟线包括n+1个串联的第一延迟单元，第一延迟单元的延迟是第一阈值，也是前述的延迟模块的延迟值。
粗调控制码包括n+1位子信号，可以表示为Q<n:1>；第i个第一延迟单元接收粗调控制码的第i位子信号Q<i-1>。
需要说明的是，根据粗调控制码的具体取值，可以控制粗调延迟线的输出信号从特定位置处的第一延迟单元后输出，从而控制粗调延迟线的延迟参数。例如，如果粗调控制码Q<n:1>＝111000……0，那么粗调延迟线的输出信号是从第3个第一延迟单元后进行输出的，即粗调延迟线能够提供3×(第一阈值2g)的延迟；如果粗调控制码Q<n:1>＝1111100……0，那么粗调延迟线的输出信号是从第5个第一延迟单元后进行输出的，即粗调延迟线能够提供5×(第一阈值2g)的延迟。
相应的，如图11所示，转换模块122包括n+1个串联的第二延迟单元51和n+1个第七触发器52；其中，第1个第二延迟单元51的输入端接收工作指示信号，第i个第二延迟单元51的输出端与第i+1个第二延迟单元51的输入端连接；第i个第七触发器52的输入端与第i个第二延迟单元51的输出端连接，第i个第七触发器52的时钟端接收工作指示信号的反相信号，第i个第七触发器52的正相输出端输出粗调控制码的第i位子信号；第二延迟单元51的延迟是第一阈值。
需要说明的是，参见图12，其示出了转换模块122的信号时序示意图。在图12中，D00是指第1个第七触发器52的输入信号，D01是指第2个第七触发器52的输入信号……D0n是指第n+1个第七触发器52的输入信号。这样，在工作指示信号的下降沿(即工作指示信号的反相信号的上升沿)对D00、D01、D02、D03、D04、D05……D0n进行采样，依次得到Q0(高电平)、Q1(高电平)、Q2(高电平)、Q3(高电平)、Q4(低电平)、Q5(低电平)……Qn(低电平)，Q0、Q1、Q2、Q3、Q4、Q5……Qn共同组成粗调控制码Q<n:1>。
这样，通过n+1个串联的第二延迟单元51可以模拟粗调延迟线的处理过程，通过n+1个第七触发器52采样每一第二延迟单元51的输出信号，从而获得粗调控制码。
综上所述，对于延迟锁相环来说，时间数字转换器利用参考时钟信号和反馈时钟信号之间的相位差产生数字码(用于作为粗调控制码的初始值)，这种数字码是通过触发器产生的。然而，如果参考时钟信号和反馈时钟信号之间的相位差较小，相位脉冲信号的脉冲过窄，此时时间数字转换器会出现误码问题，进而导致粗调延迟线(CDL)锁定错误，为调整过程带来沉重负担，反而延长了延迟锁相环的锁定过程。在本公开实施例中，通过检测模块来检测参考时钟信号和反馈时钟信号之间的相位差，在相位差较小时控制时间数字转换器不进行转码处理，避免延迟锁相环的锁定时间意外增加。
在本公开的另一实施例中，参见图13，其示出了本公开实施例提供的一种存储器50组成结构示意图。如图13所示，存储器50至少包括前述的延迟锁相环10。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (16)

1.一种延迟锁相环，其特征在于，所述延迟锁相环包括第一信号路径和时间数字转换器，所述时间数字转换器包括检测模块和转换模块；其中，
所述第一信号路径，包括第一延迟线，配置为接收参考时钟信号，输出反馈时钟信号；其中，所述第一延迟线的延迟参数受到粗调控制码的控制；
所述检测模块，配置为接收所述参考时钟信号和所述反馈时钟信号；基于所述参考时钟信号和所述反馈时钟信号之间的相位差，输出工作指示信号；其中，在所述相位差大于等于第一阈值的情况下，所述工作指示信号产生一个脉冲，且脉冲宽度指示所述相位差的大小；在所述相位差小于所述第一阈值的情况下，所述工作指示信号的电平状态保持不变；
所述转换模块，配置为接收所述工作指示信号，对所述工作指示信号的脉冲宽度进行转换，输出所述粗调控制码的初始值。
2.根据权利要求1所述的延迟锁相环，其特征在于，所述检测模块包括：
脉冲产生模块，配置为接收所述参考时钟信号和所述反馈时钟信号，输出相位脉冲信号；其中，所述相位脉冲信号存在一个脉冲，且脉冲宽度指示所述参考时钟信号和所述反馈时钟信号之间的相位差；
控制模块，配置为接收所述相位脉冲信号、所述参考时钟信号和所述反馈时钟信号；在所述参考时钟信号和所述反馈时钟信号的相位差大于等于所述第一阈值的情况下，对所述相位脉冲信号进行传输处理，输出所述工作指示信号；在所述相位差小于所述第一阈值的情况下，对所述相位脉冲信号进行屏蔽处理，以使得所述工作指示信号的电平状态保持不变。
3.根据权利要求2所述的延迟锁相环，其特征在于，所述控制模块包括：
比较模块，配置为接收所述参考时钟信号和所述反馈时钟信号，基于所述参考时钟信号和所述反馈时钟信号的相位差，输出比较信号；其中，若所述相位差大于等于所述第一阈值，则所述比较信号为第一状态；若所述相位差小于第一阈值，则所述比较信号为第二状态；
逻辑模块，配置为接收所述比较信号和所述相位脉冲信号，对所述比较信号和所述相位脉冲信号进行逻辑运算，输出所述工作指示信号。
4.根据权利要求3所述的延迟锁相环，其特征在于，所述第一状态为高电平状态，所述第二状态为低电平状态；
所述逻辑模块包括第一与门，所述第一与门的第一输入端接收所述比较信号，所述第一与门的第二输入端接收所述相位脉冲信号，所述第一与门的输出端输出所述工作指示信号。
5.根据权利要求3所述的延迟锁相环，其特征在于，所述比较模块包括2个延迟模块、2个电平比较器和运算器；其中，
第1个所述延迟模块，配置为接收所述参考时钟信号，对所述参考时钟信号进行延迟处理，输出参考延迟信号，且所述参考时钟信号和所述参考延迟信号之间的延迟为所述第一阈值；
第2个所述延迟模块，配置为接收所述反馈时钟信号，对所述反馈时钟信号进行延迟处理，输出反馈延迟信号，且所述反馈时钟信号和所述反馈延迟信号之间的延迟为所述第一阈值；
第1个所述电平比较器，配置为接收所述参考时钟信号和所述反馈延迟信号，对所述参考时钟信号的上升沿和所述反馈延迟信号的上升沿进行比较，输出第一结果信号；其中，若所述参考时钟信号超前于所述反馈延迟信号，则所述第一结果信号为第三状态；若所述参考时钟信号滞后于所述反馈延迟信号，则所述第一结果信号为第四状态；
第2个所述电平比较器，配置为接收所述反馈时钟信号和所述参考延迟信号，对所述参考延迟信号的上升沿和所述反馈时钟信号的上升沿进行比较，输出第二结果信号；其中，若所述反馈时钟信号超前于所述参考延迟信号则所述第二结果信号为第三状态；若反馈时钟信号滞后于所述参考延迟信号，则所述第二结果信号为第四状态；
运算器，配置为接收所述第一结果信号和所述第二结果信号，对所述第一结果信号和所述第二结果信号进行逻辑运算，输出所述比较信号。
6.根据权利要求5所述的延迟锁相环，其特征在于，所述延迟模块包括第一与非门和第二与非门；其中，
所述第一与非门的第一输入端形成所述延迟模块的输入端，所述第二与非门的第一输入端与所述第一与非门的输出端连接，所述第一与非门的第二输入端、所述第二与非门的第二输入端均接收第一电源信号，所述第二与非门的输出端形成所述延迟模块的输出端。
7.根据权利要求5所述的延迟锁相环，其特征在于，所述电平比较器包括比较单元、锁存单元和第一非门；其中，
所述比较单元包括第一输出端和第二输出端，配置为接收第一输入信号和第二输入信号；在所述第一输入信号为高电平状态的情况下，对所述第一输入信号和所述第二输入信号进行电平比较，并根据比较结果对第一输出端和第二输出端进行充放电处理，以比较所述第一输入信号的上升沿和所述第二输入信号的上升沿；
所述锁存单元包括第一输入端、第二输入端和输出端，所述锁存单元的第一输入端与所述比较单元的第一输出端连接，所述锁存单元的第二输入端与所述比较单元的第二输出端连接，所述比较单元的输出端与第一非门的输入端连接；
其中，对于第1个所述电平比较器，第一输入信号是指所述参考时钟信号，所述第二输入信号是指所述反馈延迟信号，所述第一非门的输出端用于输出所述第一结果信号；对于第2个所述电平比较器，所述第一输入信号是指反馈时钟信号，所述第二输入信号是指参考延迟信号，所述第一非门的输出端用于输出所述第二结果信号。
8.根据权利要求7所述的延迟锁相环，其特征在于，所述比较单元包括交叉耦合组件、预充组件、输入组件、控制组件和均衡组件；其中，
交叉耦合组件包括第一开关管、第二开关管、第三开关管、第四开关管；所述第一开关管的控制端、所述第二开关管的控制端、所述第三开关管的第二端、所述第四开关管的第一端与所述第一输出端连接，所述第三开关管的控制端、所述第四开关管的控制端、所述第一开关管的第二端、所述第二开关管的第一端与所述第二输出端连接，所述第一开关管的第一端接收第二电源信号，所述第三开关管的第一端接收第三电源信号；
所述预充组件包括第五开关管、第六开关管和第七开关管；所述第五开关管的控制端、所述第六开关管的控制端和所述第七开关管的控制端均接收所述第一输入信号，所述第五开关管的第一端接收第四电源信号，所述第六开关管的第一端接收第五电源信号，所述第五开关管的第二端、所述第七开关管的第一端与所述第一输出端连接，所述第六开关管的第二端、所述第七开关管的第二端与所述第二输出端连接；
所述输入组件包括第八开关管和第九开关管，所述第八开关管的控制端接收所述第一输入信号，所述第九开关管的控制端接收所述第二输入信号，所述第八开关管的第一端与所述第二开关管的第二端连接，所述第九开关管的第一端与所述第四开关管的第二端连接；
所述控制组件包括第十开关管，所述第十开关管的控制端接收所述第一输入信号，所述第十开关管的第一端与所述第八开关管的第二端、所述第九开关管的第二端连接，所述第十开关管的第二端与地信号连接；
所述均衡组件包括第十一开关管，所述第十一开关管的控制端接收所述第一输入信号，所述第十一开关管的第一端与所述第四开关管的第二端连接，所述第十一开关管的第二端与所述第二开关管的第二端连接。
9.根据权利要求8所述的延迟锁相环，其特征在于，所述第一开关管、所述第三开关管、所述第五开关管、所述第六开关管、所述第七开关管和所述第十一开关管均为P型场效应管，所述第二开关管、所述第四开关管、所述第八开关管、所述第九开关管和所述第十开关管均为N型场效应管。
10.根据权利要求7所述的延迟锁相环，其特征在于，所述锁存单元包括第三与非门和第四与非门；其中，
所述第三与非门的第一输入端构成所述锁存单元的第一输入端，所述第三与非门的第二输入端和所述第四与非门的输出端连接，所述第三与非门的第三输入端接收复位信号；所述第四与非门的第一输入端构成所述锁存单元的第二输入端，所述第四与非门的第二输入端和所述第三与非门的输出端连接。
11.根据权利要求5所述的延迟锁相环，其特征在于，所述第三状态为高电平状态，所述第四状态为低电平状态；
所述运算器包括第二与门和第二非门，所述第二与门的第一输入端接收所述第一结果信号，所述第二与门的第二输入端所述第二结果信号，所述第二与门的输出端和所述第二非门的输入端连接，所述第二非门用于输出所述比较信号。
12.根据权利要求2所述的延迟锁相环，其特征在于，所述脉冲产生模块包括第一触发器、第二触发器、第三触发器、第四触发器、第五触发器和第六触发器、第三与门；其中，
所述第一触发器的时钟端、所述第二触发器的时钟端和所述第三触发器的时钟端均接收所述反馈时钟信号；所述第一触发器的输入端接收锁相开启信号，所述第一触发器的正相输出端与所述第二触发器的输入端连接，所述第二触发器的正相输出端与所述第三触发器的输入端连接，所述第三触发器的正相输出端和所述第三与门的第一输入端连接；
所述第四触发器的时钟端、所述第五触发器的时钟端和所述第六触发器的时钟端均接收所述参考时钟信号；所述第四触发器的输入端与所述第一触发器的反相输出端连接，所述第四触发器的正相输出端与所述第五触发器的输入端连接，所述第五触发器的正相输出端和所述第六触发器的输入端连接；所述第六触发器的正相输出端和所述第三与门的第二输入端连接；
所述第三与门的输出端输出所述相位脉冲信号。
13.根据权利要求1-12任一项所述的延迟锁相环，其特征在于，所述第一延迟线包括粗调延迟线；其中，
所述第一延迟线，还配置为通过所述粗调控制码调整所述粗调延迟线的工作状态，以实现延迟参数的调整；
其中，所述粗调延迟线包括n+1个串联的第一延迟单元，所述第一延迟单元的延迟是所述第一阈值；所述粗调控制码包括n+1位子信号，第i个所述第一延迟单元接收所述粗调控制码的第i位子信号，n为自然数。
14.根据权利要求13所述的延迟锁相环，其特征在于，所述转换模块包括n+1个串联的第二延迟单元和n+1个第七触发器；其中，
第1个所述第二延迟单元的输入端接收所述工作指示信号，第i个所述第二延迟单元的输出端与第i+1个所述第二延迟单元的输入端连接；第i个所述第七触发器的输入端与第i个所述第二延迟单元的输出端连接，第i个所述第七触发器的时钟端接收所述工作指示信号的反相信号，第i个所述第七触发器的正相输出端输出粗调控制码的第i位子信号；
所述第二延迟单元的延迟是所述第一阈值。
15.根据权利要求14所述的延迟锁相环，其特征在于，所述延迟锁相环还包括时钟处理模块和多个第二延迟线，所述时钟处理模块与所述第一延迟线、多个所述第二延迟线均连接，所述第一延迟线和所述第二延迟线的结构相同，所述第二延迟线的延迟参数受到所述粗调控制码的控制；其中，
所述时钟处理模块，配置为接收初始时钟信号，基于所述初始时钟信号，输出多个分相时钟信号；其中，所述参考时钟信号是其中一个所述分相时钟信号；
所述第二延迟线，配置为接收一个所述分相时钟信号，对所接收的分相时钟信号进行延迟传输及调整处理，输出一个目标时钟信号；其中，所述目标时钟信号经过传输后用于数据采样处理。
16.一种存储器，其特征在于，所述存储器包括如权利要求1-15任一项所述的延迟锁相环。
CN202211295105.5A 2022-10-21 2022-10-21 一种延迟锁相环和存储器 Pending CN117953938A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211295105.5A CN117953938A (zh) 2022-10-21 2022-10-21 一种延迟锁相环和存储器
PCT/CN2023/081158 WO2024082527A1 (zh) 2022-10-21 2023-03-13 一种延迟锁相环和存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211295105.5A CN117953938A (zh) 2022-10-21 2022-10-21 一种延迟锁相环和存储器

Publications (1)

Publication Number Publication Date
CN117953938A true CN117953938A (zh) 2024-04-30

Family

ID=90736780

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211295105.5A Pending CN117953938A (zh) 2022-10-21 2022-10-21 一种延迟锁相环和存储器

Country Status (2)

Country Link
CN (1) CN117953938A (zh)
WO (1) WO2024082527A1 (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8638145B2 (en) * 2011-12-30 2014-01-28 Advanced Micro Devices, Inc. Method for locking a delay locked loop
WO2016196848A1 (en) * 2015-06-03 2016-12-08 Marvell World Trade Ltd. Delay locked loop
KR102050777B1 (ko) * 2018-03-13 2019-12-02 한국과학기술원 위상 조정장치와 그 동작방법
CN114079457A (zh) * 2020-08-11 2022-02-22 长鑫存储技术有限公司 延迟锁定环电路
CN115188402A (zh) * 2022-07-27 2022-10-14 长鑫存储技术有限公司 一种延迟锁相环和存储器
CN115065359B (zh) * 2022-08-11 2022-11-04 睿力集成电路有限公司 一种延迟锁相环、时钟同步电路和存储器

Also Published As

Publication number Publication date
WO2024082527A1 (zh) 2024-04-25

Similar Documents

Publication Publication Date Title
CN109074332B (zh) 用于控制输入信号路径上的等待时间的设备
KR100810070B1 (ko) 지연고정루프
US7317341B2 (en) Duty correction device
US10312895B2 (en) Apparatus and method for instant-on quadra-phase signal generator
US7576581B2 (en) Circuit and method for correcting duty cycle
US8816734B2 (en) Clock generation circuit and semiconductor apparatus including the same
US6812759B2 (en) DLL circuit capable of preventing locking in an antiphase state
CN115188402A (zh) 一种延迟锁相环和存储器
US8446197B2 (en) Delay locked loop and method for driving the same
US11073862B2 (en) Synchronization circuit and cascaded synchronization circuit for converting asynchronous signal into synchronous signal
CN117953938A (zh) 一种延迟锁相环和存储器
US8295121B2 (en) Clock buffer and a semiconductor memory apparatus using the same
CN109547005B (zh) 转换电路
JP4084110B2 (ja) 内部クロック発生方法及び内部クロック発生回路
USRE42470E1 (en) Synchronous delay-line amplification technique
US8970268B2 (en) Semiconductor apparatus
WO2024040693A1 (zh) 一种延迟锁相环和存储器
JP2005354271A (ja) 半導体装置、クロック位相調整回路、送信回路及び受信回路。
WO2024011768A1 (zh) 延迟锁相环的延迟检测电路、延迟锁相环电路及存储装置
US20130120031A1 (en) Frequency multiplier and method of multiplying frequency
CN117713807A (zh) 延迟锁相环电路以及多相位时钟信号占空比调整方法
CN117636947A (zh) 延迟锁相环、延迟锁定方法、时钟同步电路和存储器
CN118074676A (zh) 占空比调整电路及存储器
US20090251183A1 (en) Delay lock loop circuit and semiconductor device
CN117953939A (zh) 一种延迟锁相环和存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination