CN117938337A - 一种数据处理方法和数据处理装置 - Google Patents

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CN117938337A
CN117938337A CN202310631032.0A CN202310631032A CN117938337A CN 117938337 A CN117938337 A CN 117938337A CN 202310631032 A CN202310631032 A CN 202310631032A CN 117938337 A CN117938337 A CN 117938337A
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黄科超
马会肖
杨小玲
严增超
林友熙
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    • H—ELECTRICITY
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Abstract

本申请公开了一种数据处理方法及数据处理装置。对多条经过第一FEC编码的第一数据流进行第一数据处理得到m条第二数据流。其中，每条第二数据流经过了第二FEC编码，第二FEC编码后的每个码字包括N个比特，N＝K+S，K表示信息比特的数量，S表示校验比特的数量。对m条第二数据流分别进行第二数据处理得到m条第三数据流。其中，每条第三数据流包括至少一个比特序列，每个比特序列包括P+W个比特，每个比特序列中的P个比特来自第二数据流，每个比特序列中的W个比特为添加的对齐标识，P＝N×b。对m条第三数据流进行第三数据处理得到Y条调制符号流，每条调制符号流经过了调制，每条调制符号流的波特率数值为以太网典型参考时钟频率数值的整数倍。

Description

一种数据处理方法和数据处理装置
本申请要求于2022年10月24日提交中国专利局、申请号为202211307290.5、发明名称为“一种数据处理方法和数据处理装置”的中国专利申请的优先权和于2022年12月06日提交中国专利局、申请号为202211559068.4、发明名称为“一种数据处理方法和数据处理装置”的中国专利申请的优先权，其全部内容通过应用结合在本申请中。
技术领域
本申请涉及通信领域，尤其涉及一种数据处理方法和数据处理装置。
背景技术
在5G、云计算、大数据、人工智能等持续推动下，以太网络正朝着更大容量、更高速率、更低时延的方向发展。采用前向纠错编码(forward error correction，FEC)对传输的数据进行纠错，能够解决传输误码，从接收数据中恢复出发送端发送的原始数据。
当前提出有一种级联FEC的传输方案，发端设备和发端处理模块通过连接单元接口(attachment unit interface，AUI)连接。发端设备对待传输数据进行第一FEC编码，并将第一FEC编码后的数据发送至发端处理模块。发端处理模块对第一FEC编码后的数据再进行第二FEC编码，并将第二FEC编码后的比特序列进行调制映射生成对应的调制符号序列，最后将生成的调制符号序列通过光纤传输到接收端。接收端接收到的数据流是不同步且有噪声，通常采用基于锁相环(Phase Locked Loop，PLL)的时钟数据恢复(Clock and DataRecovery，CDR)，即从数据中提取出时钟，并且将数据“重定时”以去除传输过程中的抖动，然后进行解调和解码，以恢复出发送端发送的原始数据。然而，现有方案中接收端进行CDR时采用的PLL电路实现较复杂，且PLL抖动较高。
发明内容
本申请实施例提供了一种数据处理方法及数据处理装置，一方面简化了接收端进行时钟提取和同步的方式，可进行快速相位锁定，PLL复杂度低且抖动小，另一方面简化了接收端帧同步、内码码字同步等操作，实现复杂度较低。
第一方面，本申请实施例提供了一种数据处理方法，该方法应用于发送端，该方法包括如下步骤。首先，对多条经过第一FEC编码的第一数据流进行第一数据处理得到m条第二数据流。其中，m为大于1的整数，每条第二数据流经过了第二FEC编码，第二FEC编码后的每个码字包括N个比特，N＝K+S，K表示信息比特的数量，S表示校验比特的数量，K为大于或等于1的整数，S为大于或等于1的整数。接下来，对m条第二数据流分别进行第二数据处理得到m条第三数据流。其中，每条第三数据流包括至少一个比特序列，每个比特序列包括P+W个比特，每个比特序列中的P个比特来自第二数据流，每个比特序列中的W个比特为添加的对齐标识，P＝N×b，b为大于或等于1的整数。进而，对m条第三数据流进行第三数据处理得到Y条调制符号流，Y为大于或等于1的整数，每条调制符号流经过了调制，每条调制符号流的波特率数值为参考时钟频率数值的整数倍。
在该实施方式中，从级联FEC编码后的数据流中周期获取P个比特，并插入W个比特长度的对齐标识，使得数据流中每P+W个比特中存在W个比特长度的对齐标识。通过选取正整数P和W，可以使调制符号数据流的波特率数值为以太网典型参考时钟频率(Ethernetcommon reference clock)的整数倍，简化了接收端进行时钟提取和同步的方式，可进行快速相位锁定，PLL复杂度低且抖动小。并且，要求P为内码码长N的倍数，即P＝N×b，接收端对接收数据进行帧同步(即P+W个比特的帧同步，也称为标识锁定操作)后，即可保证内码码字同步，简化了接收端帧同步、内码码字同步等操作，实现复杂度较低。
在一些可能的实施方式中，每条调制符号流的波特率数值为156.25M的整数倍。
在一些可能的实施方式中，每条第二数据流经过第二FEC编码之前还经过了卷积交织。卷积交织包括根据r条延迟线对输入的数据流进行延迟，r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特。输入数据流中的比特按照r条延迟线的序号依次输入r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，Q为大于或等于1的整数，d为大于或等于1的整数。
在一些可能的实施方式中，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，K×b能被f整除。应满足每帧(W+P比特)的起始位置对应卷积解交织器的输入输出开关(input and output switches)位于开关的起始位置，通常为最顶端(topmost positions)。更具体的是，卷积交织器和卷积解交织器每输出f个比特，其输入输出开关位置位于最顶端，使得帧同步时即可保证卷积解交织器同步。
在一些可能的实施方式中，r×d×c＝K×b，c为大于或等于1的整数。也就是说，卷积交织器和卷积解交织器每轮询c次可输出K×b个比特，此时其输入输出开关位置位于开关的起始位置，使得帧同步时即可保证卷积解交织器同步。
在一些可能的实施方式中，第一数据流的速率为850Gbps， a为大于或等于1的整数，G表示10^9，M表示10^6。
在一些可能的实施方式中，N＝128，K＝120，
在一些可能的实施方式中，W＝48，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝48，P＝52224，a＝726，b＝408，波特率＝113.4375Gbaud；
或者，W＝56，P＝15232，a＝728，b＝119，波特率＝113.75Gbaud；
或者，W＝56，P＝60928，a＝726，b＝476，波特率＝113.4375Gbaud；
或者，W＝64，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝64，P＝69632，a＝726，b＝544，波特率＝113.4375Gbaud；
或者，W＝120，P＝32640，a＝728，b＝255，波特率＝113.75Gbaud；
或者，W＝120，P＝52224，a＝727，b＝408，波特率＝113.5938Gbaud；
或者，W＝120，P＝130560，a＝726，b＝1020，波特率＝113.4375Gbaud；
或者，W＝128，P＝34816，a＝728，b＝272，波特率＝113.75Gbaud；
或者，W＝128，P＝139264，a＝726，b＝1088，波特率＝113.4375Gbaud。
在一些可能的实施方式中，N＝170，K＝160，
在一些可能的实施方式中，W＝48，P＝23120，a＝724，b＝136，波特率＝113.125Gbaud；
或者，W＝48，P＝69360，a＝723，b＝408，波特率＝112.9688Gbaud；
或者，W＝56，P＝11560，a＝726，b＝68，波特率＝113.4375Gbaud；
或者，W＝56，P＝80920，a＝723，b＝476，波特率＝112.9688Gbaud；
或者，W＝64，P＝92480，a＝723，b＝544，波特率＝112.9688Gbaud；
或者，W＝120，P＝34680，a＝725，b＝204，波特率＝113.2813Gbaud；
或者，W＝120，P＝57800，a＝724，b＝340，波特率＝113.125Gbaud；
或者，W＝120，P＝173400，a＝723，b＝1020，波特率＝112.9688Gbaud；
或者，W＝170，P＝49130，a＝725，b＝289，波特率＝113.2813Gbaud；
或者，W＝170，P＝245650，a＝723，b＝1445，波特率＝112.9688Gbaud。
在一些可能的实施方式中，N＝144，K＝136，
在一些可能的实施方式中，W＝48，P＝5760，a＝726，b＝40，波特率＝113.4375Gbaud；
或者，W＝48，P＝8640，a＝724，b＝60，波特率＝113.125Gbaud；
或者，W＝48，P＝11520，a＝723，b＝80，波特率＝112.9688Gbaud；
或者，W＝48，P＝17280，a＝722，b＝120，波特率＝112.8125Gbaud；
或者，W＝48，P＝34560，a＝721，b＝240，波特率＝112.6563Gbaud；
或者，W＝56，P＝5760，a＝727，b＝40，波特率＝113.5938Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud；
或者，W＝64，P＝5760，a＝728，b＝40，波特率＝113.75Gbaud；
或者，W＝64，P＝11520，a＝724，b＝80，波特率＝113.125Gbaud；
或者，W＝64，P＝23040，a＝722，b＝160，波特率＝112.8125Gbaud；
或者，W＝64，P＝46080，a＝721，b＝320，波特率＝112.6563Gbaud；
或者，W＝120，P＝14400，a＝726，b＝100，波特率＝113.4375Gbaud；
或者，W＝120，P＝17280，a＝725，b＝120，波特率＝113.2813Gbaud；
或者，W＝120，P＝28800，a＝723，b＝200，波特率＝112.9688Gbaud；
或者，W＝120，P＝43200，a＝722，b＝300，波特率＝112.8125Gbaud；
或者，W＝120，P＝86400，a＝721，b＝600，波特率＝112.6563Gbaud；
或者，W＝144，P＝11520，a＝729，b＝80，波特率＝113.9063Gbaud；
或者，W＝144，P＝17280，a＝726，b＝120，波特率＝113.4375Gbaud；
或者，W＝144，P＝25920，a＝724，b＝180，波特率＝113.125Gbaud；
或者，W＝144，P＝34560，a＝723，b＝240，波特率＝112.9688Gbaud；
或者，W＝144，P＝51840，a＝723，b＝360，波特率＝112.8125Gbaud；
或者，W＝144，P＝103680，a＝721，b＝720，波特率＝112.6563Gbaud。
在一些可能的实施方式中，W＝56，P＝5040，a＝728，b＝35，波特率＝113.75Gbaud；
或者，W＝56，P＝10080，a＝724，b＝70，波特率＝113.125Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud。
在一些可能的实施方式中，N＝148，K＝140，W为4的倍数，b为17的倍数。
在一些可能的实施方式中，N＝128，K＝120，调制符号流的波特率为113.4375Gbaud。
在一些可能的实施方式中，P＝1088×W。
在一些可能的实施方式中，对齐标识包括至少一个长度为48个比特的帧同步序列。
在一些可能的实施方式中，帧同步序列的48个比特在对齐标识中是连续的。
在一些可能的实施方式中，帧同步序列的48个比特的取值包括0x9A、0x4A、0x26、0x65、0xB5和0xD9。
在一些可能的实施方式中，帧同步序列包括2个帧同步子序列，每个帧同步子序列的比特长度为24个比特，2个帧同步子序列在对齐标识中间隔8个比特。
在一些可能的实施方式中，2个帧同步子序列中的其中一个帧同步子序列的24个比特的取值包括0x9A、0x4A和0x26，2个帧同步子序列中的另外一个帧同步子序列的24个比特的取值包括0x65，0xB5和0xD9。
在一些可能的实施方式中，对齐标识包括填充比特和/或状态字段。
在一些可能的实施方式中，W能被N整除。
在一些可能的实施方式中，每条第二数据流经过第二FEC编码之前还经过了标识锁定、通道纠偏处理和通道重排序中的至少一项操作。和/或，每条第二数据流经过第二FEC编码之后还经过了信道交织和加扰中的至少一项操作。
在一些可能的实施方式中，对多条第一数据流进行第一数据处理得到m条第二数据流包括：对多条第一数据流中每组8条第一数据流分别进行第二FEC编码得到每组8条编码数据流。对每组8条编码数据流进行信道交织得到1条第二数据流，以得到m条第二数据流。
在一些可能的实施方式中，N＝128，K＝120，对每组8条编码数据流进行信道交织得到1条第二数据流包括：从每组8条编码数据流的每条编码数据流中获取1个长度为128比特的内码码字得到共8个内码码字。轮询从8个内码码字中的每个内码码字获取2个比特得到第二数据流中连续的1024个比特。
在一些可能的实施方式中，每条第二数据流经过第二FEC编码之前还经过了循环移位。
在一些可能的实施方式中，对多条第一数据流进行第一数据处理包括：对8×m条第一数据流分别进行卷积交织。对卷积交织后的8×m条第一数据流分别进行循环移位。对循环移位后的8×m条第一数据流分别进行第二FEC编码。
在一些可能的实施方式中，对多条第一数据流进行第一数据处理包括：对2×m条第一数据流分别进行卷积交织。对卷积交织后的每条第一数据流进行分发得到4条分发后的第一数据流，以得到共8×m条分发后的第一数据流。对分发后的8×m条第一数据流分别进行循环移位。对循环移位后的8×m条第一数据流分别进行第二FEC编码。
在一些可能的实施方式中，对多条第一数据流进行第一数据处理包括：对m条第一数据流分别进行卷积交织。对卷积交织后的每条第一数据流进行分发得到8条分发后的第一数据流，以得到共8×m条分发后的第一数据流。对分发后的8×m条第一数据流分别进行循环移位。对循环移位后的8×m条第一数据流分别进行第二FEC编码。
第二方面，本申请实施例提供了一种数据处理方法，该方法应用于接收端，该方法包括如下步骤。首先，对接收到的Y条调制符号流进行第四数据处理得到m条第四数据流。其中，每条第四数据流经过了解调，Y条调制符号流由m条第三数据流进行第三数据处理得到，每条调制符号流经过了调制，m条第三数据流由m条第二数据流分别进行第二数据处理得到，m条第二数据流由多条经过第一FEC编码的第一数据流进行第一数据处理得到，Y为大于或等于1的整数，m为大于1的整数。每条第二数据流经过了第二FEC编码，第二FEC编码后的每个码字包括N个比特，N＝K+S，K表示信息比特的数量，S表示校验比特的数量，K为大于或等于1的整数，S为大于或等于1的整数。每条第三数据流包括至少一个比特序列，每个比特序列包括P+W个比特，每个比特序列中的P个比特来自第二数据流，每个比特序列中的W个比特为添加的对齐标识。P＝N×b，b为大于或等于1的整数，每条调制符号流的波特率数值为参考时钟频率数值的整数倍。进而，根据每条第四数据流中的对齐标识对每条第四数据流进行帧同步。
在一些可能的实施方式中，每条调制符号流的波特率数值为156.25M的整数倍。
在一些可能的实施方式中，每条第二数据流经过第二FEC编码之前还经过了卷积交织。卷积交织包括根据r条延迟线对输入的数据流进行延迟，r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特。输入数据流中的比特按照r条延迟线的序号依次输入r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，Q为大于或等于1的整数，d为大于或等于1的整数。
在一些可能的实施方式中，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，K×b能被f整除。应满足每帧(W+P比特)的起始位置对应卷积解交织器的输入输出开关(input and output switches)位于开关的起始位置，通常为最顶端(topmost positions)。更具体的是，卷积交织器和卷积解交织器每输出f个比特，其输入输出开关位置位于最顶端，使得帧同步时即可保证卷积解交织器同步。
在一些可能的实施方式中，r×d×c＝K×b，c为大于或等于1的整数。也就是说，卷积交织器和卷积解交织器每轮询c次可输出K×b个比特，此时其输入输出开关位置位于开关的起始位置，使得帧同步时即可保证卷积解交织器同步。
在一些可能的实施方式中，第一数据流的速率为850Gbps， a为大于或等于1的整数，G表示10^9，M表示10^6。
在一些可能的实施方式中，N＝128，K＝120，
在一些可能的实施方式中，W＝48，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝48，P＝52224，a＝726，b＝408，波特率＝113.4375Gbaud；
或者，W＝56，P＝15232，a＝728，b＝119，波特率＝113.75Gbaud；
或者，W＝56，P＝60928，a＝726，b＝476，波特率＝113.4375Gbaud；
或者，W＝64，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝64，P＝69632，a＝726，b＝544，波特率＝113.4375Gbaud；
或者，W＝120，P＝32640，a＝728，b＝255，波特率＝113.75Gbaud；
或者，W＝120，P＝52224，a＝727，b＝408，波特率＝113.5938Gbaud；
或者，W＝120，P＝130560，a＝726，b＝1020，波特率＝113.4375Gbaud；
或者，W＝128，P＝34816，a＝728，b＝272，波特率＝113.75Gbaud；
或者，W＝128，P＝139264，a＝726，b＝1088，波特率＝113.4375Gbaud。
在一些可能的实施方式中，N＝170，K＝160，
在一些可能的实施方式中，W＝48，P＝23120，a＝724，b＝136，波特率＝113.125Gbaud；
或者，W＝48，P＝69360，a＝723，b＝408，波特率＝112.9688Gbaud；
或者，W＝56，P＝11560，a＝726，b＝68，波特率＝113.4375Gbaud；
或者，W＝56，P＝80920，a＝723，b＝476，波特率＝112.9688Gbaud；
或者，W＝64，P＝92480，a＝723，b＝544，波特率＝112.9688Gbaud；
或者，W＝120，P＝34680，a＝725，b＝204，波特率＝113.2813Gbaud；
或者，W＝120，P＝57800，a＝724，b＝340，波特率＝113.125Gbaud；
或者，W＝120，P＝173400，a＝723，b＝1020，波特率＝112.9688Gbaud；
或者，W＝170，P＝49130，a＝725，b＝289，波特率＝113.2813Gbaud；
或者，W＝170，P＝245650，a＝723，b＝1445，波特率＝112.9688Gbaud。
在一些可能的实施方式中，N＝144，K＝136，
在一些可能的实施方式中，W＝48，P＝5760，a＝726，b＝40，波特率＝113.4375Gbaud；
或者，W＝48，P＝8640，a＝724，b＝60，波特率＝113.125Gbaud；
或者，W＝48，P＝11520，a＝723，b＝80，波特率＝112.9688Gbaud；
或者，W＝48，P＝17280，a＝722，b＝120，波特率＝112.8125Gbaud；
或者，W＝48，P＝34560，a＝721，b＝240，波特率＝112.6563Gbaud；
或者，W＝56，P＝5760，a＝727，b＝40，波特率＝113.5938Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud；
或者，W＝64，P＝5760，a＝728，b＝40，波特率＝113.75Gbaud；
或者，W＝64，P＝11520，a＝724，b＝80，波特率＝113.125Gbaud；
或者，W＝64，P＝23040，a＝722，b＝160，波特率＝112.8125Gbaud；
或者，W＝64，P＝46080，a＝721，b＝320，波特率＝112.6563Gbaud；
或者，W＝120，P＝14400，a＝726，b＝100，波特率＝113.4375Gbaud；
或者，W＝120，P＝17280，a＝725，b＝120，波特率＝113.2813Gbaud；
或者，W＝120，P＝28800，a＝723，b＝200，波特率＝112.9688Gbaud；
或者，W＝120，P＝43200，a＝722，b＝300，波特率＝112.8125Gbaud；
或者，W＝120，P＝86400，a＝721，b＝600，波特率＝112.6563Gbaud；
或者，W＝144，P＝11520，a＝729，b＝80，波特率＝113.9063Gbaud；
或者，W＝144，P＝17280，a＝726，b＝120，波特率＝113.4375Gbaud；
或者，W＝144，P＝25920，a＝724，b＝180，波特率＝113.125Gbaud；
或者，W＝144，P＝34560，a＝723，b＝240，波特率＝112.9688Gbaud；
或者，W＝144，P＝51840，a＝723，b＝360，波特率＝112.8125Gbaud；
或者，W＝144，P＝103680，a＝721，b＝720，波特率＝112.6563Gbaud。
在一些可能的实施方式中，W＝56，P＝5040，a＝728，b＝35，波特率＝113.75Gbaud；
或者，W＝56，P＝10080，a＝724，b＝70，波特率＝113.125Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud。
在一些可能的实施方式中，N＝148，K＝140，W为4的倍数，b为17的倍数。
在一些可能的实施方式中，对齐标识包括填充比特和/或状态字段。
在一些可能的实施方式中，W能被N整除。
第三方面，本申请实施例提供了一种数据处理装置，该数据处理装置应用于发送端，该数据处理装置包括：第一数据处理单元、第二数据处理单元和第三数据处理单元。第一数据处理单元用于：对多条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到m条第二数据流，m为大于1的整数，每条第二数据流经过了第二FEC编码，第二FEC编码后的每个码字包括N个比特，N＝K+S，K表示信息比特的数量，S表示校验比特的数量，K为大于或等于1的整数，S为大于或等于1的整数。第二数据处理单元用于：对m条第二数据流分别进行第二数据处理得到m条第三数据流，每条第三数据流包括至少一个比特序列，每个比特序列包括P+W个比特，每个比特序列中的P个比特来自第二数据流，每个比特序列中的W个比特为添加的对齐标识，P＝N×b，b为大于或等于1的整数。第三数据处理单元用于：对m条第三数据流进行第三数据处理得到Y条调制符号流，Y为大于或等于1的整数，每条调制符号流经过了调制，每条调制符号流的波特率数值为参考时钟频率数值的整数倍。
在一些可能的实施方式中，每条调制符号流的波特率数值为156.25M的整数倍。
在一些可能的实施方式中，每条第二数据流经过第二FEC编码之前还经过了卷积交织。卷积交织包括根据r条延迟线对输入的数据流进行延迟，r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特。输入数据流中的比特按照r条延迟线的序号依次输入r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，Q为大于或等于1的整数，d为大于或等于1的整数。
在一些可能的实施方式中，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，K×b能被f整除。应满足每帧(W+P比特)的起始位置对应卷积解交织器的输入输出开关(input and output switches)位于开关的起始位置，通常为最顶端(topmost positions)。更具体的是，卷积交织器和卷积解交织器每输出f个比特，其输入输出开关位置位于最顶端，使得帧同步时即可保证卷积解交织器同步。
在一些可能的实施方式中，r×d×c＝K×b，c为大于或等于1的整数。也就是说，卷积交织器和卷积解交织器每轮询c次可输出K×b个比特，此时其输入输出开关位置位于开关的起始位置，使得帧同步时即可保证卷积解交织器同步。
在一些可能的实施方式中，第一数据流的速率为850Gbps， a为大于或等于1的整数，G表示10^9，M表示10^6。
在一些可能的实施方式中，N＝128，K＝120，
在一些可能的实施方式中，W＝48，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝48，P＝52224，a＝726，b＝408，波特率＝113.4375Gbaud；
或者，W＝56，P＝15232，a＝728，b＝119，波特率＝113.75Gbaud；
或者，W＝56，P＝60928，a＝726，b＝476，波特率＝113.4375Gbaud；
或者，W＝64，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝64，P＝69632，a＝726，b＝544，波特率＝113.4375Gbaud；
或者，W＝120，P＝32640，a＝728，b＝255，波特率＝113.75Gbaud；
或者，W＝120，P＝52224，a＝727，b＝408，波特率＝113.5938Gbaud；
或者，W＝120，P＝130560，a＝726，b＝1020，波特率＝113.4375Gbaud；
或者，W＝128，P＝34816，a＝728，b＝272，波特率＝113.75Gbaud；
或者，W＝128，P＝139264，a＝726，b＝1088，波特率＝113.4375Gbaud。
在一些可能的实施方式中，N＝170，K＝160，
在一些可能的实施方式中，W＝48，P＝23120，a＝724，b＝136，波特率＝113.125Gbaud；
或者，W＝48，P＝69360，a＝723，b＝408，波特率＝112.9688Gbaud；
或者，W＝56，P＝11560，a＝726，b＝68，波特率＝113.4375Gbaud；
或者，W＝56，P＝80920，a＝723，b＝476，波特率＝112.9688Gbaud；
或者，W＝64，P＝92480，a＝723，b＝544，波特率＝112.9688Gbaud；
或者，W＝120，P＝34680，a＝725，b＝204，波特率＝113.2813Gbaud；
或者，W＝120，P＝57800，a＝724，b＝340，波特率＝113.125Gbaud；
或者，W＝120，P＝173400，a＝723，b＝1020，波特率＝112.9688Gbaud；
或者，W＝170，P＝49130，a＝725，b＝289，波特率＝113.2813Gbaud；
或者，W＝170，P＝245650，a＝723，b＝1445，波特率＝112.9688Gbaud。
在一些可能的实施方式中，N＝144，K＝136，
在一些可能的实施方式中，W＝48，P＝5760，a＝726，b＝40，波特率＝113.4375Gbaud；
或者，W＝48，P＝8640，a＝724，b＝60，波特率＝113.125Gbaud；
或者，W＝48，P＝11520，a＝723，b＝80，波特率＝112.9688Gbaud；
或者，W＝48，P＝17280，a＝722，b＝120，波特率＝112.8125Gbaud；
或者，W＝48，P＝34560，a＝721，b＝240，波特率＝112.6563Gbaud；
或者，W＝56，P＝5760，a＝727，b＝40，波特率＝113.5938Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud；
或者，W＝64，P＝5760，a＝728，b＝40，波特率＝113.75Gbaud；
或者，W＝64，P＝11520，a＝724，b＝80，波特率＝113.125Gbaud；
或者，W＝64，P＝23040，a＝722，b＝160，波特率＝112.8125Gbaud；
或者，W＝64，P＝46080，a＝721，b＝320，波特率＝112.6563Gbaud；
或者，W＝120，P＝14400，a＝726，b＝100，波特率＝113.4375Gbaud；
或者，W＝120，P＝17280，a＝725，b＝120，波特率＝113.2813Gbaud；
或者，W＝120，P＝28800，a＝723，b＝200，波特率＝112.9688Gbaud；
或者，W＝120，P＝43200，a＝722，b＝300，波特率＝112.8125Gbaud；
或者，W＝120，P＝86400，a＝721，b＝600，波特率＝112.6563Gbaud；
或者，W＝144，P＝11520，a＝729，b＝80，波特率＝113.9063Gbaud；
或者，W＝144，P＝17280，a＝726，b＝120，波特率＝113.4375Gbaud；
或者，W＝144，P＝25920，a＝724，b＝180，波特率＝113.125Gbaud；
或者，W＝144，P＝34560，a＝723，b＝240，波特率＝112.9688Gbaud；
或者，W＝144，P＝51840，a＝723，b＝360，波特率＝112.8125Gbaud；
或者，W＝144，P＝103680，a＝721，b＝720，波特率＝112.6563Gbaud。
在一些可能的实施方式中，W＝56，P＝5040，a＝728，b＝35，波特率＝113.75Gbaud；
或者，W＝56，P＝10080，a＝724，b＝70，波特率＝113.125Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud。
在一些可能的实施方式中，N＝148，K＝140，W为4的倍数，b为17的倍数。
在一些可能的实施方式中，N＝128，K＝120，调制符号流的波特率为113.4375Gbaud。
在一些可能的实施方式中，P＝1088×W。
在一些可能的实施方式中，对齐标识包括至少一个长度为48个比特的帧同步序列。
在一些可能的实施方式中，帧同步序列的48个比特在对齐标识中是连续的。
在一些可能的实施方式中，帧同步序列的48个比特的取值包括0x9A、0x4A、0x26、0x65、0xB5和0xD9。
在一些可能的实施方式中，帧同步序列包括2个帧同步子序列，每个帧同步子序列的比特长度为24个比特，2个帧同步子序列在对齐标识中间隔8个比特。
在一些可能的实施方式中，2个帧同步子序列中的其中一个帧同步子序列的24个比特的取值包括0x9A、0x4A和0x26，2个帧同步子序列中的另外一个帧同步子序列的24个比特的取值包括0x65，0xB5和0xD9。
在一些可能的实施方式中，对齐标识包括填充比特和/或状态字段。
在一些可能的实施方式中，W能被N整除。在一些可能的实施方式中，每条第二数据流经过第二FEC编码之前还经过了标识锁定、通道纠偏处理和通道重排序中的至少一项操作。和/或，每条第二数据流经过第二FEC编码之后还经过了信道交织和加扰中的至少一项操作。
在一些可能的实施方式中，第一数据处理单元具体用于：对多条第一数据流中每组8条第一数据流分别进行第二FEC编码得到每组8条编码数据流。对每组8条编码数据流进行信道交织得到1条第二数据流，以得到m条第二数据流。
在一些可能的实施方式中，N＝128，K＝120，第一数据处理单元具体用于：从每组8条编码数据流的每条编码数据流中获取1个长度为128比特的内码码字得到共8个内码码字。轮询从8个内码码字中的每个内码码字获取2个比特得到第二数据流中连续的1024个比特。
在一些可能的实施方式中，每条第二数据流经过第二FEC编码之前还经过了循环移位。
在一些可能的实施方式中，第一数据处理单元具体用于：对8×m条第一数据流分别进行卷积交织。对卷积交织后的8×m条第一数据流分别进行循环移位。对循环移位后的8×m条第一数据流分别进行第二FEC编码。
在一些可能的实施方式中，第一数据处理单元具体用于：对2×m条第一数据流分别进行卷积交织。对卷积交织后的每条第一数据流进行分发得到4条分发后的第一数据流，以得到共8×m条分发后的第一数据流。对分发后的8×m条第一数据流分别进行循环移位。对循环移位后的8×m条第一数据流分别进行第二FEC编码。
在一些可能的实施方式中，第一数据处理单元具体用于：对m条第一数据流分别进行卷积交织。对卷积交织后的每条第一数据流进行分发得到8条分发后的第一数据流，以得到共8×m条分发后的第一数据流。对分发后的8×m条第一数据流分别进行循环移位。对循环移位后的8×m条第一数据流分别进行第二FEC编码。
第四方面，本申请实施例提供了一种数据处理装置，该数据处理装置应用于接收端，该数据处理装置包括：数据处理单元和同步单元；数据处理单元用于：对接收到的Y条调制符号流进行第四数据处理得到m条第四数据流。其中，每条第四数据流经过了解调，Y条调制符号流由m条第三数据流进行第三数据处理得到，每条调制符号流经过了调制，m条第三数据流由m条第二数据流分别进行第二数据处理得到，m条第二数据流由多条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到，Y为大于或等于1的整数，m为大于1的整数。每条第二数据流经过了第二FEC编码，第二FEC编码后的每个码字包括N个比特，N＝K+S，K表示信息比特的数量，S表示校验比特的数量，K为大于或等于1的整数，S为大于或等于1的整数。每条第三数据流包括至少一个比特序列，每个比特序列包括P+W个比特，每个比特序列中的P个比特来自第二数据流，每个比特序列中的W个比特为添加的对齐标识。P＝N×b，b为大于或等于1的整数，每条调制符号流的波特率数值为参考时钟频率数值的整数倍。同步单元用于：根据每条第四数据流中的对齐标识对每条第四数据流进行帧同步。
在一些可能的实施方式中，每条调制符号流的波特率数值为156.25M的整数倍。
在一些可能的实施方式中，每条第二数据流经过第二FEC编码之前还经过了卷积交织。卷积交织包括根据r条延迟线对输入的数据流进行延迟，r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特。输入数据流中的比特按照r条延迟线的序号依次输入r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，Q为大于或等于1的整数，d为大于或等于1的整数。
在一些可能的实施方式中，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，K×b能被f整除。应满足每帧(W+P比特)的起始位置对应卷积解交织器的输入输出开关(input and output switches)位于开关的起始位置，通常为最顶端(topmost positions)。更具体的是，卷积交织器和卷积解交织器每输出f个比特，其输入输出开关位置位于最顶端，使得帧同步时即可保证卷积解交织器同步。
在一些可能的实施方式中，r×d×c＝K×b，c为大于或等于1的整数。也就是说，卷积交织器和卷积解交织器每轮询c次可输出K×b个比特，此时其输入输出开关位置位于开关的起始位置，使得帧同步时即可保证卷积解交织器同步。
在一些可能的实施方式中，第一数据流的速率为850Gbps，156.25M，a为大于或等于1的整数，G表示10^9，M表示10^6。
在一些可能的实施方式中，N＝128，K＝120，
在一些可能的实施方式中，W＝48，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝48，P＝52224，a＝726，b＝408，波特率＝113.4375Gbaud；
或者，W＝56，P＝15232，a＝728，b＝119，波特率＝113.75Gbaud；
或者，W＝56，P＝60928，a＝726，b＝476，波特率＝113.4375Gbaud；
或者，W＝64，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝64，P＝69632，a＝726，b＝544，波特率＝113.4375Gbaud；
或者，W＝120，P＝32640，a＝728，b＝255，波特率＝113.75Gbaud；
或者，W＝120，P＝52224，a＝727，b＝408，波特率＝113.5938Gbaud；
或者，W＝120，P＝130560，a＝726，b＝1020，波特率＝113.4375Gbaud；
或者，W＝128，P＝34816，a＝728，b＝272，波特率＝113.75Gbaud；
或者，W＝128，P＝139264，a＝726，b＝1088，波特率＝113.4375Gbaud。
在一些可能的实施方式中，N＝170，K＝160，
在一些可能的实施方式中，W＝48，P＝23120，a＝724，b＝136，波特率＝113.125Gbaud；
或者，W＝48，P＝69360，a＝723，b＝408，波特率＝112.9688Gbaud；
或者，W＝56，P＝11560，a＝726，b＝68，波特率＝113.4375Gbaud；
或者，W＝56，P＝80920，a＝723，b＝476，波特率＝112.9688Gbaud；
或者，W＝64，P＝92480，a＝723，b＝544，波特率＝112.9688Gbaud；
或者，W＝120，P＝34680，a＝725，b＝204，波特率＝113.2813Gbaud；
或者，W＝120，P＝57800，a＝724，b＝340，波特率＝113.125Gbaud；
或者，W＝120，P＝173400，a＝723，b＝1020，波特率＝112.9688Gbaud；
或者，W＝170，P＝49130，a＝725，b＝289，波特率＝113.2813Gbaud；
或者，W＝170，P＝245650，a＝723，b＝1445，波特率＝112.9688Gbaud。
在一些可能的实施方式中，N＝144，K＝136，
在一些可能的实施方式中，W＝48，P＝5760，a＝726，b＝40，波特率＝113.4375Gbaud；
或者，W＝48，P＝8640，a＝724，b＝60，波特率＝113.125Gbaud；
或者，W＝48，P＝11520，a＝723，b＝80，波特率＝112.9688Gbaud；
或者，W＝48，P＝17280，a＝722，b＝120，波特率＝112.8125Gbaud；
或者，W＝48，P＝34560，a＝721，b＝240，波特率＝112.6563Gbaud；
或者，W＝56，P＝5760，a＝727，b＝40，波特率＝113.5938Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud；
或者，W＝64，P＝5760，a＝728，b＝40，波特率＝113.75Gbaud；
或者，W＝64，P＝11520，a＝724，b＝80，波特率＝113.125Gbaud；
或者，W＝64，P＝23040，a＝722，b＝160，波特率＝112.8125Gbaud；
或者，W＝64，P＝46080，a＝721，b＝320，波特率＝112.6563Gbaud；
或者，W＝120，P＝14400，a＝726，b＝100，波特率＝113.4375Gbaud；
或者，W＝120，P＝17280，a＝725，b＝120，波特率＝113.2813Gbaud；
或者，W＝120，P＝28800，a＝723，b＝200，波特率＝112.9688Gbaud；
或者，W＝120，P＝43200，a＝722，b＝300，波特率＝112.8125Gbaud；
或者，W＝120，P＝86400，a＝721，b＝600，波特率＝112.6563Gbaud；
或者，W＝144，P＝11520，a＝729，b＝80，波特率＝113.9063Gbaud；
或者，W＝144，P＝17280，a＝726，b＝120，波特率＝113.4375Gbaud；
或者，W＝144，P＝25920，a＝724，b＝180，波特率＝113.125Gbaud；
或者，W＝144，P＝34560，a＝723，b＝240，波特率＝112.9688Gbaud；
或者，W＝144，P＝51840，a＝723，b＝360，波特率＝112.8125Gbaud；
或者，W＝144，P＝103680，a＝721，b＝720，波特率＝112.6563Gbaud。
在一些可能的实施方式中，W＝56，P＝5040，a＝728，b＝35，波特率＝113.75Gbaud；
或者，W＝56，P＝10080，a＝724，b＝70，波特率＝113.125Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud。
在一些可能的实施方式中，N＝148，K＝140，W为4的倍数，b为17的倍数。
在一些可能的实施方式中，对齐标识包括填充比特和/或状态字段。
在一些可能的实施方式中，W能被N整除。
第五方面，本申请实施例提供了一种数据处理方法，该方法应用于发送端，该方法包括如下步骤。首先，对m条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到m条第二数据流。其中，m为大于1的整数，每条第二数据流包括至少一个第一比特序列，每个第一比特序列包括个比特，每个第一比特序列中的/>个比特来自第一数据流，每个第一比特序列中的/>个比特为添加的第一标识。接下来，对m条第二数据流进行第二数据处理得到m条第三数据流。其中，第二数据处理包括第二FEC编码，第二FEC编码后的每个码字包括N个比特，N＝K+S，K表示信息比特的数量，S表示校验比特的数量，K为大于或等于1的整数，S为大于或等于1的整数，/>b为大于或等于1的整数，e为大于或等于1的整数。进而，对m条第三数据流进行第三数据处理得到Y条调制符号流。其中，Y为大于或等于1的整数，每条调制符号流经过了调制，每条调制符号流的波特率数值为参考时钟频率数值的整数倍。
本申请实施例中，将外码编码后的数据流周期插入(periodically insert)第一标识后进行内码编码。具体地，从外码编码后的数据流中周期获取个比特，并插入/>个比特长度的第一标识，使得数据流中每/>个比特中存在/>个比特长度的第一标识。本申请通过选取正整数/>和/>可以使调制符号数据流的波特率数值为参考时钟频率(referenceclock)的整数倍，使得接收端进行时钟提取和时钟同步的实现更简单，可进行快速相位锁定，PLL复杂度低且抖动小。更进一步选取正整数/>和/>均能被内码信息长度K整除，使得收端处理模块进行接收数据的帧同步和码字同步操作具有较低硬件实现复杂度。同时再进一步选取正整数/>可使得内码码字的同步即可保证级联解交织的同步。也就是说，本申请材料提供的数据处理方法使得收端处理模块在进行帧同步、内码码字的同步和级联解交织的同步的实现复杂度较低。
在一些可能的实施方式中，每条第三数据流包括至少一个第二比特序列，每个第二比特序列包括P+W个比特，每个第二比特序列中的P个比特由个比特经过第二FEC编码得到，每个第二比特序列中的W个比特为第二标识，第二标识由第一标识经过第二FEC编码得到，P＝N×b，W＝N×e。
在一些可能的实施方式中，每条调制符号流的波特率数值为156.25M的整数倍。
在一些可能的实施方式中，第一标识包含填充比特和/或状态字段。
在一些可能的实施方式中，每条第一数据流还经过了卷积交织，卷积交织包括根据r条延迟线对输入的数据流进行延迟，r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特，输入数据流中的比特按照r条延迟线的序号依次输入r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，Q为大于或等于1的整数，d为大于或等于1的整数。
在一些可能的实施方式中，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，K×b能被f整除。
在一些可能的实施方式中，r×d×c＝K×b，c为大于或等于1的整数。
在一些可能的实施方式中，
在一些可能的实施方式中，N＝148，K＝140，5032×e能被b整除，且能被7整除。
在一些可能的实施方式中，b＝629×e。
在一些可能的实施方式中，第一FEC编码采用KP4编码，第二FEC编码采用Hamming(148,140)。或者，第一FEC编码采用KP4编码，第二FEC编码将K＝140个信息比特中每连续2个信息比特进行比特异或得到70个比特，并将70个比特进行Hamming(78,70)编码得到S＝8个校验比特，经过第二FEC编码得到的长度为148比特的码字包含K＝140个信息比特和S＝8个校验比特。
在一些可能的实施方式中，N＝127，K＝120，2159×e能被b整除，且能被3整除。
在一些可能的实施方式中，b＝2159×e。
在一些可能的实施方式中，第一FEC编码采用KP4编码，第二FEC编码采用Hamming(127,120)。或者，第一FEC编码采用KP4编码，第二FEC编码将K＝120个信息比特中每连续2个信息比特进行比特异或得到60个比特，并将60个比特进行Hamming(67,60)编码得到S＝7个校验比特，经过第二FEC编码得到的的长度为127比特的码字包含K＝120个信息比特和S＝7个校验比特。
在一些可能的实施方式中，第一数据处理还包括加扰。
在一些可能的实施方式中，第三数据处理还包括码字交织，t个码字经过码字交织后得到包括t×N个比特的交织后序列，其中，t个码字中第i个码字包含K个比特的信息序列Bi和S个比特的校验序列Pi，0≤i≤t-1，交织后序列包含连续的t×K个比特的第一子序列和连续的t×S个比特的第二子序列，第一子序列包含B0、B1、B2、…、Bt-1共t个信息序列，第二子序列包含P0、P1、P2、…、Pt-1共t个校验序列。
在一些可能的实施方式中，调制符号流的波特率为且波特率数
值为其中a为大于或等于1的整数，G表示10^9，M表示10^6。
在一些可能的实施方式中，N＝128，K＝120，调制符号流的波特率为113.4375Gbaud。
在一些可能的实施方式中，
在一些可能的实施方式中，对m条第三数据流进行第三数据处理得到Y条调制符号流包括：对m条第三数据流中每组8条第三数据流进行信道交织得到1条第四数据流，以得到共Y条第四数据流。对Y条第四数据流分别进行调制得到Y条调制符号流。
在一些可能的实施方式中，每条第二数据流中的第一标识包括长度为个比特的同步子序列，其中，同步子序列位于第一标识中从起始位置开始的连续/>个比特。
在一些可能的实施方式中，m条第三数据流中的一组8条第三数据流由m条第二数据流中的一组8条第二数据流经过第二FEC编码得到，由一组8条第三数据流经过信道交织得到的1条第四数据流包括长度为48个比特的同步序列，长度为48个比特的同步序列在1条第四数据流中是连续的，长度为48个比特的同步序列包括一组8条第二数据流各自包括的1个同步子序列总共8个同步子序列。
在一些可能的实施方式中，同步序列的48个比特的取值包括0x9A、0x4A、0x26、0x65、0xB5和0xD9。
在一些可能的实施方式中，一组8条第二数据流中第0条第二数据流包括的同步子序列0为010110；
一组8条第二数据流中第1条第二数据流包括的同步子序列1为011010；
一组8条第二数据流中第2条第二数据流包括的同步子序列2为100111；
一组8条第二数据流中第3条第二数据流包括的同步子序列3为010001；
一组8条第二数据流中第4条第二数据流包括的同步子序列4为011010；
一组8条第二数据流中第5条第二数据流包括的同步子序列5为011001；
一组8条第二数据流中第6条第二数据流包括的同步子序列6为000110；
一组8条第二数据流中第7条第二数据流包括的同步子序列7为101011。
在一些可能的实施方式中，m条第三数据流中的一组8条第三数据流由m条第二数据流中的一组8条第二数据流经过第二FEC编码得到。一组8条第二数据流中的第0条第二数据流、第1条第二数据流、第2条第二数据流和第3条第二数据流各自包括长度为8个比特的同步子序列。一组8条第二数据流中的第4条第二数据流、第5条第二数据流、第6条第二数据流和第7条第二数据流各自包括长度为4个比特的同步子序列，其中，长度为4个比特的同步子序列中前2个比特与后2个比特之间间隔2个比特。
在一些可能的实施方式中，由一组8条第三数据流经过信道交织得到的1条第四数据流包括长度为48个比特的同步序列，长度为48个比特的同步序列包括一组8条第二数据流各自包括的1个同步子序列总共8个同步子序列，长度为48个比特的同步序列中前24个比特与后24个比特之间间隔8个比特。
在一些可能的实施方式中，长度为48个比特的同步序列中前24个比特的取值包括0x9A、0x4A和0x26，长度为48个比特的同步序列中后24个比特的取值包括0x65，0xB5和0xD9。
在一些可能的实施方式中，一组8条第二数据流中第0条第二数据流包括的同步子序列0为01011010；
一组8条第二数据流中第1条第二数据流包括的同步子序列1为01101001；
一组8条第二数据流中第2条第二数据流包括的同步子序列2为10010110；
一组8条第二数据流中第3条第二数据流包括的同步子序列3为01001011；
一组8条第二数据流中第4条第二数据流包括的同步子序列4为0110；
一组8条第二数据流中第5条第二数据流包括的同步子序列5为0110；
一组8条第二数据流中第6条第二数据流包括的同步子序列6为0011；
一组8条第二数据流中第7条第二数据流包括的同步子序列7为1001。
在一些可能的实施方式中，每条第二数据流中的第一标识包括长度为48个比特的同步子序列，其中，同步子序列中前24个比特与后24个比特之间间隔8个比特。
在一些可能的实施方式中，长度为48个比特的同步子序列中前24个比特的取值包括0x9A、0x4A和0x26，长度为48个比特的同步子序列中后24个比特的取值包括0x65，0xB5和0xD9。
在一些可能的实施方式中，N＝128，K＝120，对每组8条第三数据流进行信道交织得到1条第四数据流包括：从每组8条第三数据流的每条第三数据流中获取1个长度为128比特的内码码字得到共8个内码码字。轮询从8个内码码字中的每个内码码字获取2个比特得到第四数据流中连续的1024个比特。
在一些可能的实施方式中，对m条第一数据流进行第一数据处理包括：对m条第一数据流分别进行循环移位。
在一些可能的实施方式中，对m条第一数据流分别进行循环移位之前，对m条第一数据流进行第一数据处理包括：对m条第一数据流分别进行卷积交织。
在一些可能的实施方式中，对m条第一数据流分别进行循环移位之前，方法还包括：对m/4条输入数据流分别进行卷积交织。对卷积交织后的每条输入数据流进行分发得到4条第一数据流，以得到共m条第一数据流。
在一些可能的实施方式中，对m条第一数据流分别进行循环移位之前，方法还包括：对m/8条输入数据流分别进行卷积交织。对卷积交织后的每条输入数据流进行分发得到8条第一数据流，以得到共m条第一数据流。
第六方面，本申请实施例提供了一种数据处理方法，该方法应用于接收端，该方法包括如下步骤。首先，对接收到的Y条调制符号流进行第四数据处理得到m条第四数据流。其中，Y为大于或等于1的整数，每条第四数据流经过了解调，每条调制符号流的波特率数值为参考时钟频率数值的整数倍，Y条调制符号流由m条第三数据流进行第三数据处理得到，每条调制符号流经过了调制。m条第三数据流由m条第二数据流进行第二数据处理得到，m条第二数据流由m条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到。m为大于1的整数，每条第二数据流包括至少一个第一比特序列，每个第一比特序列包括个比特，每个第一比特序列中的/>个比特来自第一数据流，每个第一比特序列中的/>个比特为添加的第一标识，第二数据处理包括第二FEC编码，第二FEC编码后的每个码字包括N个比特，N＝K+S，K表示信息比特的数量，S表示校验比特的数量，K为大于或等于1的整数，S为大于或等于1的整数，/>b为大于或等于1的整数，e为大于或等于1的整数。进而，对每条第四数据流进行码字同步和/或帧同步。
在一些可能的实施方式中，每条第三数据流包括至少一个第二比特序列，每个第二比特序列包括P+W个比特，每个第二比特序列中的P个比特由个比特经过第二FEC编码得到，每个第二比特序列中的W个比特为第二标识，第二标识由第一标识经过第二FEC编码得到，P＝N×b，W＝N×e。
在一些可能的实施方式中，每条调制符号流的波特率数值为156.25M的整数倍。
在一些可能的实施方式中，第一标识包含填充比特和/或状态字段。
在一些可能的实施方式中，每条第一数据流还经过了卷积交织，卷积交织包括根据r条延迟线对输入的数据流进行延迟，r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特，输入数据流中的比特按照r条延迟线的序号依次输入r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，Q为大于或等于1的整数，d为大于或等于1的整数。
在一些可能的实施方式中，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，K×b能被f整除。
在一些可能的实施方式中，r×d×c＝K×b，c为大于或等于1的整数。
在一些可能的实施方式中，
在一些可能的实施方式中，N＝148，K＝140，5032×e能被b整除，且能被7整除。
在一些可能的实施方式中，b＝629×e。
在一些可能的实施方式中，第一FEC编码采用KP4编码，第二FEC编码采用Hamming(148,140)。或者，第一FEC编码采用KP4编码，第二FEC编码将K＝140个信息比特中每连续2个信息比特进行比特异或得到70个比特，并将70个比特进行Hamming(78,70)编码得到S＝8个校验比特，经过第二FEC编码得到的长度为148比特的码字包含K＝140个信息比特和S＝8个校验比特。
在一些可能的实施方式中，N＝127，K＝120，2159×e能被b整除，且能被3整除。
在一些可能的实施方式中，b＝2159×e。
在一些可能的实施方式中，第一FEC编码采用KP4编码，第二FEC编码采用Hamming(127,120)。或者，第一FEC编码采用KP4编码，第二FEC编码将K＝120个信息比特中每连续2个信息比特进行比特异或得到60个比特，并将60个比特进行Hamming(67,60)编码得到S＝7个校验比特，经过第二FEC编码得到的的长度为127比特的码字包含K＝120个信息比特和S＝7个校验比特。
在一些可能的实施方式中，第一数据处理还包括加扰。
在一些可能的实施方式中，第三数据处理还包括码字交织，t个码字经过码字交织后得到包括t×N个比特的交织后序列，其中，t个码字中第i个码字包含K个比特的信息序列Bi和S个比特的校验序列Pi，0≤i≤t-1，交织后序列包含连续的t×K个比特的第一子序列和连续的t×S个比特的第二子序列，第一子序列包含B0、B1、B2、…、Bt-1共t个信息序列，第二子序列包含P0、P1、P2、…、Pt-1共t个校验序列。
第七方面，本申请实施例提供了一种数据处理装置。该数据处理装置包括：第一数据处理单元、第二数据处理单元和第三数据处理单元。第一数据处理单元用于：对m条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到m条第二数据流，m为大于1的整数，每条第二数据流包括至少一个第一比特序列，每个第一比特序列包括个比特，每个第一比特序列中的/>个比特来自第一数据流，每个第一比特序列中的/>个比特为添加的第一标识。第二数据处理单元用于：对m条第二数据流进行第二数据处理得到m条第三数据流，第二数据处理包括第二FEC编码，第二FEC编码后的每个码字包括N个比特，N＝K+S，K表示信息比特的数量，S表示校验比特的数量，K为大于或等于1的整数，S为大于或等于1的整数，/>b为大于或等于1的整数，e为大于或等于1的整数。第三数据处理单元用于：对m条第三数据流进行第三数据处理得到Y条调制符号流，Y为大于或等于1的整数，每条调制符号流经过了调制，每条调制符号流的波特率数值为参考时钟频率数值的整数倍。
在一些可能的实施方式中，每条第三数据流包括至少一个第二比特序列，每个第二比特序列包括P+W个比特，每个第二比特序列中的P个比特由个比特经过第二FEC编码得到，每个第二比特序列中的W个比特为第二标识，第二标识由第一标识经过第二FEC编码得到，P＝N×b，W＝N×e。
在一些可能的实施方式中，每条调制符号流的波特率数值为156.25M的整数倍。
在一些可能的实施方式中，第一标识包含填充比特和/或状态字段。
在一些可能的实施方式中，每条第一数据流还经过了卷积交织，卷积交织包括根据r条延迟线对输入的数据流进行延迟，r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特，输入数据流中的比特按照r条延迟线的序号依次输入r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，Q为大于或等于1的整数，d为大于或等于1的整数。
在一些可能的实施方式中，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，K×b能被f整除。
在一些可能的实施方式中，r×d×c＝K×b，c为大于或等于1的整数。
在一些可能的实施方式中，
在一些可能的实施方式中，N＝148，K＝140，5032×e能被b整除，且能被7整除。
在一些可能的实施方式中，b＝629×e。
在一些可能的实施方式中，第一FEC编码采用KP4编码，第二FEC编码采用Hamming(148,140)。或者，第一FEC编码采用KP4编码，第二FEC编码将K＝140个信息比特中每连续2个信息比特进行比特异或得到70个比特，并将70个比特进行Hamming(78,70)编码得到S＝8个校验比特，经过第二FEC编码得到的长度为148比特的码字包含K＝140个信息比特和S＝8个校验比特。
在一些可能的实施方式中，N＝127，K＝120，2159×e能被b整除，且能被3整除。
在一些可能的实施方式中，b＝2159×e。
在一些可能的实施方式中，第一FEC编码采用KP4编码，第二FEC编码采用Hamming(127,120)。或者，第一FEC编码采用KP4编码，第二FEC编码将K＝120个信息比特中每连续2个信息比特进行比特异或得到60个比特，并将60个比特进行Hamming(67,60)编码得到S＝7个校验比特，经过第二FEC编码得到的的长度为127比特的码字包含K＝120个信息比特和S＝7个校验比特。
在一些可能的实施方式中，第一数据处理还包括加扰。
在一些可能的实施方式中，第三数据处理还包括码字交织，t个码字经过码字交织后得到包括t×N个比特的交织后序列，其中，t个码字中第i个码字包含K个比特的信息序列Bi和S个比特的校验序列Pi，0≤i≤t-1，交织后序列包含连续的t×K个比特的第一子序列和连续的t×S个比特的第二子序列，第一子序列包含B0、B1、B2、…、Bt-1共t个信息序列，第二子序列包含P0、P1、P2、…、Pt-1共t个校验序列。
在一些可能的实施方式中，调制符号流的波特率为且波特率数
值为其中a为大于或等于1的整数，G表示10^9，M表示10^6。
在一些可能的实施方式中，N＝128，K＝120，调制符号流的波特率为113.4375Gbaud。
在一些可能的实施方式中，
在一些可能的实施方式中，第三数据处理单元具体用于：对m条第三数据流中每组8条第三数据流进行信道交织得到1条第四数据流，以得到共Y条第四数据流。对Y条第四数据流分别进行调制得到Y条调制符号流。
在一些可能的实施方式中，每条第二数据流中的第一标识包括长度为个比特的同步子序列，其中，同步子序列位于第一标识中从起始位置开始的连续/>个比特。
在一些可能的实施方式中，m条第三数据流中的一组8条第三数据流由m条第二数据流中的一组8条第二数据流经过第二FEC编码得到，由一组8条第三数据流经过信道交织得到的1条第四数据流包括长度为48个比特的同步序列，长度为48个比特的同步序列在1条第四数据流中是连续的，长度为48个比特的同步序列包括一组8条第二数据流各自包括的1个同步子序列总共8个同步子序列。
在一些可能的实施方式中，同步序列的48个比特的取值包括0x9A、0x4A、0x26、0x65、0xB5和0xD9。
在一些可能的实施方式中，一组8条第二数据流中第0条第二数据流包括的同步子序列0为010110；
一组8条第二数据流中第1条第二数据流包括的同步子序列1为011010；
一组8条第二数据流中第2条第二数据流包括的同步子序列2为100111；
一组8条第二数据流中第3条第二数据流包括的同步子序列3为010001；
一组8条第二数据流中第4条第二数据流包括的同步子序列4为011010；
一组8条第二数据流中第5条第二数据流包括的同步子序列5为011001；
一组8条第二数据流中第6条第二数据流包括的同步子序列6为000110；
一组8条第二数据流中第7条第二数据流包括的同步子序列7为101011。
在一些可能的实施方式中，m条第三数据流中的一组8条第三数据流由m条第二数据流中的一组8条第二数据流经过第二FEC编码得到。一组8条第二数据流中的第0条第二数据流、第1条第二数据流、第2条第二数据流和第3条第二数据流各自包括长度为8个比特的同步子序列。一组8条第二数据流中的第4条第二数据流、第5条第二数据流、第6条第二数据流和第7条第二数据流各自包括长度为4个比特的同步子序列，其中，长度为4个比特的同步子序列中前2个比特与后2个比特之间间隔2个比特。
在一些可能的实施方式中，由一组8条第三数据流经过信道交织得到的1条第四数据流包括长度为48个比特的同步序列，长度为48个比特的同步序列包括一组8条第二数据流各自包括的1个同步子序列总共8个同步子序列，长度为48个比特的同步序列中前24个比特与后24个比特之间间隔8个比特。
在一些可能的实施方式中，长度为48个比特的同步序列中前24个比特的取值包括0x9A、0x4A和0x26，长度为48个比特的同步序列中后24个比特的取值包括0x65，0xB5和0xD9。
在一些可能的实施方式中，一组8条第二数据流中第0条第二数据流包括的同步子序列0为01011010；
一组8条第二数据流中第1条第二数据流包括的同步子序列1为01101001；
一组8条第二数据流中第2条第二数据流包括的同步子序列2为10010110；
一组8条第二数据流中第3条第二数据流包括的同步子序列3为01001011；
一组8条第二数据流中第4条第二数据流包括的同步子序列4为0110；
一组8条第二数据流中第5条第二数据流包括的同步子序列5为0110；
一组8条第二数据流中第6条第二数据流包括的同步子序列6为0011；
一组8条第二数据流中第7条第二数据流包括的同步子序列7为1001。
在一些可能的实施方式中，每条第二数据流中的第一标识包括长度为48个比特的同步子序列，其中，同步子序列中前24个比特与后24个比特之间间隔8个比特。
在一些可能的实施方式中，长度为48个比特的同步子序列中前24个比特的取值包括0x9A、0x4A和0x26，长度为48个比特的同步子序列中后24个比特的取值包括0x65，0xB5和0xD9。
在一些可能的实施方式中，N＝128，K＝120，第三数据处理单元具体用于：从每组8条第三数据流的每条第三数据流中获取1个长度为128比特的内码码字得到共8个内码码字。轮询从8个内码码字中的每个内码码字获取2个比特得到第四数据流中连续的1024个比特。
在一些可能的实施方式中，第一数据处理单元具体用于：对m条第一数据流分别进行循环移位。
在一些可能的实施方式中，对m条第一数据流分别进行循环移位之前，第一数据处理单元具体用于：对m条第一数据流分别进行卷积交织。
在一些可能的实施方式中，数据处理装置还包括卷积交织单元和分发单元。对m条第一数据流分别进行循环移位之前，卷积交织单元用于对m/4条输入数据流分别进行卷积交织。分发单元用于对卷积交织后的每条输入数据流进行分发得到4条第一数据流，以得到共m条第一数据流。
在一些可能的实施方式中，数据处理装置还包括卷积交织单元和分发单元。对m条第一数据流分别进行循环移位之前，卷积交织单元用于对m/8条输入数据流分别进行卷积交织。分发单元用于对卷积交织后的每条输入数据流进行分发得到8条第一数据流，以得到共m条第一数据流。
第八方面，本申请实施例提供了一种数据处理装置。该数据处理装置包括：数据处理单元和同步单元；
数据处理单元用于：对接收到的Y条调制符号流进行第四数据处理得到m条第四数据流，其中，Y为大于或等于1的整数，每条第四数据流经过了解调，每条调制符号流的波特率数值为参考时钟频率数值的整数倍，Y条调制符号流由m条第三数据流进行第三数据处理得到，每条调制符号流经过了调制，m条第三数据流由m条第二数据流进行第二数据处理得到，m条第二数据流由m条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到，m为大于1的整数，每条第二数据流包括至少一个第一比特序列，每个第一比特序列包括个比特，每个第一比特序列中的/>个比特来自第一数据流，每个第一比特序列中的/>个比特为添加的第一标识，第二数据处理包括第二FEC编码，第二FEC编码后的每个码字包括N个比特，N＝K+S，K表示信息比特的数量，S表示校验比特的数量，K为大于或等于1的整数，S为大于或等于1的整数，/>b为大于或等于1的整数，e为大于或等于1的整数。同步单元用于：对每条第四数据流进行码字同步和/或帧同步。
在一些可能的实施方式中，每条第三数据流包括至少一个第二比特序列，每个第二比特序列包括P+W个比特，每个第二比特序列中的P个比特由个比特经过第二FEC编码得到，每个第二比特序列中的W个比特为第二标识，第二标识由第一标识经过第二FEC编码得到，P＝N×b，W＝N×e。
在一些可能的实施方式中，每条调制符号流的波特率数值为156.25M的整数倍。
在一些可能的实施方式中，第一标识包含填充比特和/或状态字段。
在一些可能的实施方式中，每条第一数据流还经过了卷积交织，卷积交织包括根据r条延迟线对输入的数据流进行延迟，r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特，输入数据流中的比特按照r条延迟线的序号依次输入r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，Q为大于或等于1的整数，d为大于或等于1的整数。
在一些可能的实施方式中，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，K×b能被f整除。
在一些可能的实施方式中，r×d×c＝K×b，c为大于或等于1的整数。
在一些可能的实施方式中，
在一些可能的实施方式中，N＝148，K＝140，5032×e能被b整除，且能被7整除。
在一些可能的实施方式中，b＝629×e。
在一些可能的实施方式中，第一FEC编码采用KP4编码，第二FEC编码采用Hamming(148,140)。或者，第一FEC编码采用KP4编码，第二FEC编码将K＝140个信息比特中每连续2个信息比特进行比特异或得到70个比特，并将70个比特进行Hamming(78,70)编码得到S＝8个校验比特，经过第二FEC编码得到的长度为148比特的码字包含K＝140个信息比特和S＝8个校验比特。
在一些可能的实施方式中，N＝127，K＝120，2159×e能被b整除，且能被3整除。
在一些可能的实施方式中，b＝2159×e。
在一些可能的实施方式中，第一FEC编码采用KP4编码，第二FEC编码采用Hamming(127,120)。或者，第一FEC编码采用KP4编码，第二FEC编码将K＝120个信息比特中每连续2个信息比特进行比特异或得到60个比特，并将60个比特进行Hamming(67,60)编码得到S＝7个校验比特，经过第二FEC编码得到的的长度为127比特的码字包含K＝120个信息比特和S＝7个校验比特。
在一些可能的实施方式中，第一数据处理还包括加扰。
在一些可能的实施方式中，第三数据处理还包括码字交织，t个码字经过码字交织后得到包括t×N个比特的交织后序列，其中，t个码字中第i个码字包含K个比特的信息序列Bi和S个比特的校验序列Pi，0≤i≤t-1，交织后序列包含连续的t×K个比特的第一子序列和连续的t×S个比特的第二子序列，第一子序列包含B0、B1、B2、…、Bt-1共t个信息序列，第二子序列包含P0、P1、P2、…、Pt-1共t个校验序列。
本申请实施例中，对进行了级联FEC编码后的数据流周期插入(periodicallyinsert)对齐标识(Alignment marker)，具体地，从级联FEC编码后的数据流中周期获取P个比特，并插入W个比特长度的对齐标识，使得数据流中每P+W个比特中存在W个比特长度的对齐标识。通过选取正整数P和W，可以使调制符号数据流的波特率数值为以太网典型参考时钟频率(Ethernet common reference clock)的整数倍，简化了接收端进行时钟提取和同步的方式，可进行快速相位锁定，PLL复杂度低且抖动小。并且，要求P为内码码长N的倍数，即P＝N×b，接收端对接收数据进行帧同步(即P+W个比特的帧同步，也称为标识锁定操作)后，即可保证内码码字同步，简化了接收端帧同步、内码码字同步等操作，实现复杂度较低。另外，卷积交织器和卷积解交织器每输出f个比特，其输入输出开关位置位于最顶端，K×b能被f整除，使得帧同步时即可保证卷积解交织器同步。
本申请还提供了另一种实施例，将外码编码后的数据流周期插入(periodicallyinsert)第一标识后进行内码编码。具体地，从外码编码后的数据流中周期获取个比特，并插入/>个比特长度的第一标识，使得数据流中每/>个比特中存在/>个比特长度的第一标识。本申请通过选取正整数/>和/>可以使调制符号数据流的波特率数值为参考时钟频率(reference clock)的整数倍，使得接收端进行时钟提取和时钟同步的实现更简单，可进行快速相位锁定，PLL复杂度低且抖动小。更进一步选取正整数/>和/>均能被内码信息长度K整除，使得收端处理模块进行接收数据的帧同步和码字同步操作具有较低硬件实现复杂度。同时再进一步选取正整数/>可使得内码码字的同步即可保证级联解交织的同步。也就是说，本申请材料提供的数据处理方法使得收端处理模块在进行帧同步、内码码字的同步和级联解交织的同步的实现复杂度较低。
附图说明
图1为本申请实施例应用的一种通信系统示意图；
图2(a)为图1所示通信系统中一种数据传输的过程示意图；
图2(b)为本申请实施例应用的另一种通信系统示意图；
图3为本申请实施例提供的数据处理方法的一种流程示意图；
图4(a)为本申请实施例中卷积交织器的第一种结构示意图；
图4(b)为本申请实施例中卷积交织器的第二种结构示意图；
图5(a)为本申请实施例中第三数据流的一种结构示意图；
图5(b)为本申请实施例中第三数据流的另一种结构示意图；
图6为本申请实施例提供的数据处理方法的另一种流程示意图；
图7为本申请实施例提供的数据处理方法的又一种流程示意图；
图8为本申请实施例中第2数据流的一种结构示意图；
图9为本申请实施例中第3数据流的一种结构示意图；
图10为本申请实施例中内码编码的一种实施方式示意图；
图11为本申请实施例中内码编码的另一种实施方式示意图；
图12为一种码字的结构示意图；
图13为另一种码字的结构示意图；
图14为本申请实施例中数据处理的一种实施方式示意图；
图15为本申请实施例中对齐标识的一种结构示意图；
图16为用于同步的计算器架构示意图；
图17为本申请实施例中对齐标识的另一种结构示意图；
图18为本申请实施例中数据处理的另一种实施方式示意图；
图19为本申请实施例中数据处理的另一种实施方式示意图；
图20为本申请实施例中数据处理的另一种实施方式示意图；
图21为本申请实施例中数据处理的另一种实施方式示意图；
图22为本申请实施例中数据处理的另一种实施方式示意图；
图23为本申请实施例中数据处理的另一种实施方式示意图；
图24为本申请实施例中第一标识的一种结构示意图；
图25为本申请实施例中信道交织后的同步序列的一种结构示意图；
图26为本申请实施例中第一标识的另一种结构示意图；
图27为本申请实施例中信道交织后的同步序列的另一种结构示意图；
图28为本申请实施例中数据处理的另一种实施方式示意图；
图29为本申请实施例中第一标识的另一种结构示意图；
图30为本申请实施例中数据处理的另一种实施方式示意图；
图31为本申请实施例中数据处理的另一种实施方式示意图；
图32为本申请实施例中数据处理的另一种实施方式示意图；
图33为本申请实施例中数据处理的另一种实施方式示意图；
图34为本申请实施例中应用于发送端的数据处理装置的一种结构示意图；
图35为本申请实施例中应用于接收端的数据处理装置的一种结构示意图；
图36为本申请实施例中数据处理装置的另一种结构示意图。
具体实施方式
本申请实施例提供了一种数据处理方法及数据处理装置，一方面简化了接收端进行时钟提取和同步的方式，可进行快速相位锁定，PLL复杂度低且抖动小，另一方面简化了接收端帧同步、内码码字同步等操作，实现复杂度较低。需要说明的是，本申请说明书和权利要求书及上述附图中的术语“第一”、“第二”等用于区别类似的对象，而非限定特定的顺序或先后次序。应该理解，上述术语在适当情况下可以互换，以便在本申请描述的实施例能够以除了在本申请描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1为本申请实施例应用的一种通信系统示意图。如图1所示，该通信系统包括发端设备01、发端处理模块02、信道传输媒介03、收端处理模块04和收端设备05。以该通信系统是数据中心网络为例，发端设备01和收端设备05可以为交换机或路由器等设备，且发端设备01也称为位于发端的客户侧芯片(host chip)，收端设备05也称为位于收端的客户侧芯片，信道传输媒介03可以为光纤。客户侧芯片有时也称为为客户侧设备(host device)。其中，发端设备01与发端处理模块02之间可以通过连接单元接口(attachment unitinterface，AUI)连接，收端设备05与收端处理模块04之间可以通过AUI连接。发端处理模块02和收端处理模块04可以为光模块(optical module)、电模块、连接器(connector)或其他在数据发送过程中对数据进行处理的模块。例如，该处理模块可以为800LR模块(800LRmodule，一种相干光模块)。并且，该通信系统中的发端设备01、发端处理模块02、信道传输媒介03、收端处理模块04和收端设备05均可以支持双向传输，也可以支持单向传输，具体此处不做限定。
图2(a)为图1所示通信系统中一种数据传输的过程示意图。如图2(a)所示，在从发端设备01向收端设备05传输数据的过程中，发端设备01用于对该数据进行外码编码，然后向发端处理模块02传输经过外码编码的数据。发端处理模块02用于对经过外码编码的数据进行内码编码，得到经过外码编码和内码编码的数据，并将经过外码编码和内码编码的数据传输至信道传输媒介03。信道传输媒介03用于将经过外码编码和内码编码的数据传输至收端处理模块04。收端处理模块04用于对经过外码编码和内码编码的数据进行内码译码，并向收端设备05传输经过内码译码的数据。收端设备05用于对经过内码译码的数据进行外码译码。
应理解，内码中的“内”和外码中的“外”只是基于对数据进行操作的执行主体相对于信道传输媒介03的距离的远近来区分的。对内码进行操作的执行主体较靠近信道传输媒介，对外码进行操作的执行主体较远离信道传输媒介。在本申请实施例中，由于数据从发端设备01发出后经过发端处理模块02传输至信道传输媒介03，然后从信道传输媒介03经过收端处理模块04传输至收端设备05。经发端设备01编码的数据相对于经发端处理模块02编码的数据离信道传输媒介03较远，经收端设备05译码的数据相对于经收端处理模块04译码的数据离信道传输媒介03较远。因此经发端设备01编码的数据称为经过外码编码的数据，经发端处理模块02编码的数据称为经过内码编码的数据，经收端设备05译码的数据称为经过外码译码的数据，经收端处理模块04译码的数据称为经过内码译码的数据。在一种可能的实施方式中，上述的内码编码和外码编码都是采用FEC编码的方式，从而形成一种级联FEC的传输方案。例如，发端设备01可以采用RS码进行外码编码，发端处理模块02可以采用汉明(Hamming)码进行内码编码。又例如，发端设备01可以采用RS码进行外码编码，发端处理模块02可以采用博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码进行内码编码。纠正单个错误的BCH码等效为汉明码。又例如，发端设备01可以采用RS码进行外码编码，发端处理模块02可以采用极化(Polar)码进行内码编码。
图2(b)为本申请实施例应用的另一种通信系统示意图。如图2(b)所示，该通信系统包括发端设备01、信道传输媒介03、和收端设备05。发端设备01进行外码编码和内码编码的数据，经过外码编码和内码编码的数据送入传输媒介03，收端设备05将从传输媒介03中接收的数据进行内码译码和外码译码。以该通信系统是数据中心网络为例，发端设备01和收端设备05可以为交换机或路由器等设备，且发端设备01也称为位于发端的客户侧芯片(host chip)，收端设备05也称为位于收端的客户侧芯片，信道传输媒介03可以为光纤。客户侧芯片有时也称为为客户侧设备(host device)。该通信系统中的发端设备01、信道传输媒介03和收端设备05均可以支持双向传输，也可以支持单向传输，具体此处不做限定。
需要说明的是，以上内容是对本申请实施例提供的数据处理方法的应用场景的示例性说明，并不构成对于数据处理方法的应用场景的限定，本领域普通技术人员可知，随着业务需求的改变，其应用场景可以根据应用需求进行调整，本申请实施例对其不做一一列举。
图3为本申请实施例提供的数据处理方法的一种流程示意图。应理解，该数据处理方法应用于发送端，例如，具体可以通过上述图2(a)所示的发端处理模块02实现。
301、对多条第一数据流进行第一数据处理得到m条第二数据流。
本实施例中，多条第一数据流都是经过第一FEC编码的数据流，也就是上文中介绍的经过外码编码的数据流。上述外码编码可以采用RS码，经过外码编码后的数据流可以包括多个RS码字。在实际应用中也可以采用其他的编码方式进行外码编码。为了便于描述，下文统一用RS码字来表示外码编码后生成的码字。需要说明的是，本申请中外码码长取值是以外码符号为单位来统计的，其中，外码符号可以包括一个或多个比特。例如，外码为采用的KP4 RS(544,514)码，码长544个符号，一个外码RS符号包含10个比特。
应理解，第一数据处理的操作包括但不限于对每条第一数据流进行第二FEC编码，该第二FEC编码可以理解为上文中介绍的内码编码。也就是说，m条第二数据流都是经过了第二FEC编码，m为大于1的整数。典型地，m取值为4,8,16,32,或64。作为一个示例，采用内码编码器对每条第一数据流中每K个信息比特进行内码编码，即添加S个校验比特后得到总共N个比特的内码码字，即N＝K+S，其中，K≥1，S≥1。在一些场景下，K为10的倍数，且这K个比特对应K/10个外码符号，而且所对应的K/10个外码符号来自K/10个不同的外码码字。
在一些可能的实施方式中，上述第一数据处理的操作还可以包括标识锁定(alignment lock)、通道纠偏处理(lane de-skew)、通道重排序(lane reorder)处理、级联交织(concatenated interleaving)处理、信道交织(channelinterleave)和加扰(scramble)等中的至少一项操作。例如，每条第二数据流经过第二FEC编码之前还经过了标识锁定(alignment lock)、通道纠偏处理(lane de-skew)、通道重排序(lane reorder)处理和级联交织(concatenated interleaving)处理中的至少一项操作。又例如，每条第二数据流经过第二FEC编码之后还经过了信道交织(channelinterleave)和加扰(scramble)中的至少一项操作。
需要说明的是，每条第二数据流经过第二FEC编码之后还经过了信道交织，所述信道交织从输入的nHM条第二FEC编码(内码编码)后数据流分别获取1个长度N比特的内码码字总共nHM个内码码字包括nHM×N个比特，并轮询(Round-Robin)从每个内码码字获取2个比特作为所述第二数据流上的比特，以得到所述第二数据流上连续的nHM×N个比特。也就是，所述信道交织将每nHM条第二FEC编码(内码编码)后数据流进行处理得到一条第二数据流。所述信道交织也称为nHM-路内码码字交织(nHM-wayinnercodewordinterleaver)，或者称为内码码字交织。
需要说明的是，考虑AWGN信道，内码译码输入的错误比特服从随机分布，而译码输出的错误比特不再服从随机分布。在内码和外码之间加入级联交织器可使整个级联FEC方案性能较优。其中，级联交织的操作通常包含卷积交织以实现较低时延。一种级联交织的具体实现方式是包含通道置换和卷积交织，其中通道置换将输入的g条数据流进行数据置换得到g条数据置换后的数据流，进而分别进行卷积交织得到g条卷积交织后的数据流。另一种级联交织的具体实现方式是包含通道复用和卷积交织，其中通道复用将输入的g条数据流进行符号复用(symbol mux)得到g1条符号复用后的数据流，其中g能被g1整除，进而分别对上述g1条数据流进行卷积交织得到g1条卷积交织后的数据流，此时g1不等于g。也就是说，第一数据流与其进行第一数据处理后得到的第二数据流的数量可能相同，也可能不同，具体以实际应用场景为准，此处不做限定。
下面对上述卷积交织可能的实现方式进行介绍。
进行卷积交织的卷积交织器包括r条延迟线，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，其中r为大于1的整数。每个存储单元用于存储d个比特。每条通道数据流中的比特按照r条延迟线的序号依次输入到r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特。经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，所述Q为大于或等于1的整数，所述d为大于或等于1的整数。例如，r条延迟线分别包括0个存储单元、Q个存储单元、2Q个存储单元、…、(r-1)Q个存储单元，每个存储单元用于存储d个比特，那么，r条延迟线分别对应r个延迟取值，延迟取值包括0个比特、Q×d个比特、2Q×d个比特、…、(r-1)Q×d个比特。延迟线的延迟取值所包括的比特数量越多，就说明这条延迟线对数据流的延迟(也称为时延)越长。应理解，当延迟线没有包含存储单元时，延迟线的延迟为0个比特，即为无延迟透传。
下面结合附图对卷积交织器的具体结构进行介绍。图4(a)为本申请实施例中卷积交织器的第一种结构示意图。如图4(a)所示，r条延迟线中存储单元的数量按照r条延迟线的序号依次递减。即延迟线0具有(r-1)Q个存储单元，每一条延迟线依次减少Q个存储单元，延迟线r-1具有0个存储单元。图4(b)为本申请实施例中卷积交织器的第二种结构示意图。如图4(b)所示，r条延迟线中存储单元的数量按照r条延迟线的序号依次递增。即延迟线0具有0个存储单元，每一条延迟线依次增加Q个存储单元，延迟线r-1具有(r-1)Q个存储单元。
需要说明的是，在同一个时刻，卷积交织器输入和输出的开关(switch)位于同一条延迟线上，待当前的延迟线单次输入d个比特并输出d比特后，再将开关切换到下一条延迟线上，以保证每条通道数据流中的比特按照r条延迟线的序号依次输入到r条延迟线，且第一数据流中连续的r*d个比特包括每条延迟线输出的d个比特。其具体数据读出写入操作如下：从当前延迟线最靠近输出端口的存储单元读出d个比特。将当前延迟线中每个存储单元存储的d个比特转移至后一个存储单元。再将d个比特写入当前延迟线中最靠近输入端口的存储单元。之后，切换到下一条延迟线并重复上述操作，依次类推。
应理解，当采用相同的参数r、Q和d时，图4(a)的卷积交织处理和图4(b)的卷积交织处理相互是对方的逆操作。也就是说，当发端处理模块采用图4(a)所示的卷积交织结构，其收端处理模块对应的卷积解交织采用如图4(b)所示的结构。同理，当发端处理模块采用图4(b)所示的卷积交织结构，其收端处理模块对应的卷积解交织采用如图4(a)所示的结构。
需要说明的是，在一些具体应用中，所述内码编码器对每条第一数据流中每K个信息比特进行内码编码前，还进行了循环移位操作，所述循环移位操作将所述每K个信息比特进行向左循环移位，或者向右循环移位，以提升整体级联码抗突发性能。
302、对m条第二数据流分别进行第二数据处理得到m条第三数据流。
本实施例中，对每条第二数据流周期插入(periodically insert)对齐标识(Alignment marker)得到第三数据流。具体地，从每条第二数据流中周期获取P个比特，并插入W个比特长度的对齐标识，使得每条第三数据流中每P+W个比特中存在W个比特长度的对齐标识。应理解，本申请不限定对齐标识具体形式，例如，这里添加的对齐标识可以与上述标识锁定(alignment lock)采用的对齐标识相同，又例如，这里添加的对齐标识可以是上述标识锁定(alignment lock)采用的对齐标识中的一部分。需要说明的是，若这里添加的对齐标识包含上述标识锁定采用的对齐标识中的一部分，第一数据处理的操作通常包括加扰。
图5(a)为本申请实施例中第三数据流的一种结构示意图。如图5(a)所示，第三数据流包括至少一个比特序列，每个比特序列包括P+W个比特，每个比特序列中的P个比特来自第二数据流，每个比特序列中的W个比特为添加的对齐标识。需要说明的是，上述每P+W个比特可称为一个帧，其中W个比特的对齐标识通常位于该帧最前面的W个连续比特。在一些具体应用场景，上述W个比特的对齐标识也称为帧头，也可称为帧对齐信号(framealignment signal，FAS)，也可称为其他名字。需要说明的是，对齐标识可包含多种功能的比特，即W个比特中仅部分比特用于接收端同步。
需要说明的是，所述每个帧的P+W个比特中，所述W个比特的对齐标识可以位于该帧最前面的W个连续比特，所述W个比特的对齐标识也可以位于该帧最后面的W个连续比特。
图5(b)为本申请实施例中第三数据流的另一种结构示意图。如图5(b)所示，对齐标识包含填充比特(pad bit)和/或状态字段(status field)。比如，W个比特中W0个比特用于接收端同步，W1个比特为填充比特(Padbit)，其填充比特可为预设的比特，如W1个比特全为0，或者W1个比特为随机比特，其中，W0+W1≤W。又比如，W个比特中W0个比特用于接收端同步，W1个比特为填充比特(Padbit)预留给未来开发或创新使用，W2个比特为状态字段(status field)用于指示FEC的状态，其中，W0+W1+W2≤W。
在另一些场景中，上述W个比特的对齐标识也可能不是连续排列的，例如，对齐标识可以拆分为多个子标识块分布在P+W个比特中。具体地，W个比特的对齐标识分为h个子标识块分布在P+W比特中，h个子标识块的长度分别用W0、W1、…、Wh-1表示，则它们满足W0+W1+…+Wh-1＝W。对于W个比特的对齐标识在一帧P+W个比特中的位置，这里不做具体约束。
303、对m条第三数据流进行第三数据处理得到Y条调制符号流。
本实施例中，对m条第三数据流进行包含调制的第三数据处理后得到Y条调制符号流，其中，Y为大于或等于1的整数。
需要说明的是，本申请通过选取正整数P和W，可以使调制符号数据流的波特率数值为参考时钟频率(reference clock)的整数倍，使得接收端进行时钟提取和时钟同步的实现更简单，可进行快速相位锁定，PLL复杂度低且抖动小。应理解，本申请不限定参考时钟频率的具体数值，例如，可以是以太网典型参考时钟频率(Ethernet common referenceclock)。作为一个示例，调制符号数据流的波特率数值为156.25M的整数倍。还应理解，在实际应用中也可以接受一定的误差范围，例如，调制符号数据流的波特率数值为156.25M的整数倍的±V(ppm)，其中，V可以为20、50或100。
更进一步选取正整数P可以使得收端处理模块进行接收数据的帧同步(即P+W个比特的帧同步，也称为标识锁定操作)，在实现了帧同步的基础上即可保证内码码字的同步和级联解交织的同步。也就是说，本申请材料提供的数据处理方法使得收端处理模块在进行帧同步操作后，无需再设计其他的操作来进行内码码字的同步和级联解交织的同步，仍可以实现内码码字的同步和级联解交织的同步，实现简单。下面对P和W的取值要求进行详细介绍。
考虑800GbE场景，发端设备将待传输的800GbE业务数据流进行KP4 RS(544,514)码外码编码，得到总速率为850Gbps的数据流，并经PMA处理后通过连接单元接口800GAUI送入发端处理模块。发端处理模块对多条第一数据流进行包含内码编码的第一数据处理后得到m条第二数据流，其总速率为将m条第二数据流分别周期插入对齐标识，即进行第二数据处理后得到m条第三数据流，其总速率为/>第三数据流经过包含PAM4调制的第三数据处理后，得到4条调制符号流，其波特率为/>这里baud表示每秒传输的调制符号速率。
需要说明的是，对于1.6TbE场景，发端设备将待传输的1.6TbE业务数据流进行KP4RS(544,514)码外码编码，得到总速率为1.7Tbps的数据流，并经PMA处理后通过连接单元接口AUI送入发端处理模块。发端处理模块经过上述第一数据处理、第二数据处理和第三数据处理后，得到8条PAM4调制符号流，其波特率为需要说明的是，当上述第三数据流处理中的调制也可以不是采用PAM4调制，比如采用PAM8调制，此时得到8条PAM8调制符号流，其波特率为/>
假设参考时钟频率为接下来以800GBE场景为例进行描述。PAM4调制符号流的波特率数值为以太网典型参考时钟频率的整数倍，有/>其中N为内码的码长，K为内码的信息比特长度，a为正整数。G表示10^9，M表示10^6。此时，接收端进行时钟提取和时钟同步的实现简单，可进行快速相位锁定，PLL复杂度低且抖动小。一种典型的以太网参考时钟频率为156.25MHz。在一些800GbE场景中，考虑112.5G波特率，此时有
需要说明的是，用于上述800GbE场景的参数组合N、K、P、W可用于更高速率的场景，如1.6TbE。比如当1.6TbE采用PAM4调制，有其中1.6TbE采用的整数/>是800GbE场景的整数a的2倍。在一些1.6TbE场景中，考虑225G波特率，此时有/>
进一步，当P为内码码长N的倍数时，即P＝N×b，其中b为正整数。收端处理模块对接收数据进行帧同步(即P+W个比特的帧同步，也称为标识锁定操作)后，即可保证内码码字同步。也就是说，收端处理模块根据对齐标识可以确定帧的边界(boundary)，从而完成帧同步，进而由于P为内码码长N的倍数，完成帧同步后即可获取内码码字的边界(boundary)，从而完成内码码字同步。在一些采用PAM4调制，112.5G波特率的800GbE场景或者考虑225G波特率的1.6TbE场景中，有结合P＝N×b，有/>
进一步，对于发端处理模块采用包含卷积交织的级联交织，收端处理模块为了使得在进行帧同步时可保证卷积解交织的同步，应满足每帧(W+P比特)的起始位置对应卷积解交织器的输入输出开关(input and output switches)位于开关的起始位置，通常为最顶端(topmost positions)，例如图4(a)和图4(b)所示的延迟线0的位置。更具体的是，卷积交织器和卷积解交织器每输出f个比特，其输入输出开关位置位于最顶端，K×b能被f整除，可使得帧同步时即可保证卷积解交织器同步。一种具体方式为，r*d*c＝K×b，其中r为卷积交织器和卷积解交织器的延迟线数目，d为卷积交织器和卷积解交织器中存储单元所存储比特的数目，c为正整数。
这样一来，基于本申请对发端处理模块的改进，只要收端处理模块根据发端处理模块添加的对齐标识实现了接收数据的帧同步，也就相当于同时实现了内码码字同步和卷积解交织同步，简化了接收端帧同步、内码码字同步、级联交织同步等操作，实现复杂度较低。
图6为本申请实施例提供的数据处理方法的另一种流程示意图。应理解，该数据处理方法应用于接收端，例如，具体可以通过上述图2(a)所示的收端处理模块04实现。
601、对接收到的Y条调制符号流进行第四数据处理得到m条第四数据流。
应理解，Y条调制符号流来自于发端处理模块02，关于调制符号流的特征以及生成方式可以参考上述图3所示实施例的相关介绍，此处不再赘述。收端处理模块04对Y条调制符号流进行包括解调的第四数据处理后得到m条第四数据流，其中，收端处理模块04进行的第四数据处理为发端处理模块02进行的第三数据处理的逆操作。
602、根据每条第四数据流中的对齐标识对每条第四数据流进行帧同步。
收端处理模块04可以根据发端处理模块02添加的对齐标识对每条第四数据流进行标识锁定，以确定第四数据流中每个帧(P+W个比特)的边界(boundary)，从而实现帧同步。
应理解，收端处理模块04完成帧同步之后还将对m条第四数据流进行第五数据处理，其中，第五数据处理可以理解为发端处理模块02进行的第一数据处理的逆操作，例如，第五数据处理包括但不限于内码译码和级联解交织，其中，级联解交织包含卷积解交织，此处不再逐一赘述。
下面以一个具体的应用场景为例，对发端处理模块02和收端处理模块04的操作进行介绍。
发端处理模块02对经过外码编码的第一数据流进行包含级联交织和内码编码的第一数据处理后得到m条第二数据流，其中级联交织包含卷积交织。接着，将m条第二数据流分别以P个比特为周期插入W各比特的对齐标识得到P+W个比特，即进行第二数据处理以得到m条第三数据流。第三数据流经过包含PAM4调制的第三数据处理后，得到Y条调制符号流，其中Y为正整数。对于800GbE业务场景，Y＝4，对于1.6TbE业务场景，Y＝8。本申请材料以800GbE业务场景为例对数据处理方法进行描述，其可简单扩展到1.6TbE业务场景，其具体实现方式本领域普通技术人员可知，此处不再赘述。
收端处理模块04对接收到的Y条调制符号流进行第四数据处理后得到m条第四数据流，其中第四数据处理为第三数据处理的逆操作且包含PAM4解调。进而根据发端处理模块02所插入的W个比特的对齐标识对每条第四数据流进行标识锁定，以获取第四数据流中P+W个比特的帧边界，也即帧同步。随后对m条第四数据流进行第五数据处理，其包含内码译码和级联解交织，其中级联解交织包含卷积解交织。应理解，收端处理模块04也可以根据发端处理模块02所插入的W个比特的对齐标识和第三数据处理的特征对接收到的每条调制符号流进行标识锁定，以进一步实现帧同步。
需要说明的是，进行内码译码前，收端处理模块04需要确定内码码字边界，也称为需要进行内码码字同步。还需要说明的是，进行卷积解交织前，收端处理模块04需要确定卷积解交织中输入输出开关的位置，也称为需要进行卷积解交织同步。而基于上文的介绍，只要收端处理模块04根据发端处理模块02添加的对齐标识实现了接收数据的帧同步，也就相当于同时实现了内码码字同步和卷积解交织同步，无需再设计其他的操作来进行内码码字的同步和级联解交织的同步，简化了接收端进行接收端帧同步、内码码字同步、卷积解交织等操作，实现复杂度较低。
下面基于不同的内码编码方式提供了几种实施例来介绍上述P和W的可能取值。
实施例1：内码编码采用Hamming(128,120)。
考虑内码采用信息长度K＝120比特，码字长度N＝128比特的分组码，比如Hamming(128,120)。PAM4调制符号流的波特率为假设上述波特率数值为以太网典型参考时钟频率156.25MHz的整数倍，即其中a为正整数，G表示10^9，M表示10^6。有为整数。接收端进行时钟提取和时钟同步的实现简单，可进行快速相位锁定，PLL复杂度低且抖动小。
当P为内码码长N的倍数，即P＝128×b，收端处理模块进行接收数据的帧同步(即P+W个比特的帧同步，也称为标识锁定操作)，可保证内码码字同步，也即可获取内码码字的边界(boundary)，其中b为正整数。此时，有正整数17×W能被正整数b整除，且正整数/>能被3整除。
考虑一些常用的对齐标识比特长度W为48,56,64,120,N＝128，其对应的可选正整数a，b，P组合，及其对应的波特率如下表1所示：
表1
/>
对于较高波特率，光模块功耗通常较高；考虑低于114GBaud波特率，较优的正整数a，b，P组合，及其对应的波特率如下表2所示：
表2
W P a b 波特率(Gbaud)
48 13056 728 102 113.75
48 52224 726 408 113.4375
56 15232 728 119 113.75
56 60928 726 476 113.4375
64 17408 728 136 113.75
64 69632 726 544 113.4375
120 32640 728 255 113.75
120 52224 727 408 113.5938
120 130560 726 1020 113.4375
128 34816 728 272 113.75
128 139264 726 1088 113.4375
上述内码信息长度为K＝120比特，外码KP4的一个RS符号包含10个比特。对于内码编码和外码编码之间的卷积交织器，存在一种卷积交织器，其每输出120比特，其输入输出开关位置位于最顶端。比如卷积交织器的延迟线个数r＝3，卷积交织器每个存储单元存储d＝40个比特，又比如卷积交织器的延迟线个数r＝6，卷积交织器每个存储单元存储d＝20个比特。此时，收端处理模块进行接收数据的帧同步(即P+W个比特的帧同步，也称为标识锁定操作)，可保证内码码字同步，也即可获取内码码字的边界(boundary)；而且还可保证卷积解交织同步，也即获取卷积解交织的输入输出开关(input and output switches)位置，使得收端处理模块实现简单。
需要说明的是，上述实施例考虑800GbE场景，其可简单扩展到1.6TbE场景；比如表1中的参数组合，W、P、b可直接用于1.6TbE场景。比如，1.6TbE场景仍采用PAM4调制，其采用的波特率是800GbE场景下波特率的2倍。
实施例2：内码编码采用Hamming(170,160)。
考虑内码采用信息长度K＝160比特，码字长度N＝170比特的分组码，比如Hamming(170,160)。PAM4调制符号流的波特率为假设上述波特率数值为以太网典型参考时钟频率156.25MHz的整数倍，即其中a为正整数，G表示10^9，M表示10^6。有为整数。接收端进行时钟提取和时钟同步的实现简单，可进行快速相位锁定，PLL复杂度低且抖动小。
当P为内码码长N的倍数，即P＝170×b，收端处理模块进行接收数据的帧同步(即P+W个比特的帧同步，也称为标识锁定操作)，可保证内码码字同步，也即可获取内码码字的边界(boundary)，其中b为正整数。此时，有正整数17×W能被正整数b整除，且正整数/>能被4整除。/>
考虑一些常用的对齐标识比特长度W为48,56,64,120,N＝170，其对应的可选正整数a，b，P组合，及其对应的波特率如下表3所示：
表3
/>
对于较高波特率，光模块功耗通常较高；考虑低于114GBaud波特率，较优的正整数a，b，P组合，及其对应的波特率如下表4所示：
表4
W P a b 波特率(Gbaud)
48 23120 724 136 113.125
48 69360 723 408 112.9688
56 11560 726 68 113.4375
56 80920 723 476 112.9688
64 92480 723 544 112.9688
120 34680 725 204 113.2813
120 57800 724 340 113.125
120 173400 723 1020 112.9688
170 49130 725 289 113.2813
170 245650 723 1445 112.9688
上述内码信息长度为K＝160比特，外码KP4的一个RS符号包含10个比特。对于内码和外码之间的卷积交织器，存在一种卷积交织器，其每输出160比特，其输入输出开关位置位于最顶端，比如卷积交织器的延迟线个数r＝4，卷积交织器每个存储单元存储d＝40个比特，又比如卷积交织器的延迟线个数r＝8，卷积交织器每个存储单元存储d＝20个比特。此时，收端处理模块进行接收数据的帧同步(即P+W个比特的帧同步，也称为标识锁定操作)，可保证内码码字同步，也即可获取内码码字的边界(boundary)；而且还可保证卷积解交织同步，也即获取卷积解交织的输入输出开关(input and output switches)位置，使得收端处理模块实现简单。
需要说明的是，上述实施例考虑800GbE场景，其可简单扩展到1.6TbE场景；比如表3中的参数组合W、P、b可直接用于1.6TbE场景。比如，1.6TbE场景仍采用PAM4调制，其采用的波特率是800GbE场景下波特率的2倍。
实施例3：内码编码采用Hamming(144,136)。
考虑内码采用信息长度K＝136比特，码字长度N＝144比特的分组码，比如Hamming(144,136)。PAM4调制符号流的波特率为假设上述波特率数值为以太网典型参考时钟频率156.25MHz的整数倍，即/>其中a为正整数，G表示10^9，M表示10^6。有/>为整数。接收端进行时钟提取和时钟同步的实现简单，可进行快速相位锁定，PLL复杂度低且抖动小。
当P为内码码长N的倍数，即P＝144×b，收端处理模块进行接收数据的帧同步(即P+W个比特的帧同步，也称为标识锁定操作)，可保证内码码字同步，也即可获取内码码字的边界(boundary)，其中b为正整数。此时，有正整数5×W能被正整数b整除。
考虑一些常用的对齐标识比特长度W为48,56,64,120,N＝144，其对应的可选正整数a，b，P组合，及其对应的波特率如下表5所示：
表5
/>
/>
/>
/>
对于较高波特率，光模块功耗通常较高；考虑低于114GBaud波特率，较优的正整数a，b，P组合，及其对应的波特率如下表6所示：
表6
/>
需要说明的是，上述内码信息长度为K＝136比特，外码KP4的一个RS符号包含10个比特。对于内码和外码之间的卷积交织器，存在一种卷积交织器，其每输出r*d＝160个比特，其输入输出开关位置位于最顶端，比如卷积交织器的延迟线个数r＝4，卷积交织器每个存储单元存储d＝40个比特，又比如卷积交织器的延迟线个数r＝8，卷积交织器每个存储单元存储d＝20个比特。考虑内码信息长度K＝136和上述160的最小公倍数为2720＝136×20，有上述卷积交织器每输出2720＝17×160个比特，其输入输出开关位于最顶端，且输出的2720比特作为20个内码的信息比特。也就是，当b为20的倍数时，有2720＝r*d*c＝K×b，其中c为正整数。此时收端处理模块进行接收数据的帧同步(即P+W个比特的帧同步，也称为标识锁定操作)，可保证内码码字同步，也即可获取内码码字的边界(boundary)；而且还可保证卷积解交织同步，也即获取卷积解交织的输入输出开关(input and output switches)位置。对应的正整数a，b，P组合，及其对应的波特率如下表7所示：
表7
/>
需要说明的是，上述内码信息长度为K＝136比特，外码KP4的一个RS符号包含10个比特。对于内码和外码之间的卷积交织器，存在一种卷积交织器，其每输出r*d＝140个比特，其输入输出开关位置位于最顶端，比如卷积交织器的延迟线个数r＝7，卷积交织器每个存储单元存储d＝20个比特。考虑内码信息长度K＝136和上述140的最小公倍数为4760＝136×35，上述卷积交织器每输出4760＝34*140个比特，其输入输出开关位于最顶端，且输出的4760比特作为35个内码的信息比特。也就是，当b为35的倍数时，收端处理模块进行接收数据的帧同步(即P+W个比特的帧同步，也称为标识锁定操作)，可保证内码码字同步，也即可获取内码码字的边界(boundary)；而且还可保证卷积解交织同步，也即获取卷积解交织的输入输出开关(input and output switches)位置。对应的正整数a，b，P组合，及其对应的波特率如下表8所示：
表8
W P a b 波特率(Gbaud)
56 5040 728 35 113.75
56 10080 724 70 113.125
56 20160 722 140 112.8125
56 40320 721 280 112.6563
需要说明的是，上述实施例考虑800GbE场景，其可简单扩展到1.6TbE场景；比如表5中的参数组合W、P、b可直接用于1.6TbE场景。比如，1.6TbE场景仍采用PAM4调制，其采用的波特率是800GbE场景下波特率的2倍。
实施例4：内码编码采用信息长度K＝140比特，码字长度N＝148比特的FEC码。
考虑内码采用信息长度K＝140比特，码字长度N＝148比特的FEC码，比如Hamming(148,140)码。又比如，采用如图10所示的编码方式，待编码的140比特数据表示为B[139:0],将其每连续的2比特进行比特异或得到1比特数据C[i],总共得到70比特数据,表示为C[69:0]其中C[i]＝B[2*i]^B[2*i+1],0≤i≤69；然后将C[69:0]作为信息数据进行Hamming(78,70)编码得到8比特校验数据，表示为P[7:0]，最后将B[139:0]与P[7:0]共148比特拼接为内码编码的输出，表示为D[147:0]。其中D[139:0]来自B[139:0],D[147:140]来自P[7:0]。
PAM4调制符号流的波特率为假设上述波特率数值 为以太网典型参考时钟频率156.25MHz的整数倍，即 其中a为正整数，G表示10^9，M表示10^6。有为整数。接收端进行时钟提取和时钟同步的实现简单，可进行快速相位锁定，PLL复杂度低且抖动小。
当P为内码码长N的倍数，即P＝148×b，收端处理模块进行接收数据的帧同步(即P+W个比特的帧同步，也称为标识锁定操作)，可保证内码码字同步，也即可获取内码码字的边界(boundary)，其中b为正整数。此时，有正整数34×W能被正整数b整除，且正整数/>能被7整除。
考虑一些常用的对齐标识比特长度W为48,56,64,120,N＝148，其对应的可选正整数a，b，P组合，及其对应的波特率如下表9所示：
表9
W P a b 波特率(Gbaud)
48 148 952 1 148.75
48 1184 748 8 116.875
48 30192 720 204 112.5
48 241536 719 1632 112.3438
56 35224 720 238 112.5
56 281792 719 1904 112.3438
64 5032 728 34 113.75
64 40256 720 272 112.5
64 322048 719 2176 112.3438
120 888 816 6 127.5
120 2960 748 20 116.875
120 5032 736 34 115
120 7104 731 48 114.2188
120 40256 721 272 112.6563
120 75480 720 510 112.5
120 603840 719 4080 112.3438
148 5032 740 34 115.625
148 93092 720 629 112.5
148 744736 719 5032 112.3438
对于较高波特率，光模块功耗通常较高；考虑低于114GBaud波特率，较优的正整数a，b，P组合，及其对应的波特率如下表10所示：
表10
W P a b 波特率(Gbaud)
48 30192 720 204 112.5
48 241536 719 1632 112.3438
56 35224 720 238 112.5
56 281792 719 1904 112.3438
64 5032 728 34 113.75
64 40256 720 272 112.5
64 322048 719 2176 112.3438
120 40256 721 272 112.6563
120 75480 720 510 112.5
120 603840 719 4080 112.3438
148 93092 720 629 112.5
148 744736 719 5032 112.3438
上述内码信息长度为K＝140比特，外码KP4的一个RS符号包含10个比特。对于内码和外码之间的卷积交织器，存在一种卷积交织器，其每输出140比特，其输入输出开关位置位于最顶端，比如卷积交织器的延迟线个数r＝7，卷积交织器每个存储单元存储d＝20个比特。此时，收端处理模块进行接收数据的帧同步(即P+W个比特的帧同步，也称为标识锁定操作)，可保证内码码字同步，也即可获取内码码字的边界(boundary)；而且还可保证卷积解交织同步，也即获取卷积解交织的输入输出开关(input and output switches)位置，使得收端处理模块实现简单。
需要说明的是，上述实施例考虑800GbE场景，其可简单扩展到1.6TbE场景；比如表9中的参数组合W、P、b可直接用于1.6TbE场景。比如，1.6TbE场景仍采用PAM4调制，其采用的波特率是800GbE场景下波特率的2倍。
在一些采用PAM4调制，112.5G波特率的800GbE场景或者考虑225G波特率的1.6TbE场景中，有结合P＝N×b，有/>由于N＝148，K＝140，有17W＝4b。考虑b为整数，有整数W为4的倍数，整数b为17的倍数。
实施例5：内码编码采用信息长度K＝120比特，码字长度N＝128比特的FEC码。
考虑内码采用信息长度K＝120比特，码字长度N＝128比特的FEC码，比如Hamming(128,120)码。又比如，待编码的120比特数据表示为B[119:0],将其每连续的2比特进行比特异或得到1比特数据C[i],总共得到60比特数据,表示为C[59:0]。其中，C[i]＝B[2*i]^B[2*i+1],0≤i≤59。然后将C[59:0]作为信息数据进行Hamming(68,60)编码得到8比特校验数据，表示为P[7:0]。最后将B[119:0]与P[7:0]共128比特拼接为内码编码的输出，表示为D[127:0]。其中，D[119:0]来自B[119:0],D[127:120]来自P[7:0]。
考虑800GE场景且采用PAM4调制，数据处理得到4条PAM调制符号流。在不考虑所述周期插入W个比特长度的对齐标识下，PAM4调制符号流的波特率为 其波特率数值约为参考时钟频率数值156.25M的725.3333倍。考虑所述725.3333不为整数，大于725.3333的最小正整数为726。因此，考虑所述每P个比特插入W个比特长度的对齐标识下PAM4调制符号流的波特率为113.4375Gbaud，其波特率数值为参考时钟频率数值156.25M的726倍。
结合实施例1中的有/>此时P＝1088×W。考虑W为内码码字长度N＝128的整数倍，对应P的数值也为128的整数倍，使得接收端可进行低复杂度的帧同步和码字同步。典型的几种W和P的取值如表13所示。
表13
W P
128 139264
256 278528
384 417792
512 557056
640 696320
768 835584
896 974848
1024 1114112
图14为本申请实施例中数据处理的一种实施方式示意图。结合图14，下面介绍具体的数据处理流程：
对32条经过第一FEC编码的数据流进行内码编码得到32条内码编码后数据流，具体的是，对所述每条数据流中每K＝120个信息比特进行内码编码，即添加S＝8个校验比特后得到总共N＝128个比特的内码码字。
对32条内码编码后数据流中的每8条编码后数据流进行信道交织得到1条第二数据流，总共得到m＝4条第二数据流。参照图14，对于800GE场景，数据处理包含4个数据子处理，即图14中的数据子处理0、数据子处理1、数据子处理2、数据子处理3。每个数据子处理包含1个信道交织。所述信道交织从输入的nHM＝8条编码后数据流分别获取1个长度128比特的内码码字总共8个内码码字，并轮询(Round-Robin)从每个内码码字获取2个比特作为所述第二数据流上的比特，以得到所述第二数据流上连续的1024个比特。所述信道交织也称为8-路Hamming码字交织(8-wayHammingcodeword interleaver)，或者称为内码码字交织。
对m＝4条第二数据流中每条第二数据流周期插入对齐标识得到m＝4条第三数据流。具体地，从每条第二数据流中周期获取P个比特，并插入W个比特长度的对齐标识，使得每条第三数据流中每P+W个比特中存在W个比特长度的对齐标识。
对m＝4条第三数据流进行包含PAM4调制的第三数据处理得到Y＝4条调制符号流。
图15为本申请实施例中对齐标识的一种结构示意图。本实施例以W＝3×128＝384，P＝1088×W＝417792为例对所述周期插入W＝384个比特长度的对齐标识的具体结构进行介绍。如图15的(a)所示，1024个比特长度的对齐标识中包含至少一组用于接收端同步的帧同步序列(Framesynchronizationsequence)。所述一组帧同步序列总共包含48个比特，其在所述对齐标识中分布为2个帧同步子序列，即图15的(b)中的帧同步子序列1和帧同步子序列2。每个帧同步子序列包含24个比特，两个帧同步子序列在所述1024比特的对齐标识中并不连续，间隔8个比特(一个字节)，其具体结构如图15的(b)所示。这里，连续的两个比特之间间隔定义为0个比特。
在一些具体应用中，所述长度24个比特的帧同步子序列1具体取值为：0x9A，0x4A，0x26，且所述长度24个比特的帧同步子序列2具体取值为：0x65，0xB5，0xD9。需要说明的是，所述帧同步子序列1(或帧同步子序列2)按照0x9A，0x4A，0x26(或0x65，0xB5，0xD9)先后顺序传输。更具体的，对应帧同步子序列1，0x9A为先传输的字节，0x26为后传输的字节；且对于一个字节的8个比特，LSB先传输，MSB后传输，比如0x9A对应8比特按照比特序列01011100从左到右传输。
图16为用于同步的计算器架构示意图。需要说明的是，所述一组帧同步序列中的两个帧同步子序列在所述1024比特的对齐标识中间隔8个比特(一个字节)，其可使得收端在进行帧同步时，可复用现有100GE 802.3bj、400GE 802.3bs标准中同步硬件实现架构。如图16的(a)所示是100GE 802.3bj标准中用于对齐标识同步的相关计算器架构。如图16的(b)所示是400GE 802.3bs标准中用于对齐标识同步的相关计算器架构。如图16的(c)所示是本发明中用于所述帧同步的相关计算器架构，可看出采用所提帧同步序列结构，其可复用现有100GE 802.3bj、400GE 802.3bs标准中同步硬件实现架构，便于实现。
实施例6：
图17为本申请实施例中对齐标识的另一种结构示意图。在实施例5基础上，考虑W＝8×128＝1024，P＝1088×W＝1114112。数据处理操作中从每条第二数据流中周期获取P个比特，并插入W个比特长度的对齐标识。所述对齐标识中包含多组用于接收端同步的帧同步序列。如图17的(a)和图17的(b)所示，所述对齐标识中包含3组用于接收端同步的帧同步序列。如图17的(c)所示，所述对齐标识中包含2组用于接收端同步的帧同步序列。
需要说明的是，每组帧同步序列之间可以是有间隔的，也可以是没有间隔的。如图17的(a)所示，3组帧同步序列在所述W＝1024个比特长度的对齐标识中是没有间隔的。如图17的(b)所示，3组帧同步序列中的相邻两个帧同步序列在所述W＝1024个比特长度的对齐标识中间隔8个比特。需要说明的是，3组帧同步序列中的相邻两个帧同步序列在所述W＝1024个比特长度的对齐标识中间隔比特数可以是其他为8的整数倍的正整数。
需要说明的是，所述多组帧同步序列的具体取值，可以是相同的，也可以是不同的。如图17的(a)所示，所述3组帧同步序列的取值是相同的，每组帧同步序列中的48个比特取值为：0x9A，0x4A，0x26，0x65，0xB5，0xD9。如图17的(b)所示，所述3组帧同步序列中，第1组帧同步序列和第2组帧同步序列的取值是相同的，每组帧同步序列中的48个比特取值为：0x9A，0x4A，0x26，0x65，0xB5，0xD9；第3组帧同步序列的取值与第1组、第2组帧同步序列的取值是不同的，其48个比特取值为：0x01，0x71，0xF3，0xFE，0x8E，0x0C。如图17的(c)所示，所述2组帧同步序列的取值是不相同的，第1帧同步序列中的48个比特取值为：0x9A，0x4A，0x26，0x65，0xB5，0xD9；第2帧同步序列中的48个比特取值为：0x01，0x71，0xF3，0xFE，0x8E，0x0C。
实施例7：
图18为本申请实施例中数据处理的另一种实施方式示意图。在实施例5基础上，考虑1.6TE场景且采用PAM4调制，数据处理得到8条PAM调制符号流。在不考虑所述周期插入W个比特长度的对齐标识下，PAM4调制符号流的波特率为 其波特率数值约为参考时钟频率数值156.25M的725.3333倍。考虑所述725.3333不为整数，大于725.3333的最小正整数为726。因此，考虑所述周期插入W个比特长度的对齐标识下PAM4调制符号流的波特率为113.4375Gbaud，其波特率数值为参考时钟频率数值156.25M的726倍。
结合实施例1中的有/>此时P＝1088×W。考虑W为内码码字长度N＝128的整数倍，对应P的数值也为128的整数倍，使得接收端可进行低复杂度的帧同步和码字同步。典型的几种W和P的取值如实施例5中表13所示。具体的数据处理流程可参考图18进行理解，其中数据处理包含8个数据子处理，即数据子处理0-7。每个数据子处理具体操作可参照实施例5进行理解。
实施例8：
图19为本申请实施例中数据处理的另一种实施方式示意图。在实施例5基础上，所述内码编码器对每条第一数据流中每K＝120个信息比特进行内码编码前，还进行了循环移位操作。如图19所示，所述循环移位操作将所述每K＝120个信息比特进行向右循环移位，以提升整体级联码抗突发性能。
实施例9：
图20为本申请实施例中数据处理的另一种实施方式示意图。在实施例5基础上，所述内码编码器对每条第一数据流中每K＝120个信息比特进行内码编码前，还进行了卷积交织操作。如图20所示，所述32条第一数据流中每8条第一数据流先分别经过卷积交织，然后进行每K＝120个比特的循环移位，然后进行内码编码，再进行信道交织(内码码字交织)得到1条第二数据流，总共得到4条第二数据流。内码编码前还进行了卷积交织，提升了整体级联码在AWGN下的性能。
实施例10：
图21为本申请实施例中数据处理的另一种实施方式示意图。在实施例9基础上，8条第一数据流中每2条第一数据流为一组作为数据子处理的2条输入数据流。每个数据子处理中，所述每2条第一数据流分别经过卷积交织处理，得到2条卷积交织后数据流。每条卷积交织后数据流进行数据分发(distribution)获得4条分发后数据流，总共得到8条分发后数据流。所述数据分发以α0比特为颗粒度。如图21所示，卷积交织后数据流中以α0比特为一组时，对于4组连续的总共4×α0个比特，第0组α0比特送入所述4条分发后数据流中的第0条数据流，第1组α0比特送入所述4条分发后数据流中的第1条数据流，第2组α0比特送入所述4条分发后数据流中的第2条数据流，第3组α0比特送入所述4条分发后数据流中的第3条数据流。典型的，所述分发比特颗粒度为α0＝120。
需要说明的是，对于800GE场景，数据处理中包含4个数据子处理，如图21所示。其中每个数据子处理的数据流输入为2条第一数据流。所述2条第一数据流对应约每秒200G比特速率，即每条第一数据流对应约每秒100G比特速率。对应的，所述分发后数据流对应约每秒25G比特速率。
还需要说明的是，当分发比特颗粒度为α0＝120时，如图21所示的数据处理可描述为2条第一数据流分别进行卷积交织，得到总共2条卷积交织后数据流。每条卷积交织数据流上获取4个比特分组，每个比特分组长度为120比特。所述每个比特分组分别进行循环移位和内码编码，得到4个内码码字。2条所述卷积交织后数据流总共获取8个所述比特分组，分别经过循环移位和内码编码，得到总共8个内码码字，然后进行信道交织，得到第二数据流上的1024个比特。
需要说明的是，在一些具有低时延需求的具体应用场景中，可将所述图21中的卷积交织去掉，不执行(bypass)卷积交织操作。
需要说明的是，对于1.6TE场景，数据处理中包含8个数据子处理，其中每个数据子处理的数据流输入为2条第一数据流。所述2条第一数据流对应约每秒200G比特速率，即每条第一数据流对应约每秒100G比特速率。对应的，所述分发后数据流对应约每秒25G比特速率。
实施例11：
图22为本申请实施例中数据处理的另一种实施方式示意图。在实施例9基础上，4条第一数据流中每1条第一数据流作为数据子处理的输入数据流。每个数据子处理中，所述1条第一数据流经过卷积交织处理，得到1条卷积交织后数据流。所述1条卷积交织后数据流进行数据分发(distribution)获得8条分发后数据流。所述数据分发以α0比特为颗粒度。如图22所示，卷积交织后数据流中以α0比特为一组时，对于8组连续的总共8×α0个比特，第0组α0比特送入所述8条分发后数据流中的第0条数据流，第1组α0比特送入所述8条分发后数据流中的第1条数据流，…，第7组α0比特送入所述8条分发后数据流中的第7条数据流。典型的，所述分发比特颗粒度为α0＝120。
需要说明的是，对于800GE场景，数据处理中包含4个数据子处理，如图22所示。其中每个数据子处理的数据流输入为1条第一数据流，对应约每秒200G比特速率。对应的，所述分发后数据流对应约每秒25G比特速率。
还需要说明的是，对于分发比特颗粒度为α0＝120时，如图22所示的数据处理可描述为每条第一数据流进行卷积交织，得到1条卷积交织后数据流。从所述卷积交织数据流上获取8个比特分组，每个比特分组长度为120比特。所述每个比特分组分别进行循环移位和内码编码，得到8个内码码字，然后进行信道交织，得到第二数据流上的1024个比特。
需要说明的是，在一些具有低时延需求的具体应用场景中，可将所述图22中的卷积交织去掉，不执行(bypass)卷积交织操作。
需要说明的是，对于1.6TE场景，数据处理中包含8个数据子处理，其中每个数据子处理的数据流输入为1条第一数据流，对应约每秒200G比特速率。对应的，所述分发后数据流对应约每秒25G比特速率。
需要说明的是，在一些具体应用中，对齐标识的长度W为第二FEC编码(也称为内码编码)码字长度N的整数倍，且所述P是N的整数倍。此时，对齐标识可以是经过内码编码保护的，也就是所述W比特对齐标识中的包含W/N个内码码字，其中W/N×K个比特对应内码码字的信息比特，W/N×(N-K)对应W/N个内码码字的校验比特。典型的，所述W/N×K个比特中的比特作为上述帧同步序列，另一部分用作传递链路信息和/或控制信息，包含接收端状态、FEC状态等，也称为状态字段(status field)。具体的，为了提升所传递链路信息和/或控制信息的准确性，所述W/N×K个比特中除去上述帧同步序列剩余的/>比特，其中/>个比特用于所述指示链路信息和/或控制信息的类型，/>个比特用于表示所述指示链路信息和/或控制信息的具体内容，/>个比特用于循环冗余校验CRC(CyclicRedundancy Check)。典型的，/>的取值为8或16或32。在另一些具体应用中，需要利用多个帧来协同传递所述指示链路信息和/或控制信息以进一步提升传递信息准确性，此时所述W/N×K比特中/>个比特用于作为指代所述多个帧，所述/>个比特也称为多帧同步信号。典型的，/>
在一些具体应用中，如图15所述帧同步序列包含48个比特，分布为2个帧同步子序列且所述两个帧同步子序列间隔8个比特，此时间隔8个比特位置可用于所述CRC8校验所需的8个比特，或者用于所述指示链路信息和/或控制信息的类型所需的8个比特，或者其中8个比特位置用于所述多帧同步信号所需的8个比特。
综合上面的介绍，本申请实施例中，对进行了级联FEC编码后的数据流周期插入(periodically insert)对齐标识(Alignment marker)，具体地，从级联FEC编码后的数据流中周期获取P个比特，并插入W个比特长度的对齐标识(也称为帧头，可包含填充比特或者状态字段)，使得数据流中每P+W个比特(称为帧)中存在W个比特长度的对齐标识。通过选取正整数P和W，可以使调制符号数据流的波特率数值为以太网典型参考时钟频率(Ethernetcommon reference clock)的整数倍，简化了接收端进行时钟提取和同步的方式，可进行快速相位锁定，PLL复杂度低且抖动小。并且，要求P为内码码长N的倍数，即P＝N×b，接收端对接收数据进行帧同步(即P+W个比特的帧同步，也称为标识锁定操作)后，即可保证内码码字同步，简化了接收端帧同步、内码码字同步等操作，实现复杂度较低。另外，卷积交织器和卷积解交织器每输出f个比特，其输入输出开关位置位于最顶端，K×b能被f整除，使得帧同步时即可保证卷积解交织器同步。
接收端利用W个比特的对齐标识(也称为帧头，可包含填充比特或者状态字段)进行帧同步时，需要进行逐比特位置识别标识。考虑整数P的取值通常较大，逐比特位置识别标识的帧同步操作的复杂度大于内码码字同步操作的复杂度。在一些应用场景，可通过选取对齐标识的长度W为第二FEC编码(也称为内码编码)码字长度N的整数倍，及选取对齐标识的具体图样为一个或多个内码码字，使得接收端可进行低复杂度的帧同步和码字同步。上述采用先进行内码编码再周期插入对齐标识的操作方式，可等效于如下先周期插入标识再进行内码编码的操作方式。也就是，上述实施例中“先进行内码编码再周期插入对齐标识”采用的内码编码方案也可用于下述实施方式中“先周期插入标识再进行内码编码”的内码编码方案，例如实施例1中采用信息长度K＝120比特，码字长度N＝128比特的分组码也可以用于下述具体实施方式中。下面介绍所述“先周期插入标识再进行内码编码”具体实施方案。
图7为本申请实施例提供的数据处理方法的又一种流程示意图。应理解，该数据处理方法应用于发送端，该数据处理方法包括如下步骤。
401、对m条第1数据流进行第1数据处理得到m条第2数据流。
本实施例中，m条第1数据流都是经过第一FEC编码得到的数据流，也就是上文中介绍的经过外码编码的数据流。典型地，m取值为4,8,16,32,或64。
具体地，对m条第1数据流中每条数据流周期插入(periodically insert)第一标识，得到总共m条第2数据流。具体地，从每条第一数据流中周期获取个比特，并插入/>个比特长度的第一标识，使得每条第2数据流中每/>个比特中存在/>个比特长度的第一标识。
图8为本申请实施例中第2数据流的一种结构示意图。如图8所示，第2数据流包括至少一个第一比特序列，每个第一比特序列包括个比特，每个第一比特序列中的/>个比特来自第1数据流，每个第一比特序列中的/>个比特为添加的第一标识。需要说明的是，所述第一标识可包含填充比特(pad bit)和/或状态字段(status field)。其中，填充比特可为预设的比特，如全为0，或者为随机比特；状态字段(status field)用于指示FEC的状态。在另一些场景中，上述/>个比特的第一标识可能不是连续排列的，对于/>个比特的对齐标识在/>个比特中的位置，这里不做具体约束。/>
需要说明的是，所述每个比特中，所述/>个比特的第一标识可以位于所述个比特中最前面的/>个连续比特，所述/>个比特的第一标识也可以位于所述/>个比特中最后面的/>个连续比特。
在一些可能的实施方式中，内码和外码之间会加入级联交织器使整个级联FEC方案性能较优。其中，级联交织的操作通常包含卷积交织以实现较低时延。也就是，m条第1数据流都是经过级联交织得到的数据流。一种级联交织的具体实现方式是包含通道置换和卷积交织，其中通道置换将输入的g条数据流进行数据置换得到g条数据置换后的数据流，进而分别进行卷积交织得到g条卷积交织后的数据流。另一种级联交织的具体实现方式是包含通道复用和卷积交织，其中通道复用将输入的g条数据流进行符号复用(symbol mux)得到g1条符号复用后的数据流，其中g能被g1整除，进而分别对上述g1条数据流进行卷积交织得到g1条卷积交织后的数据流，此时g1不等于g。也就是说，第一数据流与其进行第一数据处理后得到的第二数据流的数量可能相同，也可能不同，具体以实际应用场景为准，此处不做限定。卷积交织可能的实现方式可参照步骤301进行理解。
在一些可能的实施方式中，上述第1数据处理前还可以包括标识锁定(alignmentlock)、通道纠偏处理(lane de-skew)、通道重排序(lane reorder)处理等中的至少一项操作。
在一些可能的实施方式中，上述第1数据处理的操作还可以包括加扰(scramble)。例如，每条第1数据流先经过加扰后再进行周期插入第一标识。其可使得接收端进行同步时的同步质量更好。
402、对m条第2数据流进行第2数据处理得到m条第3数据流。
本实施例中，第2数据处理的操作包括但不限于对每条第2数据流进行第二FEC编码，该第二FEC编码可以理解为上文中介绍的内码编码。也就是说，m条第3数据流都是经过了第二FEC编码得到的，m为大于1的整数。典型地，m取值为4,8,16,32,或64。作为一个示例，采用内码编码器对每条第2数据流中每K个信息比特进行内码编码，即添加S个校验比特后得到总共N个比特的内码码字，即N＝K+S，其中，K≥1，S≥1。
图9为本申请实施例中第3数据流的一种结构示意图。如图9所示，每条第3数据流包括至少一个第二比特序列，每个第二比特序列包括P+W个比特，每个所述第二比特序列中的P个比特由所述个比特经过所述第二FEC编码得到，每个所述第二比特序列中的W个比特为第二标识，所述第二标识由所述第一标识经过所述第二FEC编码得到，P＝N×b，W＝N×e。
需要说明的是，步骤401对每条第1数据流插入的第一标识的长度是内码信息长度K的倍数，有/>其中整数e为大于0的整数。而且，步骤401中周期获取/>个比特中所述/>其中整数b为大于0的整数。所述的第一标识经过内码编码得到长度为W＝N×e的第二标识。步骤401中周期获取/>个比特并添加/>比特的第一标识，得到/>个比特，所述/>个比特经过内码编码得到长度为P+W个比特，其中P＝N×b。每条第2数据流经过内码编码后的数据流中，每P+W个比特中有W个比特的第二标识。其中图9以W＝N×e＝N×2为例。在一些具体实施方式，所述P+W个比特称为一个帧，W比特的第二标识称为帧头。
在一些可能的实施方式中，上述第2数据处理的操作还可以包括信道交织(channelinterleave)和加扰(scramble)中的至少一项操作。例如，每条第2数据流经过第二FEC编码之后，还经过了信道交织(channelinterleave)和加扰(scramble)中的至少一项操作。
需要说明的是，图9所示第二标识是进行内码编码后数据流的结构，所述内码编码后数据流还可能经过其他操作，如信道交织打乱顺序，此时第二标识在信道交织后的数据流将是打乱的；但信道交织方式是固定预设的，接收端可根据该信道交织方式，进行内码同步时即可恢复出第二标识在数据流中的具体位置。
403、对m条第3数据流进行第3数据处理得到Y条调制符号流。
本实施例中，对m条第3数据流进行包含调制的第3数据处理后得到Y条调制符号流，其中，Y为大于或等于1的整数。
在一些可能的实施方式中，上述第3数据处理的操作还可以包括码字交织和符号交织中的至少一项操作。例如，每条第3数据流先经过码字交织后再进行调制。又例如，每条第3数据流经过调制后进行符号交织，所述符号交织也称为信道交织。其可将信道传输中的有色噪声进行交织打乱顺序，使得接收端恢复信号质量较好。
需要说明的是，在一些具体应用中，m条第3数据流中每nHM条第3数据流先进行信道交织得到一条信道交织后数据流，总共m/nHM条信道交织后数据流。所述m/nHM条信道交织后数据流进行调制得到m/nHM条调制符号数据流，其中m/nHM＝Y。所述信道交织将nHM条第3数据流分别获取1个长度N比特的内码码字总共nHM个内码码字，所述nHM个内码码字包括nHM×N个比特，并轮询(Round-Robin)从每个内码码字获取2个比特作为所述第二数据流上的比特，以得到所述信道交织后数据流上连续的nHM×N个比特。所述信道交织也称为nHM-路Hamming码字交织(nHM-wayHammingcodeword interleaver)，或者称为内码码字交织。
考虑上述m条第3数据流中每nHM条第3数据流先进行信道交织再进行调制，总共得到m/nHM条条调制符号数据流。对应的所述nHM条第2数据流中每条第3数据流中的比特，总共/>个比特经过内码编码、信道交织后，得到总共/> 个比特。所述/>个比特称为一个帧，所述nHM个第一标识经编码信道交织后得到的/>比特称为帧标识。在一些具体实施方式，所述的帧标识也称为帧头。
需要说明的是，所述个比特的第一标识可包含用于接收端帧同步的同步子序列，所述同步子序列的长度小于/>所述m条第2数据流中每条第2数据流中包含一个周期插入的同步子序列，总共m个同步子序列。在一些具体应用中，所述m个同步子序列的长度相同均为/>比特。所述m个同步子序列中每nHM个同步子序列经过内码编码、信道交织(nHM-路内码码字交织)得到在信道交织后数据流上的/>个比特。所述/>个比特可称为帧同步序列，也可以简称为同步序列。所述m/nHM条信道交织后数据流，对应m/nHM个同步序列。需要说明的是，在一些具体实施例中，所述nHM个同步子序列的具体比特图样并不完全一样，但m/nHM个同步序列的具体比特图样是一样的。
需要说明的是，在另一些具体应用中，所述m条第2数据流中各条第2数据流包含一个周期插入的同步子序列，总共m个同步子序列，所述m个同步子序列的长度并不全都相同。
需要说明的是，在一些具体应用中，为了进一步提升整体级联码抗突发性能，在所述周期插入个比特的第一标识之前，还对数据流中的数据进行了循环移位操作。所述循环移位操作将所述数据流中每K个信息比特进行向左循环移位，或者向右循环移位。/>
需要说明的是，本申请通过选取正整数和/>可以使调制符号数据流的波特率数值为参考时钟频率(reference clock)的整数倍，使得接收端进行时钟提取和时钟同步的实现更简单，可进行快速相位锁定，PLL复杂度低且抖动小。应理解，本申请不限定参考时钟频率的具体数值，例如，可以是以太网典型参考时钟频率(Ethernet common referenceclock)。作为一个示例，调制符号数据流的波特率数值为156.25M的整数倍。还应理解，在实际应用中也可以接受一定的误差范围，例如，调制符号数据流的波特率数值为156.25M的整数倍的±V(ppm)，其中，V可以为20、50或100。
更进一步选取正整数和/>均能被内码信息长度K整除，可以使得收端处理模块进行接收数据的帧同步(即P+W个比特的帧同步或/>个比特的帧同步，也称为标识锁定操作)和码字同步具有较低硬件实现复杂度。同时再进一步选取正整数/>可使得内码码字的同步即可保证级联解交织的同步。也就是说，本申请材料提供的数据处理方法使得收端处理模块在进行帧同步、内码码字的同步和级联解交织的同步的实现复杂度较低。
需要说明的是，上述接收端先进行码字同步后再进行帧同步，也可以直接利用第一标识或第二标识进行逐比特位置的帧同步，其可保证码字同步和级联解交织的同步。具体此处不做限定。
下面对和/>的取值要求进行详细介绍。
考虑800GbE场景，发端设备将待传输的800GbE业务数据流进行KP4 RS(544,514)码外码编码，得到总速率为850Gbps的数据流，并经PMA处理后通过连接单元接口800GAUI送入发端处理模块。发端处理模块对m条第1数据流分别周期插入第一标识，即进行第1数据处理后得到m条第2数据流，其总速率为将m条第2数据流进行包含内码编码的第2数据处理后得到m条第3数据流，其总速率为/>第3数据流经过包含PAM4调制的第3数据处理后，得到4条调制符号流，其波特率为/>这里baud表示每秒传输的调制符号速率。假设参考时钟频率为/>PAM4调制符号流的波特率数值为以太网典型参考时钟频率的整数倍，有/> 其中N为内码的码长，K为内码的信息比特长度，a为正整数。G表示10^9，M表示10^6。此时，接收端进行时钟提取和时钟同步的实现简单，可进行快速相位锁定，PLL复杂度低且抖动小。一种典型的以太网参考时钟频率为156.25MHz。在一些800GbE场景中，考虑112.5G波特率，此时有此时整体PLL实现更为简单。
进一步，当为内码信息长度K的倍数且/>为内码信息长度K的倍数时，即 其中b和e为正整数，第2数据流进行第二FEC编码后的数据流中，每P+W个比特中固定位置的W个比特为第二标识，其对应/>比特的第一标识，其中P＝N×b，W＝N×e；而且这P+W个比特中每N个比特为一个内码码字。在一些具体实施例中，所述P+W个比特称为帧，所述W个比特的第二标识称为帧头。接收端可对接收数据流先进行内码码字同步，识别内码码字边界。结合第一标识或第二标识的首比特位置在内码码字中的固定位置，可利用上述第一标识或第二标识进行简单的帧同步，识别出第一标识或第二标识。收端处理模块对接收数据进行帧同步(即P+W个比特的帧同步，也称为标识锁定操作)时，不需进行复杂的逐比特位置识别标识。
需要说明的是，考虑上述m条第3数据流中每nHM条第3数据流先进行信道交织再进行调制，总共得到m/nHM条条调制符号数据流。此时，信道交织后数据流上每 个比特中固定位置的/>个比特为帧同步序列，其对应比特的nHM个第一标识。
进一步，对于发端处理模块采用包含卷积交织的级联交织，收端处理模块为了使得在进行帧同步时可保证卷积解交织的同步，应满足每帧(W+P比特或 个比特的帧同步)的起始位置对应卷积解交织器的输入输出开关(input and output switches)位于开关的起始位置，通常为最顶端(topmostpositions)，例如图4(a)和图4(b)所示的延迟线0的位置。更具体的是，卷积交织器和卷积解交织器每输出f个比特，其输入输出开关位置位于最顶端，K×b能被f整除，可使得帧同步时即可保证卷积解交织器同步。一种具体方式为，r*d*c＝K×b，其中r为卷积交织器和卷积解交织器的延迟线数目，d为卷积交织器和卷积解交织器中存储单元所存储比特的数目，c为正整数。这样一来，基于本申请对发端处理模块的改进，收端处理模块可实现复杂度较低的帧同步和码字同步，同时接收数据的帧同步保证了卷积解交织同步，简化了接收端帧同步、内码码字同步、级联交织同步等操作，实现复杂度较低。
需要说明的是，本实施例进行数据处理操作中，先对数据流进行周期插入比特的第一标识后再进行内码编码；对于本申请中的第一个实施例，先对数据流进行内码编码，然后再对内码编码后的数据流进行周期插入W比特的对齐标识。第二个实施例中所述/>比特的第一标识进行内码编码后得到W比特的第二标识，当所述第二标识和第一个实施例中所述W比特的对齐标识一样时，所述两个实施例实现的效果是一样的，也就是此时两个实施例是等效的。
下面基于不同的内码编码方式提供了几种实施方式来介绍上述和/>的可能取值。
实施方式1：内码编码采用信息长度K＝140比特，码字长度N＝148比特的FEC码。
考虑内码采用信息长度K＝140比特，码字长度N＝148比特的FEC码，比如采用Hamming(148,140)。
图10为本申请实施例中内码编码的一种实施方式示意图。又比如，采用如图10所示的编码方式，待编码的140比特数据表示为B[139:0],将其每连续的2比特进行比特异或得到1比特数据C[i],总共得到70比特数据,表示为C[69:0]其中C[i]＝B[2*i]^B[2*i+1],0≤i≤69；然后将C[69:0]作为信息数据进行Hamming(78,70)编码得到8比特校验数据，表示为P[7:0]，最后将B[139:0]与P[7:0]共148比特拼接为内码编码的输出，表示为D[147:0]。其中D[139:0]来自B[139:0],D[147:140]来自P[7:0]。
考虑800GbE场景，PAM4调制符号流的波特率为假设上述波特
率数值为以太网典型参考时钟频率156.25MHz的整数倍，即/>其中a为正整数，G表示10^9，M表示10^6。有为整数。接收端进行时钟提取和时钟同步的实现简单，可进行快速相位锁定，PLL复杂度低且抖动小。
当和/>为内码信息长度K的倍数，即/>接收端进行帧同步和内码码字同步操作具有较低复杂度。此时，有/>正整数5032×e能被正整数b整除，且正整数/>能被7整除。下表11给出了一些参数组合及其对应波特率。
表11
表X1中的参数组合b、e也可用于1.6TbE场景中；对于采用PAM4调制的1.6TbE其对应的参数a和对应的波特率为800GbE的2倍。在一些采用PAM4调制，112.5G波特率的800GbE场景或者考虑225G波特率的1.6TbE场景中，/>有b＝629×e。
上述内码信息长度为K＝140比特，外码KP4的一个RS符号包含10个比特。对于内码和外码之间的卷积交织器，存在一种卷积交织器，其每输出140比特，其输入输出开关位置位于最顶端，比如卷积交织器的延迟线个数r＝7，卷积交织器每个存储单元存储d＝20个比特。此时，收端处理模块可实现复杂度较低的帧同步和码字同步，同时接收数据的帧同步可保证卷积解交织同步，也即获取卷积解交织的输入输出开关(input and outputswitches)位置，简化了接收端帧同步、内码码字同步、级联交织同步等操作，实现复杂度较低。
实施方式2：内码编码采用信息长度K＝120比特，码字长度N＝127比特的FEC码。
考虑内码采用信息长度K＝120比特，码字长度N＝127比特的FEC码，比如采用Hamming(127,120)。
图11为本申请实施例中内码编码的另一种实施方式示意图。又比如，采用如图11所示编码方式，待编码的120比特数据表示为B[119:0],将其每连续的2比特进行比特异或得到1比特数据C[i],总共得到60比特数据,表示为C[59:0]其中C[i]＝B[2*i]^B[2*i+1],0≤i≤59；然后将C[59:0]作为信息数据进行Hamming(67,60)编码得到7比特校验数据，表示为P[6:0]，最后将B[119:0]与P[6:0]共127比特拼接为内码编码的输出，表示为D[126:0]。其中D[119:0]来自B[119:0],D[126:120]来自P[6:0]。
考虑800GbE场景，PAM4调制符号流的波特率为假设上述波特率数值/>为以太网典型参考时钟频率156.25MHz的整数倍，即其中a为正整数，G表示10^9，M表示10^6。有为整数。接收端进行时钟提取和时钟同步的实现简单，可进行快速相位锁定，PLL复杂度低且抖动小。
当和/>为内码信息长度K的倍数，即/>接收端进行帧同步和内码码字同步操作具有较低复杂度。此时，有/>正整数2159×e能被正整数b整除，且正整数/>能被3整除。下表12给出了一些参数组合及其对应波特率。
表12
在一些采用PAM4调制，112.5G波特率的800GbE场景或者考虑225G波特率的1.6TbE场景中，有b＝2159×e。此时整体PLL实现更为简单。
上述内码信息长度为K＝120比特，外码KP4的一个RS符号包含10个比特。对于内码编码和外码编码之间的卷积交织器，存在一种卷积交织器，其每输出120比特，其输入输出开关位置位于最顶端。比如卷积交织器的延迟线个数r＝3，卷积交织器每个存储单元存储d＝40个比特，又比如卷积交织器的延迟线个数r＝6，卷积交织器每个存储单元存储d＝20个比特。此时，收端处理模块可实现复杂度较低的帧同步和码字同步，同时接收数据的帧同步可保证卷积解交织同步，也即获取卷积解交织的输入输出开关(input and outputswitches)位置，简化了接收端帧同步、内码码字同步、级联交织同步等操作，实现复杂度较低。
需要说明的是，当采用PAM4调制时，每个PAM4符号对应2个比特，其中MSB(MostSignificant Bit)比特和LSB(Least Significant Bit)比特的误比特率不同。当码字比特长度N为奇数(如实施方式2采用的码长127比特的FEC)时，会使得连续的2个内码码字。图12为一种码字的结构示意图。如图12所示，其中一个码字的K个比特信息序列(也简称为信息位)中首比特为MSB，另一个码字的K个比特信息序列中首比特为LSB，不利于接收端进行内码译码的硬件实现。
为克服上述问题，在一些可能应用场景中，可将内码编码后的t个内码码字进行内码码字交织处理，其中t为偶数，如2,4,8,或16。下面对所述内码码字交织处理进行详细介绍。
图13为另一种码字的结构示意图。如图13所示，考虑t个内码码字D0、D1、D2、…、Dt-1，其中码字Di(0≤i≤t-1)包含K比特的信息序列Bi和长度S比特的校验序列Pi。更具体的，有t个信息序列为B0、B1、B2、…、Bt-1，t个校验序列为P0、P1、P2、…、Pt-1。所述内码交织处理将所述t个内码码字总共t×N比特交织得到长度为t×N比特的交织后序列，所述交织后序列包含2个比特连续的子序列，长度为t×K比特的第一子序列和长度为t×S比特的第二子序列。其中，比特连续的第一子序列包含所述t个信息序列B0、B1、B2、…、Bt-1，比特连续的第二子序列包含所述t个校验序列P0、P1、P2、…、Pt-1。可参照图13进行理解。上述码字交织也称为一种信道交织具体实现方案。
需要说明的是，上述将t×K比特的长度t个信息序列为B0、B1、B2、…、Bt-1进行内码编码得到t×N比特的t个内码码字D0,D1,D2,…,Dt-1，然后进行内码码字交织得到t×N比特的交织后序列B0,B1,B2,…,Bt-1,P0,P1,P2,…,Pt-1。在一些可能场景中，会将上述内码(N,K)编码和t个内码码字交织合并称为内码(t×N,t×K)编码。本领域普通技术人员根据上下文可区分所述(N,K)编码和所述(t×N,t×K)编码，此处不再赘述。
需要说明的是，上述t个进行内码码字交织的码字码字D0,D1,D2,…,Dt-1，其为同一条第2数据流中的t×K个比特经过内码编码获得；也可来自多条第2数据流经过内码编码获得，比如t/2个内码码字来自一条第2数据流中的t/2×K个比特经过内码编码获得，另外t/2个内码码字来自另一条第2数据流中的t/2×K个比特经过内码编码获得，其具体实现方式本领域普通技术人员可知，此处不再赘述。
实施方式3：内码编码采用信息长度K＝120比特，码字长度N＝128比特的FEC码。
考虑内码采用信息长度K＝120比特，码字长度N＝128比特的FEC码，比如Hamming(128,120)码。又比如，待编码的120比特数据表示为B[119:0],将其每连续的2比特进行比特异或得到1比特数据C[i],总共得到60比特数据,表示为C[59:0]。其中，C[i]＝B[2*i]^B[2*i+1],0≤i≤59。然后将C[59:0]作为信息数据进行Hamming(68,60)编码得到8比特校验数据，表示为P[7:0]。最后将B[119:0]与P[7:0]共128比特拼接为内码编码的输出，表示为D[127:0]。其中，D[119:0]来自B[119:0],D[127:120]来自P[7:0]。
考虑800GE场景且采用PAM4调制，数据处理得到4条PAM调制符号流。在不考虑所述周期插入个比特长度的第一标识下，PAM4调制符号流的波特率为/>113.3333Gbaud，其波特率数值约为参考时钟频率数值156.25M的725.3333倍。考虑所述725.3333不为整数，大于725.3333的最小正整数为726。因此，考虑所述每/>个比特插入/>个比特长度的第一标识下PAM4调制符号流的波特率为113.4375Gbaud，其波特率数值为参考时钟频率数值156.25M的726倍。
考虑800GbE场景，所述PAM4调制符号流的波特率为有此时/>考虑/>和/>为内码信息长度K的整数倍，接收端进行帧同步和内码码字同步操作具有较低复杂度。典型的，/>
图23为本申请实施例中数据处理的另一种实施方式示意图。结合图23，下面介绍具体的数据处理流程：
对m＝32条经过第一FEC编码的数据流中每条数据流周期插入第一标识得到总共m＝32条第2数据流。具体地，从每条所述数据流中周期获取个比特，并插入/>个比特长度的第一标识，使得每条第2数据流中每/>个比特中存在/>个比特长度的第一标识。
对m＝32条第2数据流中每条数据流进行内码编码得到m＝32条第3数据流。具体的是，对所述每条第2数据流中每K＝120个信息比特进行内码编码，即添加S＝8个校验比特后得到总共N＝128个比特的内码码字。
对m＝32条第3数据流中的每nHM＝8条第3数据流进行包含PAM4调制的第3数据处理得到总共Y＝m/nHM＝4条调制符号流。更具体地，对32条第3数据流中的每8条第3数据流先进行信道交织得到1条信道交织后数据流，总共得到4条信道交织后数据流。参照图23，对于800GE场景，数据处理包含4个数据子处理，即图23中的数据子处理0、数据子处理1、数据子处理2、数据子处理3。每个数据子处理包含1个信道交织。所述信道交织从输入的8条第3数据流中分别获取1个长度128比特的内码码字总共8个内码码字，并轮询(Round-Robin)从每个内码码字获取2个比特作为所述信道交织后数据流上的比特，以得到所述信道交织后数据流上连续的1024个比特。所述信道交织也称为8-路Hamming码字交织(8-wayHammingcodeword interleaver)，或者称为内码码字交织。然后，对4条所述信道交织后数据流进行PAM4调制得到Y＝4条调制符号流。
图24为本申请实施例中第一标识的一种结构示意图。本实施例以 为例对所述周期插入/>个比特长度的第一标识的具体结构进行介绍。如图24所示，对m＝32条经过第一FEC编码的数据流中每条数据流周期插入/>比特的第一标识得到总共m＝32条第2数据流。所述/>比特的第一标识包含比特长度/>的同步子序列。每个数据子处理对应的8条第2数据流中的8个第一标识包含的同步子序列，即图24中的同步子序列0、同步子序列1、…、同步子序列7，结合一起总共/>个比特可用于接收端帧同步。
在一些具体应用中，所述比特的同步子序列位于所在第2数据流的/>比特第一标识中最前面的连续/>个比特位置。如图24所示，本实施例以/>为例进行介绍。所述8个同步子序列的具体比特图样如表14所示。
表14
/>
图25为本申请实施例中信道交织后的同步序列的一种结构示意图。需要说明的是，所述8个同步子序列的具体比特图样并不完全相同。参照图25，所述8个同步子序列共个比特在经过内码编码、内码码字交织后，在对应的信道交织后数据流中位于连续的48个比特，其具体比特图样为010110010101001001100100101001101010110110011011(从左到右传输)。所述48个比特可用于接收端帧同步，也称为帧同步序列，简称为同步序列。这里比特图样中最左边的比特在实际传输中最先发送。所述在对应的信道交织后数据流中连续的48个比特的同步序列可采用16进制表示，为0x9A，0x4A，0x26，0x65，0xB5，0xD9，(其中在一个字节内部的8个比特，其LSB先传输)。需要说明的是，虽然所述8个同步子序列的具体比特图样并不完全相同，但所述4条信道交织后数据流对应的4个同步序列的具体比特图样是一样的，均为所述的0x9A，0x4A，0x26，0x65，0xB5，0xD9。
实施方式4：
图26为本申请实施例中第一标识的另一种结构示意图。在实施方式3基础上，m＝32条经过第一FEC编码的数据流中每条数据流周期插入比特的第一标识得到总共m＝32条第2数据流。m＝32条第2数据流中周期插入的第一标识所包含的同步子序列长度并不完全相等。图26给出了每个数据子处理中8个同步子序列的具体结构。
所述8个同步子序列的具体比特图样如表15所示。所述8个同步子序列的长度并不全都相同。其中，同步子序列0、同步子序列1、同步子序列2、同步子序列3的比特长度为8，同步子序列4、同步子序列5、同步子序列6、同步子序列7的比特长度为4。
表15
图27为本申请实施例中信道交织后的同步序列的另一种结构示意图。参照图27，所述8个同步子序列共48个比特在经过内码编码、内码码字交织后，在对应的信道交织后数据流中对应48个比特。所述48个比特可用于接收端帧同步，也称为帧同步序列，简称为同步序列。所述48个比特的同步序列在所述信道交织后数据流中并不是全部连续排放的，其包含2部分比特序列，第一部分比特序列包含24个比特，第二部分比特序列包含24比特。所述第一部分比特序列和第二部分比特序列间隔8个比特(即一个字节)。这里，连续的两个比特之间间隔定义为0个比特。
在一些具体应用中，所述24个比特的第一部分比特序列具体取值为0101100101010010 01100100(从左到右传输)，所述24个比特的第二部分比特序列具体取值为10100110 10101101 10011011(从左到右传输)。这里比特图样中最左边的比特在实际传输中最先发送。所述第一部分比特序列和第二部分比特序列可采用16进制表示，所述第一部分比特序列为0x9A，0x4A，0x26，第二部分比特序列为0x65，0xB5，0xD9。需要说明的是，所述4条信道交织后数据流对应的4个同步序列的具体比特图样是一样的，均为所述的0x9A，0x4A，0x26，0x65，0xB5，0xD9。
需要说明的是，所述48个比特的同步序列中，第一部分比特序列包含24个比特，第二部分比特序列包含24比特，所述第一部分比特序列和第二部分比特序列间隔8个比特(一个字节)。参考图16，可知采用本实施例的数据处理方法，用于接收端同步的相关计算器架构可复用现有100GE 802.3bj、400GE 802.3bs标准中同步硬件实现架构，便于实现。
实施方式5：
图28为本申请实施例中数据处理的另一种实施方式示意图。在实施方式3基础上，考虑1.6TE场景且采用PAM4调制，数据处理得到8条PAM调制符号流。在不考虑所述周期插入个比特长度的第一标识下，PAM4调制符号流的波特率为/> 其波特率数值约为参考时钟频率数值156.25M的725.3333倍。考虑所述725.3333不为整数，大于725.3333的最小正整数为726。因此，考虑所述周期插入/>个比特长度的第一标识下PAM4调制符号流的波特率为113.4375 Gbaud，其波特率数值为参考时钟频率数值156.25M的726倍。
考虑1.6TE场景，所述PAM4调制符号流的波特率为有此时/>考虑/>和/>为内码信息长度K的整数倍，接收端进行帧同步和内码码字同步操作具有较低复杂度。典型的，/> 具体的数据处理流程可参考图28进行理解，其中数据处理包含8个数据子处理，即数据子处理0-7。每个数据子处理具体操作可参照实施方式3进行理解。
实施方式6：
图29为本申请实施例中第一标识的另一种结构示意图。在实施方式3基础上，m＝32条经过第一FEC编码的数据流中每条数据流周期插入比特的第一标识得到总共m＝32条第2数据流。如图29所示，每条第2数据流/>比特的第一标识包含比特长度/>的同步子序列。每个数据子处理对应的8条第2数据流中/>比特的第一标识包含比特长度/>的同步子序列，即图29中的同步子序列0、同步子序列1、…、同步子序列7。所述8个同步子序列的具体比特图样是相同的。需要说明的是，基于实施方式6，在数据处理的过程中并不一定需要执行信道交织的操作，即该实施方式6与信道交织的操作是解耦的。
更具体的，每个所述同步子序列的比特长度均为其在所述第一标识中并不是全部连续排放的。每个所述同步子序列包含2部分比特序列，第一部分比特序列包含24个比特，第二部分比特序列包含24比特，所述第一部分比特序列和第二部分比特序列间隔8个比特。这里，连续的两个比特之间间隔定义为0个比特。
在一些具体应用中，所述长度24个比特的第一部分比特序列具体取值为：0x9A，0x4A，0x26，且所述长度24个比特的第二部分比特序列具体取值为：0x65，0xB5，0xD9。
在一些具体应用中，采用本发明的具体数据处理方案，接收端可根据8个所述同步子序列共384个比特进行帧同步，也就是，接收端基于约200G速率的接收数据流进行帧同步。在另一些具体应用中，接收端可先将约200G速率的接收数据流按信道交织规则进行信道解交织得到8条信道解交织数据流，其中每条信道解交织数据流约25G速率，然后对每条信道解交织数据流根据已知的所述同步子序列进行同步。需要说明的，当接收端采用上述基于25G速率的同步方案时，8条信道解交织数据流并不完全对齐，可根据每条信道解交织数据流同步后获取的同步子序列位置判断所述信道解交织数据流在8条信道解交织数据流中的顺序，以实现正确的恢复出数据流的顺序和同步对齐。
实施方式7：
图30为本申请实施例中数据处理的另一种实施方式示意图。在实施方式3基础上，在所述周期插入个比特的第一标识之前，还对数据流中的数据进行了循环移位操作。如图30所示，所述循环移位操作将所述每K＝120个比特进行向右循环移位，以提升整体级联码抗突发性能。
实施方式8：
图31为本申请实施例中数据处理的另一种实施方式示意图。在实施方式3基础上，在所述周期插入个比特的第一标识之前，还对数据流中的数据进行了卷积交织操作。如图31所示，对于所述32条第1数据流中每8条第1数据流，先分别经过卷积交织得到8条卷积交织后数据流，然后进行每K＝120个比特的循环移位，再进行周期插入第一标识得到8条第2数据流，接着进行内码编码得到8条第3数据流，再进行信道交织(内码码字交织)得到1条信道交织后数据流。内码编码前还进行了卷积交织，提升了整体级联码在AWGN下的性能。
实施方式9：
图32为本申请实施例中数据处理的另一种实施方式示意图。在实施方式8基础上，每个数据子处理中，2条输入数据流分别经过卷积交织处理，得到2条卷积交织后数据流。每条卷积交织后数据流进行数据分发(distribution)获得4条分发后的第1数据流，总共得到8条分发后的第1数据流。所述数据分发以α0比特为颗粒度。如图32所示，卷积交织后数据流中以α0比特为一组时，对于4组连续的总共4×α0个比特，第0组α0比特送入所述4条分发后的第1数据流中的第0条数据流，第1组α0比特送入所述4条分发后的第1数据流中的第1条数据流，第2组α0比特送入所述4条分发后的第1数据流中的第2条数据流，第3组α0比特送入所述4条分发后的第1数据流中的第3条数据流。典型的，所述分发比特颗粒度为α0＝120。
需要说明的是，对于800GE场景，数据处理中包含4个数据子处理，如图32所示。其中每个数据子处理对应2条输入数据流。所述2条输入数据流对应约每秒200G比特速率，即每条输入数据流对应约每秒100G比特速率。对应的，所述分发后的第1数据流对应约每秒25G比特速率。
还需要说明的是，对于分发比特颗粒度为α0＝120时，如图32所示的数据处理可描述为2条输入数据流分别进行卷积交织，得到总共2条卷积交织后的数据流。每条卷积交织数据流上获取4个比特分组，每个比特分组长度为120比特。所述每个比特分组分别进行循环移位和内码编码，得到4个内码码字。2条所述卷积交织后数据流总共获取8个所述比特分组，分别经过循环移位和内码编码，得到总共8个内码码字，然后进行信道交织，得到信道交织后数据流上的1024个比特。
需要说明的是，对于1.6TE场景，数据处理中包含8个数据子处理，其中每个数据子处理对应2条输入数据流。所述2条输入数据流对应约每秒200G比特速率，即每条输入数据流对应约每秒100G比特速率。对应的，所述分发后的第1数据流对应约每秒25G比特速率。
实施方式10：
图33为本申请实施例中数据处理的另一种实施方式示意图。实施方式8基础上，数据处理包含4条输入数据流，每个数据子处理包含1条输入数据流。所述每条输入数据流经过卷积交织处理，得到1条卷积交织后数据流。所述1条卷积交织后数据流进行数据分发(distribution)获得8条分发后的第1数据流。所述数据分发以α0比特为颗粒度。如图33所示，卷积交织后的第1数据流中以α0比特为一组时，对于8组连续的总共8×α0个比特，第0组α0比特送入所述8条分发后的第1数据流中的第0条数据流，第1组α0比特送入所述8条分发后的第1数据流中的第1条数据流，…，第7组α0比特送入所述8条分发后的第1数据流中的第7条数据流。典型的，所述分发比特颗粒度为α0＝120。
需要说明的是，对于800GE场景，数据处理中包含4个数据子处理，如图33所示。其中每个数据子处理的数据流输入为1条数据流，对应约每秒200G比特速率。对应的，所述分发后的第1数据流对应约每秒25G比特速率。
需要说明的是，对于1.6TE场景，数据处理中包含8个数据子处理，其中每个数据子处理的数据流输入为1条数据流，对应约每秒200G比特速率。对应的，所述分发后的第1数据流对应约每秒25G比特速率。
需要说明的是，如图32所示输入数据流经过卷积交织后分发得到4条第1数据流，如图33所示输入数据流经过卷积交织后分发得到8条第1数据流，均可理解为每条第1数据流经过了卷积交织。
需要说明的是，实施方式3至实施方式10中，8条第2数据流中每条第2数据流包含周期插入的比特第一标识，总长是/>比特。所述/>比特中部分比特用于接收端帧同步使用，也就是作为上述帧同步序列，剩余的比特可用于传递链路信息和/或控制信息，包含接收端状态、FEC状态等，也称为状态字段(status field)。具体的，为了提升所传递链路信息和/或控制信息的准确性，所述/>比特中除去上述帧同步序列剩余的比特中，/>个比特用于所述指示链路信息和/或控制信息的类型，/>个比特用于表示所述指示链路信息和/或控制信息的具体内容，/>个比特用于循环冗余校验CRC(Cyclic RedundancyCheck)。典型的，/>的取值为8或16或32。在另一些具体应用中，需要利用多个帧来协同传递所述指示链路信息和/或控制信息以进一步提升传递信息准确性，此时所述比特中/>个比特用于作为指代所述多个帧，所述/>个比特也称为多帧同步信号。典型的，/>
在一些具体应用中，如图26中8个同步子序列总共48个比特作为所述帧同步序列，其分布在8条所述第2数据流中，其中4条所述第2数据流中每条第2数据流包含帧同步序列中的8个比特(即同步子序列0-3)，另外4条所述第2数据流中每条第2数据流包含帧同步序列中的4个比特(即同步子序列4-7)。所述同步子序列4-7中每个同步子序列的4个比特位于所述比特第一标识(即第一标识4、第一标识5、第一标识6、第一标识7)中第0、1、4和5比特位置，可参考表15进行理解。所述第一标识4、第一标识5、第一标识6、第一标识7中第2、3、6和7比特位置总共16个比特位置，其中8个比特位置用于所述CRC8校验所需的8个比特，或者其中8个比特位置用于所述指示链路信息和/或控制信息的类型所需的8个比特，或者其中8个比特位置用于所述多帧同步信号所需的8个比特。
需要说明的是，基于上述图7所示应用于发送端的数据处理方法，相应的，应用于接收端的数据处理方法包括如下步骤。首先，对接收到的Y条调制符号流进行第4数据处理得到m条第四数据流。关于调制符号流的特征以及生成方式可以参考上述图7所示实施例的相关介绍，此处不再赘述。对Y条调制符号流进行包括解调的第四数据处理后得到m条第四数据流，其中，接收端进行的第4数据处理为发送端进行的第3数据处理的逆操作。进而，对每条第4数据流进行帧同步。应理解，接收端根据发送端在数据流中添加的标识进行标识锁定，以确定第4数据流中每个帧(P+W个比特)的边界(boundary)，从而实现码字同步和/或帧同步。
应理解，接收端完成码字同步和/或帧同步之后还将对m条第4数据流进行第5数据处理，其中，第5数据处理可以理解为发送端进行的第2数据处理的逆操作，例如，第5数据处理包括但不限于内码译码和级联解交织，其中，级联解交织包含卷积解交织，此处不再逐一赘述。
下面介绍本申请实施例提供的数据处理装置。
图34为本申请实施例中应用于发送端的数据处理装置的一种结构示意图。如图34所示，该数据处理装置包括第一数据处理单元701、第二数据处理单元702和第三数据处理单元703。第一数据处理单元701用于执行上述图3所示实施例中步骤301的操作或上述图7所示实施例中步骤401的操作。第二数据处理单元702用于执行上述图3所示实施例中步骤302的操作或上述图7所示实施例中步骤402的操作。第三数据处理单元703用于执行上述图3所示实施例中步骤303的操作或上述图7所示实施例中步骤403的操作。具体操作可以参考上述图3和图7所示实施例的相关介绍，此处不再赘述。
图35为本申请实施例中应用于接收端的数据处理装置的一种结构示意图。如图35所示，该数据处理装置包括数据处理单元801和同步单元802。数据处理单元801用于执行上述图6所示实施例中步骤601的操作。同步单元802用于执行上述图6所示实施例中步骤602的操作。具体操作可以参考上述图6所示实施例的相关介绍，此处不再赘述。
应理解，本申请提供的装置也可以通过其他方式实现。例如，上述装置中的单元划分仅仅是一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个单元或组件可以结合或可以集成到另一个系统。另外，本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个独立的物理单元，也可以是两个或两个以上个功能单元集成在一个处理单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
图36为本申请实施例中数据处理装置的另一种结构示意图。如图36所示，数据处理装置包括处理器901、存储器902和收发器903。该处理器901、存储器902和收发器903通过线路相互连接。其中，存储器902用于存储程序指令和数据。具体地，处理器901用于执行数据处理的操作，收发器903用于执行数据收发的操作。在一种可能的实施方式中，处理器901可以包括上述图34所示的第一数据处理单元701、第二数据处理单元702和第三数据处理单元703。在另一种可能的实施方式中，处理器901可以包括上述图35所示的数据处理单元801和同步单元802。
需要说明的是，上述图36中所示的处理器可以采用通用的中央处理器(CentralProcessing Unit，CPU)，通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。上述图36中所示的存储器可以存储操作系统和其他应用程序。在通过软件或者固件来实现本申请实施例提供的技术方案时，用于实现本申请实施例提供的技术方案的程序代码保存在存储器中，并由处理器来执行。在一实施例中，处理器内部可以包括存储器。在另一实施例中，处理器和存储器是两个独立的结构。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，随机接入存储器等。上述的这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
当使用软件实现时，上述实施例描述的方法步骤可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘Solid State Disk(SSD))等。

Claims (134)

1.一种数据处理方法，其特征在于，包括：
对多条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到m条第二数据流，所述m为大于1的整数，每条所述第二数据流经过了第二FEC编码，所述第二FEC编码后的每个码字包括N个比特，N＝K+S，所述K表示信息比特的数量，所述S表示校验比特的数量，所述K为大于或等于1的整数，所述S为大于或等于1的整数；
对所述m条第二数据流分别进行第二数据处理得到m条第三数据流，每条所述第三数据流包括至少一个比特序列，每个所述比特序列包括P+W个比特，每个所述比特序列中的P个比特来自所述第二数据流，每个所述比特序列中的W个比特为添加的对齐标识，P＝N×b，所述b为大于或等于1的整数；
对所述m条第三数据流进行第三数据处理得到Y条调制符号流，所述Y为大于或等于1的整数，每条所述调制符号流经过了调制，每条所述调制符号流的波特率数值为参考时钟频率数值的整数倍。
2.根据权利要求1所述的方法，其特征在于，每条所述调制符号流的波特率数值为156.25M的整数倍。
3.根据权利要求1或2所述的方法，其特征在于，每条所述第二数据流经过所述第二FEC编码之前还经过了卷积交织，所述卷积交织包括根据r条延迟线对输入的数据流进行延迟，所述r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特，输入数据流中的比特按照所述r条延迟线的序号依次输入所述r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，所述Q为大于或等于1的整数，所述d为大于或等于1的整数。
4.根据权利要求3所述的方法，其特征在于，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，所述K×b能被f整除。
5.根据权利要求3或4所述的方法，其特征在于，r×d×c＝K×b，所述c为大于或等于1的整数。
6.根据权利要求1至5中任一项所述的方法，其特征在于，所述第一数据流的速率为850Gbps，所述a为大于或等于1的整数，所述G表示10^9，所述M表示10^6。
7.根据权利要求6所述的方法，其特征在于，N＝128，K＝120，
8.根据权利要求7所述的方法，其特征在于，W＝48，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝48，P＝52224，a＝726，b＝408，波特率＝113.4375Gbaud；
或者，W＝56，P＝15232，a＝728，b＝119，波特率＝113.75Gbaud；
或者，W＝56，P＝60928，a＝726，b＝476，波特率＝113.4375Gbaud；
或者，W＝64，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝64，P＝69632，a＝726，b＝544，波特率＝113.4375Gbaud；
或者，W＝120，P＝32640，a＝728，b＝255，波特率＝113.75Gbaud；
或者，W＝120，P＝52224，a＝727，b＝408，波特率＝113.5938Gbaud；
或者，W＝120，P＝130560，a＝726，b＝1020，波特率＝113.4375Gbaud；
或者，W＝128，P＝34816，a＝728，b＝272，波特率＝113.75Gbaud；
或者，W＝128，P＝139264，a＝726，b＝1088，波特率＝113.4375Gbaud。
9.根据权利要求6所述的方法，其特征在于，N＝170，K＝160，
10.根据权利要求9所述的方法，其特征在于，W＝48，P＝23120，a＝724，b＝136，波特率＝113.125Gbaud；
或者，W＝48，P＝69360，a＝723，b＝408，波特率＝112.9688Gbaud；
或者，W＝56，P＝11560，a＝726，b＝68，波特率＝113.4375Gbaud；
或者，W＝56，P＝80920，a＝723，b＝476，波特率＝112.9688Gbaud；
或者，W＝64，P＝92480，a＝723，b＝544，波特率＝112.9688Gbaud；
或者，W＝120，P＝34680，a＝725，b＝204，波特率＝113.2813Gbaud；
或者，W＝120，P＝57800，a＝724，b＝340，波特率＝113.125Gbaud；
或者，W＝120，P＝173400，a＝723，b＝1020，波特率＝112.9688Gbaud；
或者，W＝170，P＝49130，a＝725，b＝289，波特率＝113.2813Gbaud；
或者，W＝170，P＝245650，a＝723，b＝1445，波特率＝112.9688Gbaud。
11.根据权利要求6所述的方法，其特征在于，N＝144，K＝136，
12.根据权利要求11所述的方法，其特征在于，W＝48，P＝5760，a＝726，b＝40，波特率＝113.4375Gbaud；
或者，W＝48，P＝8640，a＝724，b＝60，波特率＝113.125Gbaud；
或者，W＝48，P＝11520，a＝723，b＝80，波特率＝112.9688Gbaud；
或者，W＝48，P＝17280，a＝722，b＝120，波特率＝112.8125Gbaud；
或者，W＝48，P＝34560，a＝721，b＝240，波特率＝112.6563Gbaud；
或者，W＝56，P＝5760，a＝727，b＝40，波特率＝113.5938Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud；
或者，W＝64，P＝5760，a＝728，b＝40，波特率＝113.75Gbaud；
或者，W＝64，P＝11520，a＝724，b＝80，波特率＝113.125Gbaud；
或者，W＝64，P＝23040，a＝722，b＝160，波特率＝112.8125Gbaud；
或者，W＝64，P＝46080，a＝721，b＝320，波特率＝112.6563Gbaud；
或者，W＝120，P＝14400，a＝726，b＝100，波特率＝113.4375Gbaud；
或者，W＝120，P＝17280，a＝725，b＝120，波特率＝113.2813Gbaud；
或者，W＝120，P＝28800，a＝723，b＝200，波特率＝112.9688Gbaud；
或者，W＝120，P＝43200，a＝722，b＝300，波特率＝112.8125Gbaud；
或者，W＝120，P＝86400，a＝721，b＝600，波特率＝112.6563Gbaud；
或者，W＝144，P＝11520，a＝729，b＝80，波特率＝113.9063Gbaud；
或者，W＝144，P＝17280，a＝726，b＝120，波特率＝113.4375Gbaud；
或者，W＝144，P＝25920，a＝724，b＝180，波特率＝113.125Gbaud；
或者，W＝144，P＝34560，a＝723，b＝240，波特率＝112.9688Gbaud；
或者，W＝144，P＝51840，a＝723，b＝360，波特率＝112.8125Gbaud；
或者，W＝144，P＝103680，a＝721，b＝720，波特率＝112.6563Gbaud。
13.根据权利要求11所述的方法，其特征在于，W＝56，P＝5040，a＝728，b＝35，波特率＝113.75Gbaud；
或者，W＝56，P＝10080，a＝724，b＝70，波特率＝113.125Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud。
14.根据权利要求1至5中任一项所述的方法，其特征在于，N＝148，K＝140，所述W为4的倍数，所述b为17的倍数。
15.根据权利要求1至5中任一项所述的方法，其特征在于，N＝128，K＝120，所述调制符号流的波特率为113.4375Gbaud。
16.根据权利要求15所述的方法，其特征在于，P＝1088×W。
17.根据权利要求1、2、3、4、5、15或16所述的方法，其特征在于，所述对齐标识包括至少一个长度为48个比特的帧同步序列。
18.根据权利要求17所述的方法，其特征在于，所述帧同步序列的48个比特在所述对齐标识中是连续的。
19.根据权利要求18所述的方法，其特征在于，所述帧同步序列的48个比特的取值包括0x9A、0x4A、0x26、0x65、0xB5和0xD9。
20.根据权利要求17所述的方法，其特征在于，所述帧同步序列包括2个帧同步子序列，每个所述帧同步子序列的比特长度为24个比特，所述2个帧同步子序列在所述对齐标识中间隔8个比特。
21.根据权利要求20所述的方法，其特征在于，所述2个帧同步子序列中的其中一个帧同步子序列的24个比特的取值包括0x9A、0x4A和0x26，所述2个帧同步子序列中的另外一个帧同步子序列的24个比特的取值包括0x65，0xB5和0xD9。
22.根据权利要求1至21中任一项所述的方法，其特征在于，所述对齐标识包括填充比特和/或状态字段。
23.根据权利要求1至22中任一项所述的方法，其特征在于，所述W能被所述N整除。
24.根据权利要求1至23中任一项所述的方法，其特征在于，每条所述第二数据流经过第二FEC编码之前还经过了标识锁定、通道纠偏处理和通道重排序中的至少一项操作；
和/或，
每条所述第二数据流经过第二FEC编码之后还经过了信道交织和加扰中的至少一项操作。
25.根据权利要求1至23中任一项所述的方法，其特征在于，对所述多条第一数据流进行第一数据处理得到m条第二数据流包括：
对所述多条第一数据流中每组8条第一数据流分别进行第二FEC编码得到每组8条编码数据流；
对所述每组8条编码数据流进行信道交织得到1条第二数据流，以得到所述m条第二数据流。
26.根据权利要求25所述的方法，其特征在于，N＝128，K＝120，对所述每组8条编码数据流进行信道交织得到1条第二数据流包括：
从所述每组8条编码数据流的每条编码数据流中获取1个长度为128比特的内码码字得到共8个内码码字；
轮询从所述8个内码码字中的每个所述内码码字获取2个比特得到所述第二数据流中连续的1024个比特。
27.根据权利要求1至26中任一项所述的方法，其特征在于，每条所述第二数据流经过所述第二FEC编码之前还经过了循环移位。
28.根据权利要求27所述的方法，其特征在于，对多条所述第一数据流进行第一数据处理包括：
对8×m条所述第一数据流分别进行卷积交织；
对卷积交织后的8×m条第一数据流分别进行循环移位；
对循环移位后的8×m条第一数据流分别进行第二FEC编码。
29.根据权利要求27所述的方法，其特征在于，对多条所述第一数据流进行第一数据处理包括：
对2×m条所述第一数据流分别进行卷积交织；
对卷积交织后的每条第一数据流进行分发得到4条分发后的第一数据流，以得到共8×m条分发后的第一数据流；
对分发后的8×m条第一数据流分别进行循环移位；
对循环移位后的8×m条第一数据流分别进行第二FEC编码。
30.根据权利要求27所述的方法，其特征在于，对多条所述第一数据流进行第一数据处理包括：
对m条所述第一数据流分别进行卷积交织；
对卷积交织后的每条第一数据流进行分发得到8条分发后的第一数据流，以得到共8×m条分发后的第一数据流；
对分发后的8×m条第一数据流分别进行循环移位；
对循环移位后的8×m条第一数据流分别进行第二FEC编码。
31.一种数据处理方法，其特征在于，包括：
对接收到的Y条调制符号流进行第四数据处理得到m条第四数据流，其中，每条所述第四数据流经过了解调，所述Y条调制符号流由m条第三数据流进行第三数据处理得到，每条所述调制符号流经过了调制，所述m条第三数据流由m条第二数据流分别进行第二数据处理得到，所述m条第二数据流由多条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到，所述Y为大于或等于1的整数，所述m为大于1的整数，每条所述第二数据流经过了第二FEC编码，所述第二FEC编码后的每个码字包括N个比特，N＝K+S，所述K表示信息比特的数量，所述S表示校验比特的数量，所述K为大于或等于1的整数，所述S为大于或等于1的整数，每条所述第三数据流包括至少一个比特序列，每个所述比特序列包括P+W个比特，每个所述比特序列中的P个比特来自所述第二数据流，每个所述比特序列中的W个比特为添加的对齐标识，P＝N×b，所述b为大于或等于1的整数，每条所述调制符号流的波特率数值为参考时钟频率数值的整数倍；
根据每条所述第四数据流中的对齐标识对每条所述第四数据流进行帧同步。
32.一种数据处理装置，其特征在于，包括：第一数据处理单元、第二数据处理单元和第三数据处理单元；
所述第一数据处理单元用于：对多条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到m条第二数据流，所述m为大于1的整数，每条所述第二数据流经过了第二FEC编码，所述第二FEC编码后的每个码字包括N个比特，N＝K+S，所述K表示信息比特的数量，所述S表示校验比特的数量，所述K为大于或等于1的整数，所述S为大于或等于1的整数；
所述第二数据处理单元用于：对所述m条第二数据流分别进行第二数据处理得到m条第三数据流，每条所述第三数据流包括至少一个比特序列，每个所述比特序列包括P+W个比特，每个所述比特序列中的P个比特来自所述第二数据流，每个所述比特序列中的W个比特为添加的对齐标识，P＝N×b，所述b为大于或等于1的整数；
所述第三数据处理单元用于：对所述m条第三数据流进行第三数据处理得到Y条调制符号流，所述Y为大于或等于1的整数，每条所述调制符号流经过了调制，每条所述调制符号流的波特率数值为参考时钟频率数值的整数倍。
33.根据权利要求32所述的数据处理装置，其特征在于，每条所述调制符号流的波特率数值为156.25M的整数倍。
34.根据权利要求32或33所述的数据处理装置，其特征在于，每条所述第二数据流经过所述第二FEC编码之前还经过了卷积交织，所述卷积交织包括根据r条延迟线对输入的数据流进行延迟，所述r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特，输入数据流中的比特按照所述r条延迟线的序号依次输入所述r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，所述Q为大于或等于1的整数，所述d为大于或等于1的整数。
35.根据权利要求34所述的数据处理装置，其特征在于，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，所述K×b能被f整除。
36.根据权利要求34或35所述的数据处理装置，其特征在于，r×d×c＝K×b，所述c为大于或等于1的整数。
37.根据权利要求32至36中任一项所述的数据处理装置，其特征在于，所述第一数据流的速率为850Gbps，所述a为大于或等于1的整数，所述G表示10^9，所述M表示10^6。
38.根据权利要求37所述的数据处理装置，其特征在于，N＝128，K＝120，
39.根据权利要求38所述的数据处理装置，其特征在于，W＝48，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝48，P＝52224，a＝726，b＝408，波特率＝113.4375Gbaud；
或者，W＝56，P＝15232，a＝728，b＝119，波特率＝113.75Gbaud；
或者，W＝56，P＝60928，a＝726，b＝476，波特率＝113.4375Gbaud；
或者，W＝64，P＝13056，a＝728，b＝102，波特率＝113.75Gbaud；
或者，W＝64，P＝69632，a＝726，b＝544，波特率＝113.4375Gbaud；
或者，W＝120，P＝32640，a＝728，b＝255，波特率＝113.75Gbaud；
或者，W＝120，P＝52224，a＝727，b＝408，波特率＝113.5938Gbaud；
或者，W＝120，P＝130560，a＝726，b＝1020，波特率＝113.4375Gbaud；
或者，W＝128，P＝34816，a＝728，b＝272，波特率＝113.75Gbaud；
或者，W＝128，P＝139264，a＝726，b＝1088，波特率＝113.4375Gbaud。
40.根据权利要求37所述的数据处理装置，其特征在于，N＝170，K＝160，
41.根据权利要求40所述的数据处理装置，其特征在于，W＝48，P＝23120，a＝724，b＝136，波特率＝113.125Gbaud；
或者，W＝48，P＝69360，a＝723，b＝408，波特率＝112.9688Gbaud；
或者，W＝56，P＝11560，a＝726，b＝68，波特率＝113.4375Gbaud；
或者，W＝56，P＝80920，a＝723，b＝476，波特率＝112.9688Gbaud；
或者，W＝64，P＝92480，a＝723，b＝544，波特率＝112.9688Gbaud；
或者，W＝120，P＝34680，a＝725，b＝204，波特率＝113.2813Gbaud；
或者，W＝120，P＝57800，a＝724，b＝340，波特率＝113.125Gbaud；
或者，W＝120，P＝173400，a＝723，b＝1020，波特率＝112.9688Gbaud；
或者，W＝170，P＝49130，a＝725，b＝289，波特率＝113.2813Gbaud；
或者，W＝170，P＝245650，a＝723，b＝1445，波特率＝112.9688Gbaud。
42.根据权利要求37所述的数据处理装置，其特征在于，N＝144，K＝136，
43.根据权利要求42所述的数据处理装置，其特征在于，W＝48，P＝5760，a＝726，b＝40，波特率＝113.4375Gbaud；
或者，W＝48，P＝8640，a＝724，b＝60，波特率＝113.125Gbaud；
或者，W＝48，P＝11520，a＝723，b＝80，波特率＝112.9688Gbaud；
或者，W＝48，P＝17280，a＝722，b＝120，波特率＝112.8125Gbaud；
或者，W＝48，P＝34560，a＝721，b＝240，波特率＝112.6563Gbaud；
或者，W＝56，P＝5760，a＝727，b＝40，波特率＝113.5938Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud；
或者，W＝64，P＝5760，a＝728，b＝40，波特率＝113.75Gbaud；
或者，W＝64，P＝11520，a＝724，b＝80，波特率＝113.125Gbaud；
或者，W＝64，P＝23040，a＝722，b＝160，波特率＝112.8125Gbaud；
或者，W＝64，P＝46080，a＝721，b＝320，波特率＝112.6563Gbaud；
或者，W＝120，P＝14400，a＝726，b＝100，波特率＝113.4375Gbaud；
或者，W＝120，P＝17280，a＝725，b＝120，波特率＝113.2813Gbaud；
或者，W＝120，P＝28800，a＝723，b＝200，波特率＝112.9688Gbaud；
或者，W＝120，P＝43200，a＝722，b＝300，波特率＝112.8125Gbaud；
或者，W＝120，P＝86400，a＝721，b＝600，波特率＝112.6563Gbaud；
或者，W＝144，P＝11520，a＝729，b＝80，波特率＝113.9063Gbaud；
或者，W＝144，P＝17280，a＝726，b＝120，波特率＝113.4375Gbaud；
或者，W＝144，P＝25920，a＝724，b＝180，波特率＝113.125Gbaud；
或者，W＝144，P＝34560，a＝723，b＝240，波特率＝112.9688Gbaud；
或者，W＝144，P＝51840，a＝723，b＝360，波特率＝112.8125Gbaud；
或者，W＝144，P＝103680，a＝721，b＝720，波特率＝112.6563Gbaud。
44.根据权利要求42所述的数据处理装置，其特征在于，W＝56，P＝5040，a＝728，b＝35，波特率＝113.75Gbaud；
或者，W＝56，P＝10080，a＝724，b＝70，波特率＝113.125Gbaud；
或者，W＝56，P＝20160，a＝722，b＝140，波特率＝112.8125Gbaud；
或者，W＝56，P＝40320，a＝721，b＝280，波特率＝112.6563Gbaud。
45.根据权利要求32至36中任一项所述的数据处理装置，其特征在于，N＝148，K＝140，所述W为4的倍数，所述b为17的倍数。
46.根据权利要求32至36中任一项所述的数据处理装置，其特征在于，N＝128，K＝120，所述调制符号流的波特率为113.4375Gbaud。
47.根据权利要求46所述的数据处理装置，其特征在于，P＝1088×W。
48.根据权利要求32、33、34、35、36、46或47所述的数据处理装置，其特征在于，所述对齐标识包括至少一个长度为48个比特的帧同步序列。
49.根据权利要求48所述的数据处理装置，其特征在于，所述帧同步序列的48个比特在所述对齐标识中是连续的。
50.根据权利要求49所述的数据处理装置，其特征在于，所述帧同步序列的48个比特的取值包括0x9A、0x4A、0x26、0x65、0xB5和0xD9。
51.根据权利要求48所述的数据处理装置，其特征在于，所述帧同步序列包括2个帧同步子序列，每个所述帧同步子序列的比特长度为24个比特，所述2个帧同步子序列在所述对齐标识中间隔8个比特。
52.根据权利要求51所述的数据处理装置，其特征在于，所述2个帧同步子序列中的其中一个帧同步子序列的24个比特的取值包括0x9A、0x4A和0x26，所述2个帧同步子序列中的另外一个帧同步子序列的24个比特的取值包括0x65，0xB5和0xD9。
53.根据权利要求32至52中任一项所述的数据处理装置，其特征在于，所述对齐标识包括填充比特和/或状态字段。
54.根据权利要求32至53中任一项所述的数据处理装置，其特征在于，所述W能被所述N整除。
55.根据权利要求32至54中任一项所述的数据处理装置，其特征在于，每条所述第二数据流经过第二FEC编码之前还经过了标识锁定、通道纠偏处理和通道重排序中的至少一项操作；
和/或，
每条所述第二数据流经过第二FEC编码之后还经过了信道交织和加扰中的至少一项操作。
56.根据权利要求32至54中任一项所述的数据处理装置，其特征在于，所述第一数据处理单元具体用于：
对所述多条第一数据流中每组8条第一数据流分别进行第二FEC编码得到每组8条编码数据流；
对所述每组8条编码数据流进行信道交织得到1条第二数据流，以得到所述m条第二数据流。
57.根据权利要求56所述的数据处理装置，其特征在于，N＝128，K＝120，所述第一数据处理单元具体用于：
从所述每组8条编码数据流的每条编码数据流中获取1个长度为128比特的内码码字得到共8个内码码字；
轮询从所述8个内码码字中的每个所述内码码字获取2个比特得到所述第二数据流中连续的1024个比特。
58.根据权利要求32至57中任一项所述的数据处理装置，其特征在于，每条所述第二数据流经过所述第二FEC编码之前还经过了循环移位。
59.根据权利要求58所述的数据处理装置，其特征在于，所述第一数据处理单元具体用于：
对8×m条所述第一数据流分别进行卷积交织；
对卷积交织后的8×m条第一数据流分别进行循环移位；
对循环移位后的8×m条第一数据流分别进行第二FEC编码。
60.根据权利要求58所述的数据处理装置，其特征在于，所述第一数据处理单元具体用于：
对2×m条所述第一数据流分别进行卷积交织；
对卷积交织后的每条第一数据流进行分发得到4条分发后的第一数据流，以得到共8×m条分发后的第一数据流；
对分发后的8×m条第一数据流分别进行循环移位；
对循环移位后的8×m条第一数据流分别进行第二FEC编码。
61.根据权利要求58所述的数据处理装置，其特征在于，所述第一数据处理单元具体用于：
对m条所述第一数据流分别进行卷积交织；
对卷积交织后的每条第一数据流进行分发得到8条分发后的第一数据流，以得到共8×m条分发后的第一数据流；
对分发后的8×m条第一数据流分别进行循环移位；
对循环移位后的8×m条第一数据流分别进行第二FEC编码。
62.一种数据处理装置，其特征在于，包括：数据处理单元和同步单元；
所述数据处理单元用于：对接收到的Y条调制符号流进行第四数据处理得到m条第四数据流，其中，每条所述第四数据流经过了解调，所述Y条调制符号流由m条第三数据流进行第三数据处理得到，每条所述调制符号流经过了调制，所述m条第三数据流由m条第二数据流分别进行第二数据处理得到，所述m条第二数据流由多条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到，所述Y为大于或等于1的整数，所述m为大于1的整数，每条所述第二数据流经过了第二FEC编码，所述第二FEC编码后的每个码字包括N个比特，N＝K+S，所述K表示信息比特的数量，所述S表示校验比特的数量，所述K为大于或等于1的整数，所述S为大于或等于1的整数，每条所述第三数据流包括至少一个比特序列，每个所述比特序列包括P+W个比特，每个所述比特序列中的P个比特来自所述第二数据流，每个所述比特序列中的W个比特为添加的对齐标识，P＝N×b，所述b为大于或等于1的整数，每条所述调制符号流的波特率数值为参考时钟频率数值的整数倍；
所述同步单元用于：根据每条所述第四数据流中的对齐标识对每条所述第四数据流进行帧同步。
63.一种数据处理方法，其特征在于，包括：
对m条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到m条第二数据流，所述m为大于1的整数，每条所述第二数据流包括至少一个第一比特序列，每个所述第一比特序列包括个比特，每个所述第一比特序列中的/>个比特来自所述第一数据流，每个所述第一比特序列中的/>个比特为添加的第一标识；
对所述m条第二数据流进行第二数据处理得到m条第三数据流，所述第二数据处理包括第二FEC编码，所述第二FEC编码后的每个码字包括N个比特，N＝K+S，所述K表示信息比特的数量，所述S表示校验比特的数量，所述K为大于或等于1的整数，所述S为大于或等于1的整数，所述b为大于或等于1的整数，所述e为大于或等于1的整数；
对所述m条第三数据流进行第三数据处理得到Y条调制符号流，所述Y为大于或等于1的整数，每条所述调制符号流经过了调制，每条所述调制符号流的波特率数值为参考时钟频率数值的整数倍。
64.根据权利要求63所述的方法，其特征在于，每条所述第三数据流包括至少一个第二比特序列，每个所述第二比特序列包括P+W个比特，每个所述第二比特序列中的P个比特由所述个比特经过所述第二FEC编码得到，每个所述第二比特序列中的W个比特为第二标识，所述第二标识由所述第一标识经过所述第二FEC编码得到，P＝N×b，W＝N×e。
65.根据权利要求63或64所述的方法，其特征在于，每条所述调制符号流的波特率数值为156.25M的整数倍。
66.根据权利要求63至65中任一项所述的方法，其特征在于，所述第一标识包含填充比特和/或状态字段。
67.根据权利要求63至66中任一项所述的方法，其特征在于，每条所述第一数据流还经过了卷积交织，所述卷积交织包括根据r条延迟线对输入的数据流进行延迟，所述r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特，输入数据流中的比特按照所述r条延迟线的序号依次输入所述r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，所述Q为大于或等于1的整数，所述d为大于或等于1的整数。
68.根据权利要求67所述的方法，其特征在于，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，所述K×b能被f整除。
69.根据权利要求67或68所述的方法，其特征在于，r×d×c＝K×b，所述c为大于或等于1的整数。
70.根据权利要求63至69中任一项所述的方法，其特征在于，
71.根据权利要求63至70中任一项所述的方法，其特征在于，N＝148，K＝140，5032×e能被所述b整除，且能被7整除。
72.根据权利要求71所述的方法，其特征在于，b＝629×e。
73.根据权利要求72所述的方法，其特征在于，所述第一FEC编码采用KP4编码，所述第二FEC编码采用Hamming(148,140)；
或者，
所述第一FEC编码采用KP4编码，所述第二FEC编码将K＝140个信息比特中每连续2个信息比特进行比特异或得到70个比特，并将所述70个比特进行Hamming(78,70)编码得到S＝8个校验比特，经过所述第二FEC编码得到的长度为148比特的码字包含K＝140个信息比特和S＝8个校验比特。
74.根据权利要求63至70中任一项所述的方法，其特征在于，N＝127，K＝120，2159×e能被所述b整除，且能被3整除。
75.根据权利要求74所述的方法，其特征在于，b＝2159×e。
76.根据权利要求75所述的方法，其特征在于，所述第一FEC编码采用KP4编码，所述第二FEC编码采用Hamming(127,120)；
或者，
所述第一FEC编码采用KP4编码，所述第二FEC编码将K＝120个信息比特中每连续2个信息比特进行比特异或得到60个比特，并将所述60个比特进行Hamming(67,60)编码得到S＝7个校验比特，经过所述第二FEC编码得到的的长度为127比特的码字包含K＝120个信息比特和S＝7个校验比特。
77.根据权利要求63至76中任一项所述的方法，其特征在于，所述第一数据处理还包括加扰。
78.根据权利要求63至77中任一项所述的方法，其特征在于，所述第三数据处理还包括码字交织，t个码字经过所述码字交织后得到包括t×N个比特的交织后序列，其中，所述t个码字中第i个码字包含K个比特的信息序列Bi和S个比特的校验序列Pi，0≤i≤t-1，所述交织后序列包含连续的t×K个比特的第一子序列和连续的t×S个比特的第二子序列，所述第一子序列包含B0、B1、B2、…、Bt-1共t个信息序列，所述第二子序列包含P0、P1、P2、…、Pt-1共t个校验序列。
79.根据权利要求63至78中任一项所述的方法，其特征在于，所述调制符号流的波特率为且波特率数值为/>其中所述a为大于或等于1的整数，所述G表示10^9，所述M表示10^6。
80.根据权利要求63、64、65、66、67、68、69、77、78或79所述的方法，其特征在于，N＝128，K＝120，所述调制符号流的波特率为113.4375Gbaud。
81.根据权利要求80所述的方法，其特征在于，/>
82.根据权利要求63至81中任一项所述的方法，其特征在于，对所述m条第三数据流进行第三数据处理得到Y条调制符号流包括：
对所述m条第三数据流中每组8条第三数据流进行信道交织得到1条第四数据流，以得到共Y条第四数据流；
对所述Y条第四数据流分别进行调制得到所述Y条调制符号流。
83.根据权利要求82所述的方法，其特征在于，每条所述第二数据流中的所述第一标识包括长度为个比特的同步子序列，其中，所述同步子序列位于所述第一标识中从起始位置开始的连续/>个比特。
84.根据权利要求83所述的方法，其特征在于，所述m条第三数据流中的一组8条第三数据流由所述所述m条第二数据流中的一组8条第二数据流经过所述第二FEC编码得到，由所述一组8条第三数据流经过信道交织得到的1条第四数据流包括长度为48个比特的同步序列，所述长度为48个比特的同步序列在所述1条第四数据流中是连续的，所述长度为48个比特的同步序列包括所述一组8条第二数据流各自包括的1个同步子序列总共8个同步子序列。
85.根据权利要求84所述的方法，其特征在于，所述同步序列的48个比特的取值包括0x9A、0x4A、0x26、0x65、0xB5和0xD9。
86.根据权利要求84或85所述的方法，其特征在于，所述一组8条第二数据流中第0条第二数据流包括的同步子序列0为010110；
所述一组8条第二数据流中第1条第二数据流包括的同步子序列1为011010；
所述一组8条第二数据流中第2条第二数据流包括的同步子序列2为100111；
所述一组8条第二数据流中第3条第二数据流包括的同步子序列3为010001；
所述一组8条第二数据流中第4条第二数据流包括的同步子序列4为011010；
所述一组8条第二数据流中第5条第二数据流包括的同步子序列5为011001；
所述一组8条第二数据流中第6条第二数据流包括的同步子序列6为000110；
所述一组8条第二数据流中第7条第二数据流包括的同步子序列7为101011。
87.根据权利要求82所述的方法，其特征在于，所述m条第三数据流中的一组8条第三数据流由所述所述m条第二数据流中的一组8条第二数据流经过所述第二FEC编码得到；
所述一组8条第二数据流中的第0条第二数据流、第1条第二数据流、第2条第二数据流和第3条第二数据流各自包括长度为8个比特的同步子序列；
所述一组8条第二数据流中的第4条第二数据流、第5条第二数据流、第6条第二数据流和第7条第二数据流各自包括长度为4个比特的同步子序列，其中，所述长度为4个比特的同步子序列中前2个比特与后2个比特之间间隔2个比特。
88.根据权利要求87所述的方法，其特征在于，由所述一组8条第三数据流经过信道交织得到的1条第四数据流包括长度为48个比特的同步序列，所述长度为48个比特的同步序列包括所述一组8条第二数据流各自包括的1个同步子序列总共8个同步子序列，所述长度为48个比特的同步序列中前24个比特与后24个比特之间间隔8个比特。
89.根据权利要求88所述的方法，其特征在于，所述长度为48个比特的同步序列中前24个比特的取值包括0x9A、0x4A和0x26，所述长度为48个比特的同步序列中后24个比特的取值包括0x65，0xB5和0xD9。
90.根据权利要求87至89中任一项所述的方法，其特征在于，所述一组8条第二数据流中第0条第二数据流包括的同步子序列0为01011010；
所述一组8条第二数据流中第1条第二数据流包括的同步子序列1为01101001；
所述一组8条第二数据流中第2条第二数据流包括的同步子序列2为10010110；
所述一组8条第二数据流中第3条第二数据流包括的同步子序列3为01001011；
所述一组8条第二数据流中第4条第二数据流包括的同步子序列4为0110；
所述一组8条第二数据流中第5条第二数据流包括的同步子序列5为0110；
所述一组8条第二数据流中第6条第二数据流包括的同步子序列6为0011；
所述一组8条第二数据流中第7条第二数据流包括的同步子序列7为1001。
91.根据权利要求63至82中任一项所述的方法，其特征在于，每条所述第二数据流中的所述第一标识包括长度为48个比特的同步子序列，其中，所述同步子序列中前24个比特与后24个比特之间间隔8个比特。
92.根据权利要求91所述的方法，其特征在于，所述长度为48个比特的同步子序列中前24个比特的取值包括0x9A、0x4A和0x26，所述长度为48个比特的同步子序列中后24个比特的取值包括0x65，0xB5和0xD9。
93.根据权利要求82至92中任一项所述的方法，其特征在于，N＝128，K＝120，对所述每组8条第三数据流进行信道交织得到1条第四数据流包括：
从所述每组8条第三数据流的每条第三数据流中获取1个长度为128比特的内码码字得到共8个内码码字；
轮询从所述8个内码码字中的每个所述内码码字获取2个比特得到所述第四数据流中连续的1024个比特。
94.根据权利要求63至93中任一项所述的方法，其特征在于，对m条所述第一数据流进行第一数据处理包括：
对m条所述第一数据流分别进行循环移位。
95.根据权利要求94所述的方法，其特征在于，对m条所述第一数据流分别进行循环移位之前，对m条所述第一数据流进行第一数据处理包括：
对m条所述第一数据流分别进行卷积交织。
96.根据权利要求94所述的方法，其特征在于，对m条所述第一数据流分别进行循环移位之前，所述方法还包括：
对m/4条输入数据流分别进行卷积交织；
对卷积交织后的每条输入数据流进行分发得到4条第一数据流，以得到共m条第一数据流。
97.根据权利要求94所述的方法，其特征在于，对m条所述第一数据流分别进行循环移位之前，所述方法还包括：
对m/8条输入数据流分别进行卷积交织；
对卷积交织后的每条输入数据流进行分发得到8条第一数据流，以得到共m条第一数据流。
98.一种数据处理方法，其特征在于，包括：
对接收到的Y条调制符号流进行第四数据处理得到m条第四数据流，其中，所述Y为大于或等于1的整数，每条所述第四数据流经过了解调，每条所述调制符号流的波特率数值为参考时钟频率数值的整数倍，所述Y条调制符号流由m条第三数据流进行第三数据处理得到，每条所述调制符号流经过了调制，所述m条第三数据流由m条第二数据流进行第二数据处理得到，所述m条第二数据流由m条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到，所述m为大于1的整数，每条所述第二数据流包括至少一个第一比特序列，每个所述第一比特序列包括个比特，每个所述第一比特序列中的/>个比特来自所述第一数据流，每个所述第一比特序列中的/>个比特为添加的第一标识，所述第二数据处理包括第二FEC编码，所述第二FEC编码后的每个码字包括N个比特，N＝K+S，所述K表示信息比特的数量，所述S表示校验比特的数量，所述K为大于或等于1的整数，所述S为大于或等于1的整数，所述b为大于或等于1的整数，所述e为大于或等于1的整数；
对每条所述第四数据流进行码字同步和/或帧同步。
99.一种数据处理装置，其特征在于，包括：第一数据处理单元、第二数据处理单元和第三数据处理单元；
所述第一数据处理单元用于：对m条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到m条第二数据流，所述m为大于1的整数，每条所述第二数据流包括至少一个第一比特序列，每个所述第一比特序列包括个比特，每个所述第一比特序列中的/>个比特来自所述第一数据流，每个所述第一比特序列中的/>个比特为添加的第一标识；
所述第二数据处理单元用于：对所述m条第二数据流进行第二数据处理得到m条第三数据流，所述第二数据处理包括第二FEC编码，所述第二FEC编码后的每个码字包括N个比特，N＝K+S，所述K表示信息比特的数量，所述S表示校验比特的数量，所述K为大于或等于1的整数，所述S为大于或等于1的整数，所述b为大于或等于1的整数，所述e为大于或等于1的整数；
所述第三数据处理单元用于：对所述m条第三数据流进行第三数据处理得到Y条调制符号流，所述Y为大于或等于1的整数，每条所述调制符号流经过了调制，每条所述调制符号流的波特率数值为参考时钟频率数值的整数倍。
100.根据权利要求99所述的数据处理装置，其特征在于，每条所述第三数据流包括至少一个第二比特序列，每个所述第二比特序列包括P+W个比特，每个所述第二比特序列中的P个比特由所述个比特经过所述第二FEC编码得到，每个所述第二比特序列中的W个比特为第二标识，所述第二标识由所述第一标识经过所述第二FEC编码得到，P＝N×b，W＝N×e。
101.根据权利要求99或100所述的数据处理装置，其特征在于，每条所述调制符号流的波特率数值为156.25M的整数倍。
102.根据权利要求99至101中任一项所述的数据处理装置，其特征在于，所述第一标识包含填充比特和/或状态字段。
103.根据权利要求99至102中任一项所述的数据处理装置，其特征在于，每条所述第一数据流还经过了卷积交织，所述卷积交织包括根据r条延迟线对输入的数据流进行延迟，所述r为大于1的整数，每条延迟线包括的存储单元数量各不相同，存储单元数量最小的延迟线包括0个存储单元，每相邻两条延迟线的存储单元数量的差值为Q，每个存储单元用于存储d个比特，输入数据流中的比特按照所述r条延迟线的序号依次输入所述r条延迟线，每条延迟线单次输入d个比特且单次输出d个比特，经过卷积交织后输出的数据流中连续的r*d个比特包括每条延迟线输出的d个比特，所述Q为大于或等于1的整数，所述d为大于或等于1的整数。
104.根据权利要求103所述的数据处理装置，其特征在于，经过卷积交织后每输出f个比特，卷积交织对应的输入输出开关位于第0条延迟线，所述K×b能被f整除。
105.根据权利要求103或104所述的数据处理装置，其特征在于，r×d×c＝K×b，所述c为大于或等于1的整数。
106.根据权利要求99至105中任一项所述的数据处理装置，其特征在于，
107.根据权利要求99至106中任一项所述的数据处理装置，其特征在于，N＝148，K＝140，5032×e能被所述b整除，且能被7整除。
108.根据权利要求107所述的数据处理装置，其特征在于，b＝629×e。
109.根据权利要求108所述的数据处理装置，其特征在于，所述第一FEC编码采用KP4编码，所述第二FEC编码采用Hamming(148,140)；
或者，
所述第一FEC编码采用KP4编码，所述第二FEC编码将K＝140个信息比特中每连续2个信息比特进行比特异或得到70个比特，并将所述70个比特进行Hamming(78,70)编码得到S＝8个校验比特，经过所述第二FEC编码得到的长度为148比特的码字包含K＝140个信息比特和S＝8个校验比特。
110.根据权利要求99至106中任一项所述的数据处理装置，其特征在于，N＝127，K＝120，2159×e能被所述b整除，且能被3整除。
111.根据权利要求110所述的数据处理装置，其特征在于，b＝2159×e。
112.根据权利要求111所述的数据处理装置，其特征在于，所述第一FEC编码采用KP4编码，所述第二FEC编码采用Hamming(127,120)；
或者，
所述第一FEC编码采用KP4编码，所述第二FEC编码将K＝120个信息比特中每连续2个信息比特进行比特异或得到60个比特，并将所述60个比特进行Hamming(67,60)编码得到S＝7个校验比特，经过所述第二FEC编码得到的的长度为127比特的码字包含K＝120个信息比特和S＝7个校验比特。
113.根据权利要求99至112中任一项所述的数据处理装置，其特征在于，所述第一数据处理还包括加扰。
114.根据权利要求99至113中任一项所述的数据处理装置，其特征在于，所述第三数据处理还包括码字交织，t个码字经过所述码字交织后得到包括t×N个比特的交织后序列，其中，所述t个码字中第i个码字包含K个比特的信息序列Bi和S个比特的校验序列Pi，0≤i≤t-1，所述交织后序列包含连续的t×K个比特的第一子序列和连续的t×S个比特的第二子序列，所述第一子序列包含B0、B1、B2、…、Bt-1共t个信息序列，所述第二子序列包含P0、P1、P2、…、Pt-1共t个校验序列。
115.根据权利要求99至114中任一项所述的数据处理装置，其特征在于，所述调制符号流的波特率为且波特率数值为/>其中所述a为大于或等于1的整数，所述G表示10^9，所述M表示10^6。
116.根据权利要求99、100、101、102、103、104、105、113、114或115所述的数据处理装置，其特征在于，N＝128，K＝120，所述调制符号流的波特率为113.4375Gbaud。
117.根据权利要求116所述的数据处理装置，其特征在于，
118.根据权利要求99至117中任一项所述的数据处理装置，其特征在于，所述第三数据处理单元具体用于：
对所述m条第三数据流中每组8条第三数据流进行信道交织得到1条第四数据流，以得到共Y条第四数据流；
对所述Y条第四数据流分别进行调制得到所述Y条调制符号流。
119.根据权利要求118所述的数据处理装置，其特征在于，每条所述第二数据流中的所述第一标识包括长度为个比特的同步子序列，其中，所述同步子序列位于所述第一标识中从起始位置开始的连续/>个比特。
120.根据权利要求119所述的数据处理装置，其特征在于，所述m条第三数据流中的一组8条第三数据流由所述所述m条第二数据流中的一组8条第二数据流经过所述第二FEC编码得到，由所述一组8条第三数据流经过信道交织得到的1条第四数据流包括长度为48个比特的同步序列，所述长度为48个比特的同步序列在所述1条第四数据流中是连续的，所述长度为48个比特的同步序列包括所述一组8条第二数据流各自包括的1个同步子序列总共8个同步子序列。
121.根据权利要求120所述的数据处理装置，其特征在于，所述同步序列的48个比特的取值包括0x9A、0x4A、0x26、0x65、0xB5和0xD9。
122.根据权利要求120或121所述的数据处理装置，其特征在于，所述一组8条第二数据流中第0条第二数据流包括的同步子序列0为010110；
所述一组8条第二数据流中第1条第二数据流包括的同步子序列1为011010；
所述一组8条第二数据流中第2条第二数据流包括的同步子序列2为100111；
所述一组8条第二数据流中第3条第二数据流包括的同步子序列3为010001；
所述一组8条第二数据流中第4条第二数据流包括的同步子序列4为011010；
所述一组8条第二数据流中第5条第二数据流包括的同步子序列5为011001；
所述一组8条第二数据流中第6条第二数据流包括的同步子序列6为000110；
所述一组8条第二数据流中第7条第二数据流包括的同步子序列7为101011。
123.根据权利要求118所述的数据处理装置，其特征在于，所述m条第三数据流中的一组8条第三数据流由所述所述m条第二数据流中的一组8条第二数据流经过所述第二FEC编码得到；
所述一组8条第二数据流中的第0条第二数据流、第1条第二数据流、第2条第二数据流和第3条第二数据流各自包括长度为8个比特的同步子序列；
所述一组8条第二数据流中的第4条第二数据流、第5条第二数据流、第6条第二数据流和第7条第二数据流各自包括长度为4个比特的同步子序列，其中，所述长度为4个比特的同步子序列中前2个比特与后2个比特之间间隔2个比特。
124.根据权利要求123所述的数据处理装置，其特征在于，由所述一组8条第三数据流经过信道交织得到的1条第四数据流包括长度为48个比特的同步序列，所述长度为48个比特的同步序列包括所述一组8条第二数据流各自包括的1个同步子序列总共8个同步子序列，所述长度为48个比特的同步序列中前24个比特与后24个比特之间间隔8个比特。
125.根据权利要求124所述的数据处理装置，其特征在于，所述长度为48个比特的同步序列中前24个比特的取值包括0x9A、0x4A和0x26，所述长度为48个比特的同步序列中后24个比特的取值包括0x65，0xB5和0xD9。
126.根据权利要求123至125中任一项所述的数据处理装置，其特征在于，所述一组8条第二数据流中第0条第二数据流包括的同步子序列0为01011010；
所述一组8条第二数据流中第1条第二数据流包括的同步子序列1为01101001；
所述一组8条第二数据流中第2条第二数据流包括的同步子序列2为10010110；
所述一组8条第二数据流中第3条第二数据流包括的同步子序列3为01001011；
所述一组8条第二数据流中第4条第二数据流包括的同步子序列4为0110；
所述一组8条第二数据流中第5条第二数据流包括的同步子序列5为0110；
所述一组8条第二数据流中第6条第二数据流包括的同步子序列6为0011；
所述一组8条第二数据流中第7条第二数据流包括的同步子序列7为1001。
127.根据权利要求99至118中任一项所述的数据处理装置，其特征在于，每条所述第二数据流中的所述第一标识包括长度为48个比特的同步子序列，其中，所述同步子序列中前24个比特与后24个比特之间间隔8个比特。
128.根据权利要求127所述的数据处理装置，其特征在于，所述长度为48个比特的同步子序列中前24个比特的取值包括0x9A、0x4A和0x26，所述长度为48个比特的同步子序列中后24个比特的取值包括0x65，0xB5和0xD9。
129.根据权利要求118至128中任一项所述的数据处理装置，其特征在于，N＝128，K＝120，所述第三数据处理单元具体用于：
从所述每组8条第三数据流的每条第三数据流中获取1个长度为128比特的内码码字得到共8个内码码字；
轮询从所述8个内码码字中的每个所述内码码字获取2个比特得到所述第四数据流中连续的1024个比特。
130.根据权利要求99至129中任一项所述的数据处理装置，其特征在于，所述第一数据处理单元具体用于：
对m条所述第一数据流分别进行循环移位。
131.根据权利要求130所述的数据处理装置，其特征在于，对m条所述第一数据流分别进行循环移位之前，所述第一数据处理单元具体用于：
对m条所述第一数据流分别进行卷积交织。
132.根据权利要求130所述的数据处理装置，其特征在于，所述数据处理装置还包括卷积交织单元和分发单元，对m条所述第一数据流分别进行循环移位之前，所述卷积交织单元用于对m/4条输入数据流分别进行卷积交织；
所述分发单元用于对卷积交织后的每条输入数据流进行分发得到4条第一数据流，以得到共m条第一数据流。
133.根据权利要求130所述的数据处理装置，其特征在于，所述数据处理装置还包括卷积交织单元和分发单元，对m条所述第一数据流分别进行循环移位之前，所述卷积交织单元用于对m/8条输入数据流分别进行卷积交织；
所述分发单元用于对卷积交织后的每条输入数据流进行分发得到8条第一数据流，以得到共m条第一数据流。
134.一种数据处理装置，其特征在于，包括：数据处理单元和同步单元；
所述数据处理单元用于：对接收到的Y条调制符号流进行第四数据处理得到m条第四数据流，其中，所述Y为大于或等于1的整数，每条所述第四数据流经过了解调，每条所述调制符号流的波特率数值为参考时钟频率数值的整数倍，所述Y条调制符号流由m条第三数据流进行第三数据处理得到，每条所述调制符号流经过了调制，所述m条第三数据流由m条第二数据流进行第二数据处理得到，所述m条第二数据流由m条经过第一前向纠错FEC编码的第一数据流进行第一数据处理得到，所述m为大于1的整数，每条所述第二数据流包括至少一个第一比特序列，每个所述第一比特序列包括个比特，每个所述第一比特序列中的/>个比特来自所述第一数据流，每个所述第一比特序列中的/>个比特为添加的第一标识，所述第二数据处理包括第二FEC编码，所述第二FEC编码后的每个码字包括N个比特，N＝K+S，所述K表示信息比特的数量，所述S表示校验比特的数量，所述K为大于或等于1的整数，所述S为大于或等于1的整数，/>所述b为大于或等于1的整数，所述e为大于或等于1的整数；
所述同步单元用于：对每条所述第四数据流进行码字同步和/或帧同步。
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