CN117855137A - 芯片及其制备方法、电子设备 - Google Patents

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Abstract

本申请实施例提供一种芯片及其制备方法、电子设备，涉及半导体技术领域，用于提高芯片中导电部件的良率。芯片包括第一介质层，第一介质层包括第一区域和第二区域；电阻层和电阻保护层依次层叠设置在第一介质层上的第一区域内；电阻保护层包括刻蚀停止层和刻蚀阻挡层，刻蚀停止层设置在刻蚀阻挡层与电阻层之间；刻蚀阻挡层具有第一过孔，刻蚀停止层具有第二过孔。第二介质层设置在第一介质层上且覆盖电阻保护层。第一导电柱贯穿第二介质层，并穿过第一过孔和第二过孔与电阻层电连接；其中，刻蚀阻挡层用于作为形成电阻层的第一刻蚀过程中的刻蚀保护层，刻蚀停止层用于作为形成第一过孔的第二刻蚀过程中的刻蚀保护层。

Description

芯片及其制备方法、电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种芯片及其制备方法、电子设备。
背景技术
随着电子技术的发展，用户对电子设备的性能要求越来越高，使得电子设备中芯片尺寸越来越大、数量越来越多。但随着电子设备不断向集成化、超薄化趋势发展，电子设备中的芯片也不得不向小型化发展。
而当前的一些产品中，芯片不仅包括晶体管等有源器件，还会包括电阻层等无源器件。在这种有源器件和无源器件集成的芯片中，电阻层的良率问题一直是本领域技术人员难以突破的技术关卡。
发明内容
本申请实施例提供一种芯片及其制备方法、电子设备，用于提高芯片中电阻层的良率。
为达到上述目的，本实施例采用如下技术方案：
本申请实施例的第一方面，提供一种芯片，芯片可以是裸芯片，也可以是封装后的芯片。
芯片包括第一介质层，第一介质层包括第一区域和第二区域；电阻层和电阻保护层，依次层叠设置在第一介质层上的第一区域内。其中，电阻保护层包括刻蚀停止层和刻蚀阻挡层，刻蚀停止层设置在刻蚀阻挡层与电阻层之间。第二介质层设置在第一介质层上且覆盖电阻保护层；第一介质层与第二介质层的材料不同。第一导电柱贯穿第二介质层和电阻保护层，并与电阻层电连接。第一导电柱包括第一导电柱本体和第一填充层，第一填充层覆盖第一导电柱本体的侧面和底面；第一填充层中与第二介质层接触的部分的厚度，大于，第一填充层中位于第一导电柱本体底面的部分的厚度。
本申请实施例提供的芯片，电阻层上方的电阻保护层包括刻蚀停止层和刻蚀阻挡层，刻蚀阻挡层作为对电阻膜进行刻蚀以形成电阻层时的阻挡层，来保护电阻层的图案形状。刻蚀停止层作为对刻蚀阻挡层进行刻蚀以形成放置第一导电柱的第一过孔时的停止层。这样一来，由于刻蚀停止层的存在，使得无论采用什么刻蚀工艺在刻蚀阻挡层上形成开口，都几乎不会对刻蚀停止层下方的电阻层产生影响，以保证电阻层的良率。而后续需要制备第一导电柱时，再采用单独的刻蚀步骤在刻蚀停止层上形成第二过孔，通过调整刻蚀条件，可以最大程度的降低对电阻层的损伤，提高电阻层的良率。而且，在制备第一导电柱之前，不露出电阻层，可减少电阻层的暴露时间，降低电阻层被氧化的概率，可进一步提高电阻层的良率。再者，第一填充层中与第二介质层接触的部分的厚度做到比较大，可以提高对第一导电柱本体和第二介质层之间缝隙的填充效果，提高第一导电柱本体与第二介质层的粘结度。第一填充层中位于第一导电柱本体底面的部分的厚度做到比较小，可以降低第一填充层对第一导电柱导电性能的影响。
在一种可能的实现方式中，电阻层包括与第一导电柱接触的第一部分和与电阻保护层接触的第二部分，第一部分的厚度与第二部分的厚度之比的取值范围为0.2-1。本申请实施例提供的芯片，在制备过程中，通过电阻保护层对电阻层进行保护，在制备第一导电柱之前，不露出电阻层。使得第一部分的暴露时间短，损伤较小。而且在需要露出电阻层时，是采用单独的刻蚀工艺对电阻保护层进行开孔处理，第一部分几乎不会存在过刻损伤的情况。因此，本申请实施例提供的芯片中，可降低芯片制备过程中对电阻层位于第一导电柱下方的第一部分的损伤，电阻层中第一部分的厚度与第二部分的厚度之比可达到0.2-1。与相关技术中电阻层的第一部分几乎全部损伤相比，本申请芯片中电阻层的实际阻值与设定阻值更为接近，可以有效改善电阻层损伤引起的阻值偏差，提升芯片性能。
在一种可能的实现方式中，电阻保护层还包括氧化阻挡层，氧化阻挡层设置在刻蚀停止层与电阻层之间，氧化阻挡层具有第三过孔，第三过孔与第二过孔连通。通过设置氧化阻挡层，可以阻止电阻保护层对电阻层的氧化。
在一种可能的实现方式中，氧化阻挡层的材料包括氮化硅，刻蚀停止层的材料包括氧化硅，刻蚀阻挡层的材料包括氮化硅。这是一种低成本的实现方式。
在一种可能的实现方式中，电阻层的材料包括氮化钛、氮化钽或者氧化钛。这是一种低成本的实现方式。
在一种可能的实现方式中，芯片还包括第二导电柱和晶体管；晶体管设置在第一介质层远离第二介质层一侧，晶体管在第一介质层上的投影与电阻层在第一介质层上的投影不交叠；第二导电柱贯穿第二介质层和第一介质层、与晶体管电连接。本申请实施例提供的制备，可以实现在保证电阻层产品良率的基础上，兼容电阻层所在区域的第一导电柱与晶体管所在区域的第二导电柱的制备。
在一种可能的实现方式中，第二导电柱包括第二导电柱本体和第二填充层；第二填充层覆盖第二导电柱本体的侧面，第二导电柱本体与晶体管接触。这是一种可能的结构。
在一种可能的实现方式中，第二导电柱还包括第三导电柱本体和第三填充层；第三导电柱本体设置在第二导电柱本体远离晶体管一侧，第三填充层覆盖第三导电柱本体的侧面和底面。这是一种可能的结构。
在一种可能的实现方式中，第三填充层位于第三导电柱本体侧面的部分的厚度，大于，第三填充层位于第三导电柱本体底面的部分的厚度。这是一种可能的结构。
在一种可能的实现方式中，第二导电柱本体伸入晶体管，第二导电柱本体伸入晶体管的部分与第一介质层远离第二介质层的表面接触。这样一来，即使在后续制备过程中有酸性研磨液或者刻蚀液等溶液从第二导电柱与第二介质膜之间的缝隙处流入，也会先与第二导电柱端部位于凹槽内的部分接触，可降低酸性研磨液或者刻蚀液等溶液对晶体管的损害。
在一种可能的实现方式中，芯片还包括第一导电图案和第二导电图案；第一导电图案和第二导电图案设置在第二介质层远离第一介质层一侧；第一导电柱与第一导电图案电连接，第二导电柱与第二导电图案电连接。电阻层的信号通过第一导电柱转接至第一导电图案，晶体管的信号通过第二导电柱转接至第二导电图案。
本申请实施例的第二方面，提供一种电子设备，包括第一方面任一项的芯片和电路板，芯片设置在电路板上。
本申请实施例的第三方面，提供一种芯片的制备方法，包括：形成第一介质膜；在第一介质膜上依次形成层叠设置的电阻膜和电阻保护膜，电阻膜覆盖第一介质膜，电阻保护膜位于第一介质膜的第一区域内；电阻保护膜包括刻蚀停止膜和刻蚀阻挡膜，刻蚀停止膜位于刻蚀阻挡膜与电阻膜之间；对电阻膜进行第一刻蚀，形成电阻层；刻蚀阻挡膜用于作为形成电阻层的第一刻蚀过程中的刻蚀保护层，电阻层位于第一区域内；形成第二介质膜；第二介质膜形成在第一介质膜上、且覆盖电阻保护膜；通过第二刻蚀，形成贯穿第二介质膜的第四过孔和贯穿刻蚀阻挡膜的第一过孔；刻蚀停止膜用于作为形成第一过孔的第二刻蚀过程中的刻蚀保护层；在刻蚀停止膜上形成第二过孔，形成贯穿第二介质膜和电阻保护膜的第一开口及电阻保护层；在第一开口内形成第一导电柱，并形成第二介质层；第一导电柱与电阻层电连接，第一导电柱包括第一导电柱本体和第一填充层，第一填充层覆盖第一导电柱本体的侧面和底面；第一填充层中与第二介质层接触的部分的厚度，大于，第一填充层中位于第一导电柱本体底面的部分的厚度。
本申请实施例提供的芯片的制备方法，电阻层上方的电阻保护层包括刻蚀停止层和刻蚀阻挡层，刻蚀阻挡层作为对电阻膜进行刻蚀以形成电阻层时的阻挡层，来保护电阻层的图案形状。刻蚀停止层作为对刻蚀阻挡层进行刻蚀以形成放置第一导电柱的开口时的停止层。这样一来，由于刻蚀停止层的存在，使得第二刻蚀过程中无论采用什么刻蚀工艺在刻蚀阻挡膜上形成第一过孔，都几乎不会对刻蚀停止层下方的电阻层产生影响。既可以提高电阻层的良率，又可以提高芯片制备过程中对工艺的兼容性。而后续需要制备第一导电柱时，再采用单独的刻蚀步骤在刻蚀停止层上形成第二过孔，通过调整刻蚀条件，可以最大程度的降低对电阻层的损伤，提高电阻层的良率。而且，在制备第一导电柱之前，不露出电阻层，可减少电阻层的暴露时间，降低电阻层被氧化的概率，可进一步提高电阻层的良率。再者，第一填充层中与第二介质层接触的部分的厚度做到比较大，可以提高对第一导电柱本体和第二介质层之间缝隙的填充效果，提高第一导电柱本体与第二介质层的粘结度。第一填充层中位于第一导电柱本体底面的部分的厚度做到比较小，可以降低第一填充层对第一导电柱导电性能的影响。
在一种可能的实现方式中，形成第一介质膜之前，制备方法还包括：形成晶体管；晶体管在第一介质膜上的投影与电阻层在第一介质膜上的投影不交叠；形成贯穿第二介质膜的第一开口的同时，制备方法还包括：形成贯穿第二介质膜和第一介质膜的第二开口，以形成第一介质层；第二开口露出晶体管。本申请实施例提供的制备方法，电阻层所在区域的第一导电柱与晶体管所在区域的第二导电柱的制备工艺可以兼容。例如，同步形成第一开口和第二开口。也就是说，本申请实施例提供的芯片的制备方法，可以实现在保证电阻层产品良率的基础上，兼容第一导电柱和第二导电柱的制备工艺。
在一种可能的实现方式中，去除电阻保护膜中位于第一开口下方的部分之前，制备方法还包括：形成第一填充膜和第二填充膜；第一填充膜覆盖第一开口的侧壁，第二填充膜覆盖第二开口的侧壁。第二填充膜的存在，可以提高后续形成的第二导电柱本体与第二开口的粘附性。
在一种可能的实现方式中，去除电阻保护膜中位于第一开口下方的部分之前，制备方法还包括：在第二开口内形成第二导电柱本体，第二导电柱本体与晶体管接触，第二填充膜位于第二导电柱本体侧面的部分作为第二填充层。这是一种可能的实现方式。
在一种可能的实现方式中，在第一开口内形成第一导电柱，并形成第二介质层，包括：形成覆盖第二介质膜的第三填充膜；在第三填充膜上形成导电膜；对第三填充膜、导电膜以及第二介质膜进行研磨，形成第一填充层、第一导电柱本体以及第二介质层；第一导电柱本体位于第一开口内，第三填充膜位于第一开口内的部分以及剩余的第一填充膜作为第一填充层；第一填充层覆盖第一导电柱本体的底面和侧面；第一导电柱包括第一填充层和第一导电柱本体。采用上述制备方法形成第一导电柱，在制备第一导电柱时，可以同步完成对第二导电柱的化学机械研磨，同步完成第二导电柱的制备。因此，可以减少工艺步骤、降低成本、提升效率。
在一种可能的实现方式中，形成第一填充层、第一导电柱本体以及第二介质层的同时，还形成第三导电柱本体和第三填充层；第三导电柱本体设置在第二导电柱本体远离晶体管一侧，第三填充膜位于第二开口的部分以及第二填充膜位于第三导电柱本体侧面的部分作为第三填充层，第三填充层覆盖第三导电柱本体的底面和侧面。这是一种可能的结构。
在一种可能的实现方式中，电阻保护膜还包括氧化阻挡膜；氧化阻挡膜设置在刻蚀停止膜与电阻层之间；制备方法还包括在形成贯穿氧化阻挡膜的第三过孔，第三过孔与第二过孔连通。通过设置氧化阻挡膜，可以阻止电阻保护膜对电阻层的氧化。
附图说明
图1为本申请实施例提供的一种电子设备的框架示意图；
图2A-图2D为本申请实施例示意的一种芯片的制备过程示意图；
图3-图5为本申请实施例示意的又一种芯片的制备过程示意图；
图6为本申请实施例提供的一种芯片的制备方法的流程图；
图7-图16为本申请实施例提供的一种芯片的制备过程示意图。
附图标记：
1-电子设备；2-显示模组；3-中框；4-壳体；5-盖板；200-衬底；10-晶体管；20-转接图案；30′-第一介质膜；30-第一介质层；40′-电阻层膜；40-电阻层；41-第一部分；42-第二部分；50-电阻保护层；51-氧化阻挡层；52-刻蚀停止层；53-刻蚀阻挡层；50′-电阻保护膜；51′-氧化阻挡膜；52′-刻蚀停止膜；53′-刻蚀阻挡膜；50″-电阻保护基膜；51″-氧化阻挡基膜；52″-刻蚀停止基膜；53″-刻蚀阻挡基膜；531-第一过孔；521-第二过孔；511-第三过孔；60′-第二介质膜；60-第二介质层；62-第四过孔；71′-第三开口；71-第一导电柱；711′-第三填充膜；711-第一填充层；7111-第一填充部分；7112-第二填充部分；712′-导电膜；712-第一导电柱本体；72′-第二开口；72-第二导电柱；721-第二导电柱本体；722-第二填充层；723-第三导电柱本体；724-第三填充层；73′-第一开口；80′-第一填充基膜；81-第一填充膜；82-第二填充膜；821-第三填充部分；822-第四填充部分；91-第一导电图案；92-第二导电图案。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，本申请实施例中，术语“第一”、“第二”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本申请实施例中，“上”、“下”、“左”以及“右不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。
在本申请实施例中，除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
在描述一些实施例时，可能使用了“电连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“电连接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“电连接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
在本申请实施例中，“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
本申请实施例中参照作为理想化示例性附图的剖视图和/或平面图和/或等效电路图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本申请实施例提供一种的电子设备。该电子设备例如为消费性电子产品、家居式电子产品、车载式电子产品、金融终端产品、通信电子产品。其中，消费性电子产品如为手机(mobile phone)、平板电脑(pad)、笔记本电脑、电子阅读器、个人计算机(personalcomputer，PC)、个人数字助理(personal digital assistant，PDA)、桌面显示器、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、无人机等。家居式电子产品如为智能门锁、电视、遥控器、冰箱、充电家用小型电器(例如豆浆机、扫地机器人)等。车载式电子产品如为车载导航仪、车载高密度数字视频光盘(digital video disc，DVD)等。金融终端产品如为自动取款机(automated teller machine，ATM)机、自助办理业务的终端等。通信电子产品如为服务器、存储器、基站等通信设备。
本申请实施例对上述电子设备的具体形式不做特殊限制。以下实施例为了方便说明，均是以电子设备为手机为例进行举例说明。
在此情况下，如图1所示，电子设备1主要包括显示模组2、中框3、壳体(或者称为电池盖、后壳)4以及盖板5。
显示模组2具有能够看到显示画面的出光侧和与上述出光侧相对设置的背面，显示模组2的背面靠近中框3，盖板5设置在显示模组2的出光侧。
上述显示模组2，包括显示屏(display panel，DP)。
在本申请的一种可能的实施例中，显示模组2为液晶显示模组。在此情况下，上述显示屏为液晶显示屏(liquid crystal display，LCD)。基于此，显示模组2还包括位于液晶显示屏背面(远离LCD用于显示画面的一侧面)的背光模组(back light unit，BLU)。
背光模组可以向液晶显示屏提供光源，以使得液晶显示屏中的各个亚像素(subpixel)能够发光以实现图像显示。
或者，在本申请的另一种可能的实施例中，显示模组2为有机发光二极管显示模组。在此情况下，上述显示屏为有机发光二极管(organic lightemitting diode，OLED)显示屏。由于OLED显示屏中每个亚像素内设置有电致发光层，所以可以使得OLED显示屏在接收到工作电压后，实现自发光。在此情况下，具有OLED显示屏的显示模组2中无需再设置上述背光模组。
盖板5位于显示模组2远离中框3一侧，盖板5例如可以是盖板玻璃(cover glass，CG)，该盖板玻璃可以具有一定的韧性。
中框3位于显示模组2和壳体4之间，中框3远离显示模组2的表面用于安装电池、印刷电路板(printed circuit board，PCB)、摄像头(camera)、天线等内部元件。壳体4与中框3盖合后，上述内部元件位于壳体4与中框3之间。
上述电子设备1还包括设置于PCB上的处理器(center processing unit，CPU)芯片、射频芯片、射频功率放大器((power amplifier，PA)芯片、系统级芯片(system on achip，SOC)、电源管理芯片(power management integrated circuits，PMIC)、存储芯片(例如高带宽存储器(high bandwidth memory，HBM))、音频处理器芯片、触摸屏控制芯片、NANDflash(闪存)、图像传感器芯片、充电保护芯片等芯片，PCB用于承载上述芯片，并与上述芯片完成信号交互。
芯片(或者称之为逻辑集成器件，或者称之为集成电路器件)自身的可靠性等性能，对电子设备的使用寿命和性能有着直接的影响。
芯片制备过程通常包括前段制程(front end of line，FEOL)、中段制程(midendof line，MEOL)以及后段制程(back end of line，BEOL)。
如图2A所示，前段制程用于形成晶体管。示例的，晶体管包括源极S，漏极D以及栅极G。
如图2B所示，中段制程用于形成将多个晶体管中的导电图案引出至同一平面的转接层。转接层中的导电柱与晶体管的源极S、漏极D、栅极G电连接。转接层的形成，通常先形成具有孔的介质层，介质层中的孔位于导电图案上方，然后再用填孔技术形成导电柱。
其中，如图2C所示，在一些工艺节点中，中段制程形成的转接层包括两部分，第一部分为：设置在晶体管表面的转接金属和包裹在转接金属外围的第一中段介质层，转接金属与晶体管的源极S、漏极D、栅极G电连接。第二部分为：设置在转接金属表面的导电柱和包裹在导电柱外围的第二中段介质层，导电柱与转接金属电连接。转接金属例如为条状，导电柱例如为柱状。本申请中将在中段工艺中形成的包裹在转接金属外围的介质层称为第一中段介质层，将包裹在导电柱外围的介质层称为第二中段介质层。
图2C的这种结构，可以优化后段制程中重布线层的排布。
以下为了便于说明，以中段制程形成的结构为图2C所示的结构为例进行示意。
如图2D所示，后段制程用于形成位于转接层上的重布线层。晶体管中的信号通过转接层传输至重布线层，从而引出至重布线层表面的信号端。芯片形成后，信号端暴露于芯片的表面。例如，信号端作为芯片的焊盘。
当前的一些芯片中，芯片不仅包括晶体管等有源器件，还会包括电阻等无源器件。在一些技术中，电阻等无源器件会在中段制程中同步形成。
在一些技术中，示意一种用于制备集成有晶体管和电阻的芯片的制备方法，包括：
S10、如图3所示，在前段制程制备的晶体管上，通过中段制程形成第一中段介质层和转接金属，然后在第一中段介质层上形成第一介质膜，接着在第一介质膜的第一区域上依次形成层叠的电阻层和刻蚀阻挡膜；下来在第一介质膜上形成第二介质膜，第二介质膜覆盖位于第一区域上的刻蚀阻挡膜。
电阻层与第一中段介质层中制备的转接金属错位设置，或者理解为，电阻层在第一介质膜上的投影与转接金属在第一介质膜上的投影不交叠。也就是说，电阻层的位置对应第一介质膜的第一区域，转接金属的位置对应第一介质膜的第二区域，第一区域和第二区域不交叠。
S20、如图4所示，形成贯穿第二介质膜和刻蚀阻挡膜的第一过孔，以及，形成贯穿第一介质膜和第二介质膜的第二过孔，第一介质膜中保留下来的部分作为第一介质层、第二介质膜中保留下来的部分作为第二介质层、刻蚀阻挡膜中保留下来的部分作为刻蚀阻挡层。
此处，通过设置第一过孔露出电阻层，并通过设置第二过孔露出转接金属。
S30、在第一过孔内形成第一导电柱，在第二过孔内形成第二导电柱。
由于通常情况下，转接金属上方的第一介质膜的厚度(沿芯片厚度反向的尺寸)，大于，电阻保护膜的厚度。而且，第二介质膜位于转接金属上方的部分的厚度，大于，第二介质膜位于电阻层上方的部分的厚度。也就是说，第二介质膜位于电阻层上方的部分的厚度与电阻保护膜的厚度之和，小于，第二介质膜的厚度与第一介质膜的厚度之和。在同步形成第一过孔和第二过孔时，由于刻蚀时间、刻蚀液浓度、工艺环境等条件都相同，因此，第一过孔会比第二过孔先准备完成。但是，工艺还没有停止，这就导致刻蚀液会继续对电阻层进行损伤，影响电阻层的良率。而且，如图5所示，若第一导电柱下方的电阻层损害程度比较高，而第一导电柱与第一过孔的侧壁处又存在缝隙，也会影响第一导电柱与电阻层中位于电阻保护层下方的部分的电连接效果。
基于此，本申请实施例提供一种芯片及其制备方法，用于提高芯片中导电部件的良率，同时兼容部件的制备工艺。
本申请实施例提供的芯片可以应用于上述电子设备中，本申请实施例提供的芯片可以是未封装的裸芯片，未封装的裸芯片可以包括一个集成电路块(可以称为二维(2D)裸芯片)，未封装的裸芯片也可以包括多个集成电路块(可以称为三维(3D)裸芯片)。本申请实施例提供的芯片也可以是封装后的芯片，封装后的芯片中可以包括一个裸芯片，也可以包括多个裸芯片。
以下，以几个示例，对本申请实施例提供的芯片及制备方法进行示意说明。
示例一
本申请实施例提供一种芯片的制备方法，如图6所示，包括：
S000、如图7所示，提供转接金属20。
在一些实施例中，步骤S000包括：
S010、在衬底200上形成晶体管10。
其中，在芯片作为射频器件应用于基站等电子设备中时，衬底200的材料为绝缘材料。在芯片作为功率器件应用于手机等电子设备中时，衬底200的材料为导电材料。
晶体管10是电子电路中的基本元素，具有至少一个引线接点，引线接点用于与布线互连电连接，以完成信号传输。晶体管10可以是晶体管、二极管等。例如，晶体管10为晶体管，晶体管10包括的引线接点为源极S、漏极D、栅极G。
芯片可以包括一个晶体管10，也可以包括多个晶体管10，本申请实施例提供的芯片的制备方法仅是以芯片中的一个晶体管10为例，对芯片中各部分的结构进行示意说明。芯片包括多个晶体管10的情况下，多个晶体管10可以是同一种类型的晶体管，也可以是不同种类型的晶体管。本申请实施例对芯片中的晶体管10的数量、种类、排布方式不做限定，根据需要合理设置即可。
示例的，如图7所示，晶体管10包括互补金属氧化物半导体器件(complementarymetal oxide semiconductor，CMOS)，CMOS的源极S、漏极D以及栅极G均为晶体管10的引线接点。其中，图7中还示意出了位于栅极G下方的栅绝缘层和位于栅极G侧面的侧墙。图7中示意的晶体管10的结构仅为一种示意，不做任何限定。
或者，示例的，晶体管10为高电子迁移率晶体管(high electron mobilitytransistor，HEMT)、异质结双极晶体管(heterojunction bipolar transistor，HBT)、双极结型晶体管(bipolar junction transistor，BJT)等。
S020、在晶体管10的表面形成层间介质层(inter level dielectric，ILD)，和贯穿层间介质层的转接金属(转接金属20)。
不对转接金属俯视图的形状进行限定，例如可以为条状、柱状等任意形状。转接金属可以作为本申请实施例中的转接金属20。当然，也可以是转接金属上的其他导电图案作为本申请实施例中的转接金属20，此处仅为一种示意。芯片包括的转接金属20可以是一个，也可以是多个。
转接金属20的材料，例如可以为钼(Mo)。层间介质层ILD的材料，例如可以是氮化硅。
S100、如图8A所示，在转接金属20上形成第一介质膜30′。
示例的，第一介质膜30′覆盖层间介质层ILD和转接金属20。当然，本申请实施例并不限定为在图7所示结构的基础上形成第一介质膜30′，此处仅为一种示意。
S200、如图8B所示，在第一介质膜30′上形成电阻膜40′和电阻保护膜50′。
电阻膜40′位于第一介质膜30′远离层间介质层ILD一侧，电阻保护膜50′位于电阻层40远离第一介质膜30′的表面上。电阻膜40′覆盖第一介质膜30′，电阻保护膜50′位于第一介质膜30′的第一区域内。
电阻保护膜50′包括多层介质覆盖膜，多层介质覆盖膜中至少包括两层材料不同的介质覆盖膜。
在一些实施例中，如图8B所示，步骤S200包括：
S210、在第一介质膜30′上依次形成电阻层膜40′以及电阻保护基膜50″。
示例的，如图8B所示，电阻保护基膜50″包括氧化阻挡基膜51″、刻蚀停止基膜52″以及刻蚀阻挡基膜53″。
本申请实施例中，刻蚀停止基膜52″的材料与刻蚀阻挡基膜53″的材料中包括不同介质材料。氧化阻挡基膜51″的材料为不含氧的介质材料。
当然，氧化阻挡基膜51″用于保护电阻层膜40′被氧化，那么，电阻保护基膜50″中也可以不包括氧化阻挡基膜51″。图8B中仅为一种示意，不做任何限定。
S220、对电阻保护基膜50″进行图案化，形成电阻保护膜50′。
例如，可以采用光刻工艺结合干法刻蚀工艺，去除转接金属20所在区域(非高阻器件区域)的氧化阻挡基膜51″、刻蚀停止基膜52″以及刻蚀阻挡基膜53″，保留待形成的电阻层40所在区域(高阻器件区域)的氧化阻挡基膜51″、刻蚀停止基膜52″以及刻蚀阻挡基膜53″。高阻器件区域的氧化阻挡基膜51″、刻蚀停止基膜52″以及刻蚀阻挡基膜53″，作为电阻保护膜中50′的氧化阻挡膜51′、刻蚀停止膜52′以及刻蚀阻挡膜53′。
关于高阻器件区域和非高阻器件区域的划分，例如可以是待形成的电阻层40所在区域为高阻器件区域，其余区域为非高阻器件区域。
S230、对电阻层膜40′进行图案化，形成电阻层40。
S250、如图8C所示，对电阻膜40′进行第一刻蚀，形成电阻层40。
转接金属20在第一介质膜30′(或者衬底200)上的投影与电阻层40在第一介质膜30′上的投影不交叠。或者理解为，沿芯片的厚度方向，转接金属20与电阻层40错位排布。
示例的，电阻层40所在的第一区域称为高阻区域，转接金属20所在第二区域称为低阻区域。例如，本申请实施例中，第一介质膜30′中除第一区域以外的区域均划分至第二区域。
例如，可以采用湿法刻蚀工艺，对电阻膜40′进行图案化。刻蚀阻挡膜53′用于作为形成电阻层40的第一刻蚀过程中的刻蚀保护层，刻蚀阻挡膜53′用于保护电阻膜40′中位于其下方的部分在第一次刻蚀中不被刻蚀。形成的电阻层40位于第一介质膜30′的第一区域内。
电阻保护膜50′设置在电阻层40的表面上，例如，可以是电阻保护膜50′在第一介质膜30′上的投影，与电阻层40在第一介质膜30′上的投影重合。
电阻保护膜中50′中的刻蚀阻挡膜53′，用于作为高阻器件区域的刻蚀阻挡层，在去除非高阻器件区域的电阻膜40′时，作为干法刻蚀工艺的刻蚀阻挡层，避免高阻器件区域被打开，导致高阻器件区域的电阻膜40′被去除。
示例的，刻蚀阻挡膜53′的材料包括氮化硅(SiN)、硅碳氮(SiCN)、硅碳氧氮(SiCON)、碳化硅(SiC)等。那么，后续形成的刻蚀阻挡层53的材料包括SiN、SiCN、SiCON、SiC等。
电阻保护膜中50′中的刻蚀停止膜52′，作为刻蚀非高阻器件区域的第一介质膜30′形成非高阻器件连接孔的刻蚀停止层，用于保护电阻层40。
示例的，刻蚀停止膜52′的材料包括氧化硅(SiO)、SiCN、SiCON、SiC等。那么，后续形成的刻蚀停止层52的材料包括SiO、SiCN、SiCON、SiC等。刻蚀停止膜52′的材料与刻蚀阻挡膜53′和氧化阻挡膜51′的材料不同。
电阻保护膜中50′中的氧化阻挡膜51′，用于防止刻蚀停止膜52′氧化下层的电阻层40。
示例的，氧化阻挡膜51′的材料包括SiN、SiCN、SiCON、SiC等。那么，后续形成的氧化阻挡层51的材料包括SiN、SiCN、SiCON、SiC等。
在一些实施例中，第一介质膜30′、氧化阻挡膜51′、刻蚀阻挡膜53′的材料相同。这样一来，可简化工艺难度，避免频繁更换材料。
电阻层40的材料为导电材料，电阻层40包括金属和非金属的氧化物或者金属氮化物。例如，电阻层40的材料包括氧化钛、氮化钛、氮化钽等。
S300、如图9所示，形成第二介质膜60′。
第二介质膜60′覆盖电阻保护膜50′和第一介质膜30′。第二介质膜60′的材料与第一介质膜30′的材料不同，那么，最终形成的第一介质层和第二介质层的材料也不相同。
例如，第一介质膜30′的材料包括硅的氮化物，第二介质膜60′的材料包括硅的氧化物(例如氧化硅)、硅的掺杂氧化物、硅的氟化氧化物、硅的掺碳氧化物等。
示例的，可以采用化学气相沉积、物理气相沉积或其它沉积方法形成第二介质膜60′。
S400、如图10所示，通过第二刻蚀，形成贯穿第二介质膜60′的第四过孔62和贯穿刻蚀阻挡膜53′的第一过孔531。同时，形成贯穿第二介质膜60′和第一介质膜30′的第二开口72′，第二开口72′露出转接金属20。
例如，第四过孔62和第一过孔531连通，构成第三开口71′，可以采用光刻和刻蚀的方法，形成第三开口71′和第二开口72′。刻蚀停止膜52′用于作为形成第一过孔531的第二刻蚀过程中的刻蚀保护层，用于保护刻蚀停止膜52′下方的电阻层40在第二次刻蚀过程中不被刻蚀。
示例的，如图10所示，在步骤S400中，同步形成第三开口71′和第二开口72′，第三开口71′贯穿第二介质膜60′及刻蚀阻挡膜53′，第二开口72′贯穿第二介质膜60′及第一介质膜30′。形成第三开口71′和第二开口72′时，第一介质层30和刻蚀阻挡层53同步形成。
那么，第二刻蚀时在第二介质膜60′上形成第四过孔62，在刻蚀阻挡膜53′上形成第一过孔531，第一过孔531和第四过孔62连通构成第三开口71′。
本申请实施例不对第三开口71′和第二开口72′的形状和大小进行限定。第二开口72′可以露出转接金属20远离衬底200的顶面的部分或者全部区域。或者说，第二开口72′在衬底200上的投影可以位于转接金属20在衬底200上的投影内，第二开口72′在衬底200上的投影也可以与转接金属20在衬底200上的投影重合。当然，第二开口72′在衬底200上的投影也可以覆盖转接金属20在衬底200上的投影，只要确保后续形成在第二开口72′内的第二导电柱不会导致相邻转接金属20短路即可。或者理解为，第二开口72′位于转接金属20的正上方，第二开口72′的面积可以小于转接金属20的面积，第二开口72′的面积也可以等于转接金属20的面积，第二开口72′的面积也可以大于转接金属20的面积。本申请实施例以第二开口72′的面积小于转接金属20的面积为例进行示意。
本申请实施例不对第三开口71′和第二开口72′的数量进行限定，第三开口71′的数量与电阻层40的数量对应，第二开口72′的数量与转接金属20的数量对应即可。需要强调的是，一个转接金属20可以与一个第二开口72′对应设置，也就是说，一个转接金属20上方可以仅设置一个第二开口72′。一个转接金属20也可以与多个第二开口72′对应设置，也就是说，一个转接金属20上方可以设置多个第二开口72′。也可以是多个转接金属20与同一个第二开口72′对应设置，也就是说，多个转接金属20(例如该多个转接金属20例如传输同一信号)上方对应设置同一个第二开口72′。
为了便于说明，如图10所示，本申请实施例中以步骤S400中形成一个第三开口71′和多个第二开口72′，每个第三开口71′与一个电极层40对应设置，每个第二开口72′露出一个转接金属20为例进行示意。
此处需要强调的是，在形成第三开口71′和第二开口72′后，可以先去除刻蚀副产物，然后再执行后续步骤S500。去除刻蚀副产物的方式，例如可以是先干法清洗，去除大部分刻蚀副产物；然后再湿法清洗，深度去除刻蚀副产物。
S500、如图11所示，形成第一填充膜81和第二填充膜82。
其中，第一填充膜81覆盖第三开口71′的侧壁，第二填充膜82覆盖第二开口72′的侧壁。需要说明的是，本申请实施例不限定第一填充膜81和第二填充膜82的厚度相等，也不限定第一填充膜81各处的厚度相等，也不限定第二填充膜82各处的厚度相等。
本申请实施例中，以每个第三开口71′的侧壁覆盖有一个第一填充膜81，每个第二开口72′的侧壁覆盖有一个第二填充膜82为例进行示意。
第一填充膜81和第二填充膜82的材料为导电材料，例如可以为金属化合物。示例的，第一填充膜81和第二填充膜82的材料包括氮化钛。
在一些实施例中，如图11所示，步骤S500包括：
S510、形成第一填充基膜80′，第一填充基膜80′覆盖第二介质膜60′、第三开口71′以及第二开口72′。
例如，可以采用化学气相沉积、物理气相沉积或其它沉积方法形成第一填充基膜80′。
S520、去除第一填充基膜80′中位于第二介质膜表面60′和第三开口71′及第二开口72′底部的部分，保留第一填充基膜80′中覆盖第三开口71′侧壁和第二开口72′侧壁的部分。
例如，可以采用干法刻蚀工艺，对步骤S510得到的结构进行无阻挡刻蚀，以对第一填充基膜80′进行刻蚀，保留第一填充基膜80′中覆盖第三开口71′侧壁和第二开口72′侧壁的部分，以形成第一填充膜81和第二填充膜82。
S600、如图12所示，对转接金属20进行刻蚀。
示例的，如图12所示，对转接金属20进行刻蚀时，刻蚀的程度，可以是对转接金属20进行回刻，在转接金属20的表面形成凹槽，凹槽与第二开口72′联通。例如，凹槽的开口面积大于第二开口72′的开口面积。
不对凹槽的形状进行限定，图12中以凹槽为弧面凹槽为例进行示意，凹槽也可以是矩形凹槽、V型凹槽、或者梯形凹槽等。
当然，也可以不执行步骤S600，执行完步骤S500后，执行后续步骤S700。
S700、如图13所示，在第二开口72′内形成第二导电柱本体721。
在一些技术中，采用电镀工艺形成铜(Cu)柱作为第二导电柱本体721。
在另一些技术中，采用化学气相沉积(chemical vapor deposition，CVD)形成钨(W)柱作为第二导电柱本体721。
在又一些技术中，采用较薄的氮化钛(TiN)作为阻挡层，填孔钴(Co)柱作为第二导电柱本体721。这样一来，可以增大第二导电柱本体721的工艺窗口，降低导电柱的电阻。
在又一些技术中，采用选择性生长(selective deposition)工艺，在第二开口72′内形成第二导电柱本体721。
第二导电柱本体721与转接金属20接触，第二填充膜82位于第二导电柱本体721侧面的第三填充部分821作为第二填充层722，选择性生长工艺形成的第二导电柱本体721与第二填充层722侧壁接触，第二导电柱本体721为实心结构，第二导电柱本体721的内部没有孔隙。
选择性生长工艺是指在衬底上限定的区域内进行的外延生长，应用在本申请中，就是在转接金属20的表面开始外延生长，不从第二介质膜60′和刻蚀停止膜52′的表面开始外延生长。
那么，本申请采用选择性生长工艺最终形成的第二导电柱本体721，第二导电柱本体721的底面直接与转接金属20接触，第二导电柱本体721的侧面直接与第二开口72′的侧壁接触，第二导电柱本体721为实心结构，第二导电柱本体721的内部没有孔隙。
通过选择性外延生长工艺直接在转接金属20这个金属结构的表面外延生长第二导电柱本体721的，因此，采用选择性生长工艺形成第二导电柱本体721，无需阻挡层、成核层等膜层，可降低第二导电柱本体721与转接金属20之间的接触电阻，可适用于高深宽比的芯片结构中。而且，由于金属钨是自下而上生长，因此，形成的第二导电柱本体721内部不会成孔隙，可降低第二导电柱本体721的电阻。
其中，第二导电柱本体721的高度，可以根据第二开口72′的深度以及后续化学机械研磨工艺的研磨厚度调节。在同时形成多个第二导电柱本体721的情况下，多个第二导电柱本体721的高度可以相同，也可以不同。
如图13所示，在转接金属20表面具有凹槽的情况下，第二导电柱本体721伸入转接金属20，第二导电柱本体721伸入转接金属20的部分与第一介质层30远离第二介质膜60′的表面接触，第二导电柱本体721与第一介质层30接触的表面的横截面积大于第二导电柱本体721位于第二开口72′内的部分的横截面积。
通过在转接金属20的表面回刻形成凹槽，且凹槽的开口大于第二开口72′的开口。可使后续形成的第二导电柱靠近转接金属20一侧的端部的横截面积大于其他位置处的横截面积，从而产生铆钉效应。这样一来，即使在后续制备过程中有酸性研磨液或者刻蚀液等溶液从第二导电柱与第二介质膜60′之间的缝隙处流入，也会先与第二导电柱端部位于凹槽内的部分接触，可降低酸性研磨液或者刻蚀液等溶液对转接金属20的损害。
在一些实施例中，如图13所示，第二导电柱本体721的表面低于第二介质膜60′的表面。也就是说，第二导电柱本体721的深度，小于第二开口72′的深度。
这样一来，在后续化学机械研磨过程中，可减小被研磨掉的第二导电柱本体721的高度，减小材料浪费，降低成本。
不对第二导电柱本体721的材料进行限定，第二导电柱本体721的材料可以包括铜(Cu)、铝(Al)、钛(Ti)、锆(Zr)、铪(Hf)、钒(V)、钌(Ru)、钴(Co)、镍(Ni)、钯(Pd)、铂(Pt)、钨(W)、银(Ag)、金(Au)、鎶(CN)等材料。
在一些实施例中，执行步骤S700之前，先对第二开口72′进行表面处理，去除第二开口72′的侧壁和转接金属20表面的化学残余物和悬挂键，提高选择性。
化学残余物例如可以是形成第二开口72′的过程中残留下的化学物质，悬挂键例如可以是没有电子能配对的化学键。
对第二开口72′的表面进行处理的方式，例如可以是加热处理、等离子体处理、通入还原性气体(例如氢气)处理、通入氧化性气体(例如氧气和一氧化二氮)处理、通入惰性气体处理等方式进行表面处理。
S800、如图14所示，去除电阻保护膜50′中位于第三开口71′下方的部分，形成第一开口73′，并形成电阻保护层50。
电阻保护膜50′中的刻蚀阻挡膜53′已经被第三开口71′打开，因此，步骤S800中去除的实为刻蚀停止膜52′和氧化阻挡膜51′中位于第三开口71′下方的部分，在刻蚀停止膜52′上形成第二过孔，在氧化阻挡膜51′上形成第三过孔，以形成第一开口73′。第一开口73′贯穿第二介质膜60′和电阻保护膜50′，第一开口73′露出电阻层40。刻蚀停止膜52′和氧化阻挡膜51′中位于第三开口71′下方的部分被去除后，形成刻蚀停止层52和氧化阻挡层51，从而形成电阻保护层50。电阻保护层50包括沿远离电阻层40的方向，依次层叠设置的氧化阻挡层51、刻蚀停止层52以及刻蚀阻挡层53，氧化阻挡层51具有第三过孔511，刻蚀停止层52具有第二过孔521，刻蚀阻挡层53具有第一过孔531。
第一刻蚀和第二刻蚀刻蚀的膜层不同，因此，第一刻蚀和第二刻蚀的刻蚀参数不同。通过调整第二刻蚀的刻蚀参数，可以降低对电阻层40的损伤。
如图14所示，电阻层40划分为两部分，第一部分41位于第一开口73′下方，第二部分42位于电阻保护层50下方。后续在第一开口73′中形成第一导电柱后，第一导电柱与第一部分41接触。本申请中，直到准备形成第一导电柱时，才将第一部分41上方的膜层去除，且是采用单独的去除工艺，只去除该部分膜层，几乎不会存在过刻损伤的情况。
S900、如图15A所示，在第一开口73′中形成第一导电柱71，并形成第二介质层60。
其中，第一导电柱71与电阻层40电连接。
在一些实施例中，如图15A所示，步骤S900包括：
S910、形成覆盖第二介质膜60′的第三填充膜711′。
S920、在第三填充膜711′上形成导电膜712′。
例如，第三填充膜711′为成核层，那么，可以采用金属氧化物化学气相沉积(metaloxide chemical vapor deposition，MOCVD)工艺形成导电膜712′。
或者，例如，第三填充膜711′为阻挡层，那么，可以采用电镀工艺形成导电膜712′。
S930、对第三填充膜711′、导电膜712′以及第二介质膜60′进行研磨，形成第一填充层711、第一导电柱本体712以及第二介质层60。
例如，采用化学机械研磨工艺，对第三填充膜711′、导电膜712′以及第二介质膜60′进行研磨。
如图15A所示，形成的第一导电柱71位于第一开口73′内，第一导电柱71包括第一导电柱本体712和第一填充层711，第一填充层711覆盖第一导电柱本体712的底面和侧面。其中，第三填充膜711′位于第一开口73′内的第一填充部分7111以及研磨后剩余的第一填充膜81作为第一导电柱71的第一填充层711。研磨后位于第一开口73′内的导电膜712′作为第一导电柱71的第一导电柱本体712。
这样一来，第一填充层711中与第二介质层60及刻蚀阻挡层53接触的部分包括第一填充部分7111以及研磨后剩余的第一填充膜81，第一填充层711中位于第一导电柱本体712底面的部分包括第一填充部分7111。因此，第一填充层711中与第二介质层60接触的部分的厚度，大于，第一填充层711中位于第一导电柱本体712底面的部分的厚度。
第三填充膜711′的材料与第一填充膜81的材料可以相同，二者也可以不相同。
另外，形成的第二导电柱72位于第二开口72′内，第二导电柱72包括第二导电柱本体721和第二填充层722。
根据研磨程度的不同，在一些实施例中，如图15B所示，形成第一填充层711、第一导电柱本体712以及第二介质层60的同时，还形成第三导电柱本体723和第三填充层724。
那么，形成的第二导电柱72位于第二开口72′内，第二导电柱72包括第二导电柱本体721、第二填充层722、第三导电柱本体723以及第三填充层724。
第三导电柱本体723设置在第二导电柱本体721远离转接金属20一侧，第二填充层722覆盖第二导电柱本体721位于第二开口72′内的侧面，第三填充层724覆盖第三导电柱本体723的底面和侧面。其中，第三填充膜711′位于第二开口72′内的第二填充部分7112以及第二填充膜82位于第三导电柱本体723侧面的第四填充部分822作为第三填充层724。研磨后位于第二开口72′内的导电膜712′作为第二导电柱72的第三导电柱本体723。
这样一来，第三填充层724中位于第三导电柱本体723侧面的部分包括第二填充部分7112及第四填充部分822，第三填充层724中位于第三导电柱本体723底面的部分包括第二填充部分7112。因此，第三填充层724位于第三导电柱本体723侧面的部分的厚度，大于，第三填充层724位于第三导电柱本体723底面的部分的厚度。
第三填充膜711′的材料与第二填充膜82的材料可以相同，二者也可以不相同。
对第二介质膜60′研磨后，保留下来的部分作为第二介质层60，第二介质层60远离第一介质层30的表面为平面，位于第二介质膜60′表面的第一填充膜711′和导电膜712′被完全去除。
采用上述制备方法形成第一导电柱71，在制备第一导电柱71时，可以同步完成对第二导电柱72的化学机械研磨，同步完成第二导电柱72的制备。因此，可以减少工艺步骤、降低成本、提升效率。
在另一些实施例中，步骤S900包括：采用选择性生长工艺形成第一导电柱71。
S1000、如图16所示，在第二介质层60远离转接金属20一侧形成第一导电图案91和第二导电图案92，第一导电图案91与第一导电柱71电连接，第二导电图案92与第二导电柱72电连接。
本申请实施例对第一导电图案91的形状、作用、材料不做限定，根据应用场景合理设置即可。
在一些实施例中，如图16所示，第一导电图案91和第二导电图案92为重布线层中包括的导电图案。也就是说，第一导电图案91和第二导电图案92为后段工艺制备的重布线层中的导电图案。
例如，第一导电图案91和第二导电图案92为重布线层中最靠近第二介质层60的一层布线层中的导电图案。其中，第一导电图案91和第二导电图案92可以为柱状，第一导电图案91和第二导电图案92也可以为线条状，第一导电图案91和第二导电图案92还可以是其他形状，本申请实施例对此不做限定。
一个第一导电图案91可以与一个或多个第一导电柱71电连接，第一导电图案91与第一导电柱71可以接触电连接，也可以间接电连接。第一导电柱71两端分别电连接电阻层40和第一导电图案91。一个第二导电图案92可以与一个或多个第二导电柱72电连接，第二导电图案92与第二导电柱72可以接触电连接，也可以间接电连接。第二导电柱72的两端分别电连接有转接金属20和第二导电图案92。
本申请实施例提供的芯片，电阻层40上方的电阻保护层50包括刻蚀停止层52和刻蚀阻挡层53，刻蚀阻挡层53作为对电阻层膜40′进行刻蚀以形成电阻层40时的阻挡层，来保护电阻层40的图案形状。刻蚀停止层52作为对刻蚀阻挡层53进行刻蚀以形成放置第一导电柱71的开口时的停止层。这样一来，由于刻蚀停止层52的存在，使得第二刻蚀过程中无论采用什么刻蚀工艺在刻蚀阻挡层53上形成第一过孔531，都几乎不会对刻蚀停止层52下方的电阻层40产生影响。既可以提高电阻层40的良率，又可以提高芯片制备过程中对工艺的兼容性。而后续需要制备第一导电柱71时，再采用单独的刻蚀步骤在刻蚀停止层52上形成第二过孔521，通过调整刻蚀条件，可以最大程度的降低对电阻层40的损伤，提高电阻层40的良率。而且，在制备第一导电柱71之前，不露出电阻层40，可减少电阻层40的暴露时间，降低电阻层40被氧化的概率，可进一步提高电阻层40的良率。与相关技术中电阻层40的第一部分41几乎全部损伤相比，本申请制备得到的芯片中电阻层40的实际阻值与设定阻值更为接近，可以有效改善电阻层40损伤引起的阻值偏差，提升芯片性能。再者，第一填充层711中与第二介质层60接触的部分的厚度做到比较大，可以提高对第一导电柱本体712和第二介质层60之间缝隙的填充效果，提高第一导电柱本体712与第二介质层60的粘结度。第一填充层711中位于第一导电柱本体712底面的部分的厚度做到比较小，可以降低第一填充层711对第一导电柱71导电性能的影响。
而且，在芯片包括第一导电柱71和第二导电柱72的情况下，本申请实施例提供的制备方法，高阻器件区域的第一导电柱71与低阻器件区域的第二导电柱72的制备工艺可以兼容。例如，同步形成第三开口71′和第二开口72′，形成第一导电柱71的同时，完成对第二导电柱72的研磨。也就是说，本申请实施例提供的芯片的制备方法，可以实现在保证电阻层40产品良率的基础上，兼容第一导电柱71和第二导电柱72的制备工艺。
另外，第二导电柱72的侧面具有第二填充层722，可增加第二导电柱本体721与第二开口72′侧壁的粘附性，以改善第二导电柱72与第二开口72′侧壁粘附性差的问题。
基于此，本申请实施例提供的芯片，如图16所示，芯片包括晶体管10、第一介质层30、依次层叠设置在第一介质层30上的第一区域内的电阻层40和电阻保护层50、第二介质层60以及第一导电柱71。
在一些实施例中，晶体管10上覆盖有层间介质层ILD，层间介质层ILD露出晶体管的源极S、漏极D以及栅极G。第一介质层30设置在晶体管10上，第一介质层30例如设置在层间介质层ILD上。
在一些实施例中，芯片还包括转接金属20，转接金属20与晶体管10的源极S、漏极D以及栅极G电连接，用于将晶体管10的源极S、漏极D以及栅极G引出至同一平面。示例的，转接金属20位于层间介质层ILD内。
电阻层40设置在第一介质层30的第一区域内，第一区域例如可以对应芯片的高阻器件区域，电阻保护层50覆盖在电阻层40的表面上。
电阻保护层50包括多层介质覆盖层，示例的，如图16所示，电阻保护层50包括三层介质覆盖层，三层介质覆盖层包括沿远离电阻层40的方向依次层叠设置的氧化阻挡层51、刻蚀停止层52以及刻蚀阻挡层53。
刻蚀停止层52设置在刻蚀阻挡层53与电阻层40之间，氧化阻挡层51设置在刻蚀停止层52与电阻层40之间。
氧化阻挡层51具有第三过孔511，刻蚀停止层52具有第二过孔521，刻蚀阻挡层53具有第一过孔531。第三过孔511、第二过孔521以及第一过孔531连通。
刻蚀阻挡层53用于作为形成电阻层40的第一刻蚀过程中的刻蚀保护层，刻蚀停止层52用于作为形成第一过孔531的第二刻蚀过程中的刻蚀保护层，氧化阻挡层51用于作为阻止刻蚀停止层52氧化电阻层40的保护层。
刻蚀阻挡层53和刻蚀停止层52的材料中包括不同介质材料，氧化阻挡层51的材料为不含氧的介质材料，刻蚀停止层52与氧化阻挡层51和刻蚀阻挡层53的材料不同。
示例的，本申请实施例提供的芯片，刻蚀停止层52与第二介质层60的材料相同，氧化阻挡层51、刻蚀阻挡层53及第一介质层30的材料相同。这样一来，可以减少材料种类，简化制备工艺，降低成本。
第二介质层60设置在第一介质层30上，覆盖电阻保护层50。第二介质层60具有第四过孔，第四过孔与刻蚀阻挡层53上的第一过孔531连通。
在一些实施例中，第一介质层30与第二介质层60的材料不同。例如，第一介质层30的材料包括氮化硅，第二介质层60的材料包括氧化硅。
在高阻器件区域，第一介质层30与第二介质层60之间夹叠有电阻层40和电阻保护层50，在非高阻器件区域，第一介质层30与第二介质层60直接接触。
第一导电柱71贯穿第二介质层60和电阻保护层50，第一导电柱71与电阻层40电连接。示例的，第一导电柱71穿过第四过孔62、第一过孔531、第二过孔521以及第三过孔511与电阻层40电连接。第四过孔62、第一过孔531、第二过孔521以及第三过孔511构成第一开口73′。
其中，第一导电柱71可以为一个，也可以为多个。图16中以芯片包括一个第一导电柱71为例进行示意。
另外，本申请实施例对第一导电柱71的形状不做限定，第一导电柱71的形状可以是圆柱状、矩形柱状、或者长方体形柱状等。
在这种情况下，可将电阻层40划分为与第一导电柱71接触的第一部分41和与电阻保护层50接触的第二部分。
由于本申请实施例在制备芯片时，是直到准备形成第一导电柱71时，才将第一部分41上方的电阻保护层50打穿。因此，第一部分41的暴露时间短，损伤较小。而且是采用单独的刻蚀工艺对电阻保护层50进行开孔处理，因此第一部分41几乎不会存在过刻损伤的情况。
所以本申请实施例提供的芯片中，电阻层40中第一部分41的厚度与第二部分42的厚度之比的取值范围可以达到0.2-1。
示例的，第一部分41的厚度与第二部分42的厚度之比为0.3、0.4、0.5、0.6、0.7、0.8或者0.9。
在一些实施例中，电阻层40中第一部分41的厚度与第二部分42的厚度相等。
在一些实施例中，第一导电柱71包括第一导电柱本体712和第一填充层711，第一填充层711覆盖第一导电柱本体712的侧面和底面。
结合上述芯片的制备方法可知，采用第一导电柱71包括第一导电柱本体712和第一填充层711的结构，在制备第一导电柱71的过程中，可以同步对第二导电柱72进行化学机械研磨。可以减少工艺步骤、降低成本、提升效率。
在一些实施例中，如图15B所示，第一填充层711中与第二介质层60及刻蚀阻挡层53接触的部分包括第三填充膜711′位于第一开口73′内的第一填充部分7111以及研磨后剩余的第一填充膜81，第一填充层711中位于第一导电柱本体712底面的部分包括第一填充部分7111。因此，第一填充层711中与第二介质层60接触的部分的厚度，大于，第一填充层711中位于第一导电柱本体712底面的部分的厚度。
在一些实施例中，如图16所示，芯片还包括转接金属20和第二导电柱72。
转接金属20例如可以是晶体管表面的转接金属，转接金属20与电阻层40错位排布，转接金属20一介质层30上的投影与电阻层40在第一介质层30上的投影不交叠。
第二导电柱72贯穿第二介质层60和第一介质层30，第二导电柱72与转接金属20电连接。
其中，第二导电柱72可以为一个，也可以为多个。图16中以芯片包括多个第二导电柱72为例进行示意。
另外，本申请实施例对第二导电柱72的形状不做限定，第二导电柱72的形状可以是圆柱状、矩形柱状、或者长方体形柱状等。
在一些实施例中，第二导电柱72包括第二导电柱本体721和第二填充层722。
在另一些实施例中，第二导电柱72包括第二导电柱本体721、第二填充层722、第三导电柱本体723以及第三填充层724。
第三导电柱本体723设置在第二导电柱本体721上方，第三导电柱本体723可以是与第一导电柱本体712同步形成，第三填充层724可以是与第一填充层711同步形成。
在一些实施例中，如图15B所示，第三填充层724中位于第三导电柱本体723侧面的部分包括第三填充膜711′位于第二开口72′内的第二填充部分7112及第二填充膜82位于第三导电柱本体723侧面的第四填充部分822，第三填充层724中位于第三导电柱本体723底面的部分包括第二填充部分7112。因此，第三填充层724位于第三导电柱本体723侧面的部分的厚度，大于，第三填充层724位于第三导电柱本体723底面的部分的厚度。
在一些实施例中，请继续参考图16，芯片还包括第一导电图案91和第二导电图案92，第一导电图案91和第二导电图案92设置在第二介质层60远离第一介质层30一侧，第一导电柱71与第一导电图案91电连接，第二导电柱72与第二导电图案92电连接。
本申请实施例提供的芯片，电阻层40上方的电阻保护层50包括刻蚀停止层52和刻蚀阻挡层53，刻蚀阻挡层53作为对电阻层膜40′进行刻蚀以形成电阻层40时的阻挡层，来保护电阻层40的图案形状。刻蚀停止层52作为对刻蚀阻挡层53进行刻蚀以形成放置第一导电柱71的开口时的停止层。这样一来，由于刻蚀停止层52的存在，使得第二刻蚀过程中无论采用什么刻蚀工艺在刻蚀阻挡层53上形成第一过孔531，都几乎不会对刻蚀停止层52下方的电阻层40产生影响。既可以提高电阻层40的良率，又可以提高芯片制备过程中对工艺的兼容性。而后续需要制备第一导电柱71时，再采用单独的刻蚀步骤在刻蚀停止层52上形成第二过孔521，通过调整刻蚀条件，可以最大程度的降低对电阻层40的损伤，提高电阻层40的良率。而且，在制备第一导电柱71之前，不露出电阻层40，可减少电阻层40的暴露时间，降低电阻层40被氧化的概率，可进一步提高电阻层40的良率。再者，第一填充层711中与第二介质层60接触的部分的厚度做到比较大，可以提高对第一导电柱本体712和第二介质层60之间缝隙的填充效果，提高第一导电柱本体712与第二介质层60的粘结度。第一填充层711中位于第一导电柱本体712底面的部分的厚度做到比较小，可以降低第一填充层711对第一导电柱71导电性能的影响。
在一些实施例中，本申请实施例还提供一种芯片，芯片包括上述转接金属20、第二导电柱72以及第二导电图案92，不包括电阻层40、第一导电柱71以及第一导电图案91。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (19)

1.一种芯片，其特征在于，包括：
第一介质层；
电阻层和电阻保护层，依次层叠设置在所述第一介质层上的第一区域内；所述电阻保护层包括刻蚀停止层和刻蚀阻挡层，所述刻蚀停止层设置在所述刻蚀阻挡层与所述电阻层之间；所述刻蚀阻挡层具有第一过孔，所述刻蚀停止层具有第二过孔；
第二介质层，设置在所述第一介质层上且覆盖所述电阻保护层；
第一导电柱，贯穿所述第二介质层，并穿过所述第一过孔和所述第二过孔与所述电阻层电连接；所述第一导电柱包括第一导电柱本体和第一填充层，所述第一填充层覆盖所述第一导电柱本体的侧面和底面；所述第一填充层中与所述第二介质层接触的部分的厚度，大于，所述第一填充层中位于所述第一导电柱本体底面的部分的厚度；
其中，所述刻蚀阻挡层用于作为形成所述电阻层的第一刻蚀过程中的刻蚀保护层，所述刻蚀停止层用于作为形成所述第一过孔的第二刻蚀过程中的刻蚀保护层。
2.根据权利要求1所述的芯片，其特征在于，所述电阻层包括与所述第一导电柱接触的第一部分和与所述电阻保护层接触的第二部分，所述第一部分的厚度与所述第二部分的厚度之比的取值范围为0.2-1。
3.根据权利要求1或2所述的芯片，其特征在于，所述电阻保护层还包括氧化阻挡层；所述氧化阻挡层设置在所述刻蚀停止层与所述电阻层之间，所述氧化阻挡层具有第三过孔，所述第三过孔与所述第二过孔连通。
4.根据权利要求3所述的芯片，其特征在于，所述氧化阻挡层的材料包括氮化硅，所述刻蚀停止层的材料包括氧化硅，所述刻蚀阻挡层的材料包括氮化硅。
5.根据权利要求1-4任一项所述的芯片，其特征在于，所述电阻层的材料包括氮化钛、氮化钽或者氧化钛。
6.根据权利要求1-5任一项所述的芯片，其特征在于，所述芯片还包括第二导电柱和晶体管；
所述晶体管设置在所述第一介质层远离所述第二介质层一侧，所述晶体管在所述第一介质层上的投影与所述电阻层在所述第一介质层上的投影不交叠；
所述第二导电柱贯穿所述第二介质层和所述第一介质层、与所述晶体管电连接。
7.根据权利要求6所述的芯片，其特征在于，所述第二导电柱包括第二导电柱本体和第二填充层；
所述第二填充层覆盖所述第二导电柱本体的侧面，所述第二导电柱本体与所述晶体管接触。
8.根据权利要求7所述的芯片，其特征在于，所述第二导电柱还包括第三导电柱本体和第三填充层；
所述第三导电柱本体设置在所述第二导电柱本体远离所述晶体管一侧，所述第三填充层覆盖所述第三导电柱本体的侧面和底面。
9.根据权利要求8所述的芯片，其特征在于，所述第三填充层位于所述第三导电柱本体侧面的部分的厚度，大于，所述第三填充层位于所述第三导电柱本体底面的部分的厚度。
10.根据权利要求7-9任一项所述的芯片，其特征在于，所述第二导电柱本体伸入所述晶体管，所述第二导电柱本体伸入所述晶体管的部分与所述第一介质层远离所述第二介质层的表面接触。
11.根据权利要求6-10任一项所述的芯片，其特征在于，所述芯片还包括第一导电图案和第二导电图案；
所述第一导电图案和所述第二导电图案设置在所述第二介质层远离所述第一介质层一侧；所述第一导电柱与所述第一导电图案电连接，所述第二导电柱与所述第二导电图案电连接。
12.一种电子设备，其特征在于，包括权利要求1-11任一项所述的芯片和电路板，所述芯片设置在所述电路板上。
13.一种芯片的制备方法，其特征在于，包括：
形成第一介质膜；
在所述第一介质膜上依次形成层叠设置的电阻膜和电阻保护膜，所述电阻膜覆盖所述第一介质膜，所述电阻保护膜位于所述第一介质膜的第一区域内；所述电阻保护膜包括刻蚀停止膜和刻蚀阻挡膜，所述刻蚀停止膜位于所述刻蚀阻挡膜与所述电阻膜之间；
对所述电阻膜进行第一刻蚀，形成电阻层；所述刻蚀阻挡膜用于作为形成所述电阻层的第一刻蚀过程中的刻蚀保护层，所述电阻层位于所述第一区域内；
形成第二介质膜；所述第二介质膜形成在所述第一介质膜上、且覆盖所述电阻保护膜；
通过第二刻蚀，形成贯穿所述第二介质膜的第四过孔和贯穿所述刻蚀阻挡膜的第一过孔；所述刻蚀停止膜用于作为形成所述第一过孔的第二刻蚀过程中的刻蚀保护层；
在刻蚀停止膜上形成第二过孔，形成贯穿所述第二介质膜和所述电阻保护膜的第一开口及电阻保护层；
在所述第一开口内形成第一导电柱，并形成第二介质层；所述第一导电柱与所述电阻层电连接；所述第一导电柱包括第一导电柱本体和第一填充层，所述第一填充层覆盖所述第一导电柱本体的侧面和底面；所述第一填充层中与所述第二介质层接触的部分的厚度，大于，所述第一填充层中位于所述第一导电柱本体底面的部分的厚度。
14.根据权利要求13所述的芯片的制备方法，其特征在于，形成所述第一介质膜之前，所述制备方法还包括：形成晶体管；所述晶体管在所述第一介质膜上的投影与所述电阻层在所述第一介质膜上的投影不交叠；
形成贯穿所述第二介质膜的第一开口的同时，所述制备方法还包括：形成贯穿所述第二介质膜和所述第一介质膜的第二开口，以形成第一介质层；所述第二开口露出所述晶体管。
15.根据权利要求14所述的芯片的制备方法，其特征在于，去除所述电阻保护膜中位于所述第一开口下方的部分之前，所述制备方法还包括：
形成第一填充膜和第二填充膜；所述第一填充膜覆盖所述第一开口的侧壁，所述第二填充膜覆盖所述第二开口的侧壁。
16.根据权利要求15所述的芯片的制备方法，其特征在于，在刻蚀停止膜上形成第二过孔之前，所述制备方法还包括：
在所述第二开口内形成第二导电柱本体，所述第二导电柱本体与所述晶体管接触，所述第二填充膜位于所述第二导电柱本体侧面的部分作为第二填充层。
17.根据权利要求15或16所述的芯片的制备方法，其特征在于，在所述第一开口内形成第一导电柱，并形成第二介质层，包括：
形成覆盖所述第二介质膜的第三填充膜；
在所述第三填充膜上形成导电膜；
对所述第三填充膜、所述导电膜以及所述第二介质膜进行研磨，形成第一填充层、第一导电柱本体以及第二介质层；所述第一导电柱本体位于所述第一开口内，所述第三填充膜位于所述第一开口内的部分以及剩余的所述第一填充膜作为所述第一填充层；所述第一填充层覆盖所述第一导电柱本体的底面和侧面；所述第一导电柱包括所述第一填充层和所述第一导电柱本体。
18.根据权利要求17所述的芯片的制备方法，其特征在于，形成第一填充层、第一导电柱本体以及第二介质层的同时，还形成第三导电柱本体和第三填充层；
所述第三导电柱本体设置在第二导电柱本体远离晶体管一侧，所述第三填充膜位于所述第二开口的部分以及所述第二填充膜位于所述第三导电柱本体侧面的部分作为所述第三填充层，所述第三填充层覆盖所述第三导电柱本体的底面和侧面。
19.根据权利要求13-18任一项所述的芯片的制备方法，其特征在于，所述电阻保护膜还包括氧化阻挡膜；所述氧化阻挡膜设置在所述刻蚀停止膜朝向所述电阻层一侧；所述制备方法还包括在形成贯穿所述氧化阻挡膜的第三过孔，所述第三过孔与所述第二过孔连通。
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