CN117825924A - 一种芯片的可测试设计方法 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 115
- 238000000034 method Methods 0.000 title claims abstract description 39
- 238000013461 design Methods 0.000 title claims abstract description 30
- 239000013598 vector Substances 0.000 claims description 23
- 230000009977 dual effect Effects 0.000 claims description 15
- 102100035115 Testin Human genes 0.000 description 9
- 101710070533 Testin Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000011990 functional testing Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241001125929 Trisopterus luscus Species 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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Abstract
本申请公开了一种芯片的可测试设计方法,涉及芯片领域,该可测试设计方法对芯片内部至少一个预定位置处的资源模块,以资源模块的模块基础结构为基础将所述资源模块优化设计为双模式资源模块,设计得到内部包含双模式资源模块的芯片,然后即可利用双模式资源模块在处于直通工作模式时形成的输入端至输出端的直通路径来构建测试输入输出端口与待测试资源模块之间的测试路径且不影响测试覆盖率,该可测试设计方法提升了芯片的可测试性能,保证了芯片内资源模块的测试需求,满足芯片的测试需求并提升测试效率。
Description
技术领域
本申请涉及芯片领域,尤其是一种芯片的可测试设计方法。
背景技术
随着电子技术的发展,各类芯片被广泛应用在通信、控制、视频、信息处理、消费电子、互联网、汽车以及航空航天等诸多领域。诸如FPGA的各类芯片内部都包含大量的资源模块,这些资源模块可以通过直接连线,或者通过自带的互连资源与其他资源模块互连。在芯片的设计过程中,为了保证芯片功能准确性,往往需要对芯片内部的资源模块进行功能测试,此时就需要将测试输入口连接至待测试的资源模块的输入端、将待测试的资源模块的输出端连接至测试输出口以形成测试路径,然后将测试向量输入测试输入口经由测试路径送到资源模块,而得到的测试结果也会经由测试路径到达测试输出口实现输出,对测试结果进行分析就能实现对待测试的资源模块的功能测试。
但是芯片的资源规模逐渐扩大、功能复杂度也逐渐变高,很容易出现互连资源的接口不足或者互连资源间连线拥挤的情况,这些问题都会导致无法形成所需的测试路径,也就无法完成对待测试的资源模块的功能测试,难以满足测试需求,甚至会影响整个芯片的设计流程和功能可靠性。
发明内容
本申请针对上述问题及技术需求,提出了一种芯片的可测试设计方法,本申请的技术方案如下:
一种芯片的可测试设计方法,该可测试设计方法包括:
对于芯片内部至少一个预定位置处的资源模块,以资源模块的模块基础结构为基础将资源模块优化设计为双模式资源模块,设计得到内部包含双模式资源模块的芯片;
任意一个双模式资源模块在处于基础工作模式时形成模块基础结构,双模式资源模块在处于直通工作模式时形成输入端至输出端的直通路径并用于构建测试输入输出端口与待测试资源模块之间的测试路径。
其进一步的技术方案为,利用处于直通工作模式的双模式资源模块构建测试输入输出端口与待测试资源模块之间的测试路径包括:
当确定无法通过芯片内部的连线资源形成测试输入输出端口至待测试资源模块的测试路径时,控制芯片内部的至少一个双模式资源模块切换至直通工作模式,切换至直通工作模式的双模式资源模块在内部形成输入端至输出端的直通路径、并将输入端获取到的信号保持不变传输至输出端;
利用芯片内部的连线资源形成测试输入输出端口经由至少一个双模式资源模块内部的直通路径至待测试资源模块的测试路径。
其进一步的技术方案为,以资源模块的模块基础结构为基础将资源模块优化设计为双模式资源模块包括:
将资源模块的模块基础结构的输入端连接到双模式资源模块的输入端,将资源模块的模块基础结构的输出端连接到新增加的两输入多路选择器的一个输入端,将两输入多路选择器的另一个输入端连接到双模式资源模块的输入端,将两输入多路选择器的输出端连接双模式资源模块的输出端,将两输入多路选择器的控制端引出作为双模式资源模块的模式切换端,优化设计得到双模式资源模块,双模式资源模块根据模式切换端接收到的模式切换信号在基础工作模式和直通工作模式之间切换。
其进一步的技术方案为,以资源模块的模块基础结构为基础将资源模块优化设计为双模式资源模块包括:
在与资源模块的模块基础结构对应的模块总功能表中加入直通工作模式更新模块总功能表,按照更新后的模块总功能表优化设计得到双模式资源模块,双模式资源模块按照模块配置信号在基础工作模式和直通工作模式之间切换。
其进一步的技术方案为,可测试设计方法还包括:将芯片内部所有资源模块都优化设计为双模式资源模块,或者,将芯片内部部分资源模块优化设计为双模式资源模块。
其进一步的技术方案为,在经由至少一个双模式资源模块内部的直通路径形成的测试路径中:
测试输入端口至待测试资源模块的输入端之间的向量输入路径经过至少一个双模式资源模块内部的直通路径;
和/或,
待测试资源模块的输出端至测试输出端口的结果输出路径经过至少一个双模式资源模块内部的直通路径。
其进一步的技术方案为,形成的测试路径所经过的任意一个双模式资源模块与待测试资源模块相邻排布,或者间隔其他资源模块。
其进一步的技术方案为,对于任意一个切换至直通工作模式而连接在测试路径中的双模式资源模块,双模式资源模块的全部输入端口或部分输入端口连接在测试路径中,双模式资源模块的全部输出端口或部分输出端口连接在测试路径中。
本申请的有益技术效果是:
本申请公开了一种芯片的可测试设计方法,该可测试设计方法在电路结构上将芯片内部的资源模块优化设计为双模式资源模块,然后在构建测试路径时,即可在无法直接利用连线资源构建测试路径时,利用双模式资源模块内部的直通路径来构建测试路径且不影响测试覆盖率,这种模块结构优化结合测试方法优化的可测试设计方法提升了芯片的可测试性能,保证了芯片内资源模块的测试需求,满足芯片的测试需求并提升测试效率。
该方法提供了两种不同的方法来设计双模式资源模块,其中通过在模块基础结构的基础上增加旁路结构的做法易于实现,无需对资源模块重新设计,且工作模式切换灵活。
该方法可以仅将芯片内部部分位置的资源模块优化设计为双模式资源模块,或者将所有资源模块都优化设计为双模式资源模块,增加芯片内部双模式资源模块的数量可以进一步灵活构建所需的测试路径,从而有利于提高芯片的可测试性。
附图说明
图1是本申请一个实施例中设计的一个双模式资源模块的结构图。
图2是一个实例中经由双模式资源模块内部的直通路径构成测试路径的示意图。
图3是另一个实例中经由双模式资源模块内部的直通路径构成测试路径的示意图。
图4是另一个实例中经由双模式资源模块内部的直通路径构成测试路径的示意图。
具体实施方式
下面结合附图对本申请的具体实施方式做进一步说明。
本申请公开了一种芯片的可测试设计方法,该可测试设计方法针对目前主流常见的各种类型的芯片,芯片内部包括大量按照预定方式排布的资源模块和连线资源,目前传统的做法在设计芯片时,需要按照排布在每个位置处的资源模块所需的模块基础结构来设计该资源模块,使得该资源模块能够实现与模块基础结构匹配的基础工作模式,每个资源模块的模块基础结构根据实际需要来设计。
本申请公开的可测试设计方法是在现有的这种传统做法的基础上的优化设计方法,在实现本申请的可测试设计方法时,对于芯片内部至少一个预定位置处的资源模块,以资源模块的模块基础结构为基础将该资源模块优化设计为双模式资源模块,使得该双模式资源模块除了具有与模块基础结构匹配的基础工作模式之外,还具有将输入端获取到的信号保持不变传输至输出端的直通工作模式。也即本申请将芯片内部至少一个资源模块在保持模块基础结构不变的基础上,升级至增加一个直通工作模式。从而设计得到内部包含双模式资源模块的芯片。
本申请提供两种实现方式将一个资源模块升级优化为双模式资源模块:
1、一种做法是在与资源模块的模块基础结构对应的模块总功能表中加入直通工作模式更新模块总功能表,按照更新后的模块总功能表优化设计得到双模式资源模块,双模式资源模块按照模块配置信号在基础工作模式和直通工作模式之间切换。这种做法相当于需要对资源模块重新进行设计,对芯片的设计流程影响较大,实现代价较高。
2、另一种做法是,如图1所示,将资源模块的模块基础结构的输入端连接到双模式资源模块的输入端Pin,将资源模块的模块基础结构的输出端连接到新增加的两输入多路选择器MUX2的一个输入端,将两输入多路选择器MUX2的另一个输入端连接到双模式资源模块的输入端Pin。将两输入多路选择器MUX2的输出端连接该双模式资源模块的输出端Pout。将两输入多路选择器MUX2的控制端引出作为双模式资源模块的模式切换端Ctrl,从而优化设计得到双模式资源模块。则该双模式资源模块根据模式切换端Ctrl接收到的模式切换信号就能在基础工作模式和直通工作模式之间切换,则通过输入相应的模式切换信号就能使得双模式资源模块切换到所需的工作模式:当MUX2选通双模式资源模块的输入端Pin时实现直通工作模式、将输入端的信号保持不变传输到输出端,当MUX2选通模块基础结构的输出端时实现基础工作模式、按照模块基础结构所设计的功能将输入端的信号转换后由输出端输出。
第二种做法不需要重新设计资源模块,只需要在原有的模块基础结构的结构上增加一个旁路结构即可,相当于只需要在现有的资源模块的基础上进行优化即可,实现难度远小于第一种实现方式,因此是更为常用的做法。
不管采用上述哪种方法来将每个资源模块优化升级为双模式资源模块,一种做法是,可以将芯片内部所有资源模块都优化设计为双模式资源模块。或者,将芯片内部的部分资源模块优化设计为双模式资源模块,而其他资源模块仍然像传统方法一样设计而指具有基础工作模式。当只将芯片内部的部分资源模块优化设计为双模式资源模块时,双模式资源模块的排布位置根据实际需要来设计,多个双模式资源模块可以相邻排布或者均匀分布在不同位置。在实际实现时,为了使得芯片的可测试效果更好,一般将芯片内部所有资源模块都优化设计为双模式资源模块。
基于对芯片内资源模块的这种优化设计后,芯片内任意一个双模式资源模块在处于基础工作模式时形成模块基础结构,双模式资源模块在处于直通工作模式时形成输入端至输出端的直通路径并用于构建测试输入输出端口与待测试资源模块之间的测试路径,从而可以使得内部包含双模式资源模块的芯片相比于传统芯片的可测试性更高。下述实施例对利用处于直通工作模式的双模式资源模块构建测试输入输出端口与待测试资源模块之间的测试路径的方法进行介绍:
如背景技术部分,互连资源的接口不足或者互连资源间连线拥挤等情况会导致无法直接利用连线资源形成输入输出端口至待测试资源模块的测试路径,为了解决这个问题,本申请利用芯片内的双模式资源模块来间接形成输入输出端口至待测试资源模块的测试路径。
当确定无法通过芯片内部的连线资源形成测试输入输出端口Testin和Testout至待测试资源模块M1的测试路径时,控制芯片内部的至少一个双模式资源模块切换至直通工作模式,切换至直通工作模式的双模式资源模块在内部形成输入端至输出端的直通路径、并将输入端获取到的信号保持不变传输至输出端,由此利用芯片内部的连线资源就可以形成测试输入输出端口Testin和Testout经由至少一个双模式资源模块内部的直通路径至待测试资源模块M1的测试路径。
需要形成的测试输入输出端口Testin和Testout至待测试资源模块M1的测试路径包括:测试输入端口Testin至待测试资源模块M1的输入端的向量输入路径,以及待测试资源模块M1的输出端至测试输出端口Testout的结果输出路径。测试输入输出端口Testin和Testout连接测试控制器,测试控制器通过测试输入端口Testin经由向量输入路径向待测试资源模块M1写入测试向量,再通过测试输出端口Testout经由结果输出路径读取待测试资源模块M1的测试结果,从而完成对待测试资源模块M1的测试。测试控制器位于芯片内部或位于芯片外部。
则在经由至少一个双模式资源模块内部的直通路径形成的测试路径中:测试输入端口Testin至待测试资源模块M1的输入端之间的向量输入路径经过至少一个双模式资源模块内部的直通路径,和/或,待测试资源模块的输出端至测试输出端口Testout的结果输出路径经过至少一个双模式资源模块内部的直通路径。
也即可以向量输入路径和结果输出路径都经过双模式资源模块内部的直通路径,如图2以这种情况为例,向量输入路径经过两个双模式资源模块M2和M3内部的直通路径、结果输出路径经过一个双模式资源模块M4内部的直通路径。或者,只有向量输入路径经过双模式资源模块内部的直通路径、结果输出路径未经过任何双模式资源模块,图3以这种情况为例,向量输入路径经过一个双模式资源模块M5内部的直通路径、结果输出路径直接利用连线资源实现。或者,只有结果输出路径经过双模式资源模块内部的直通路径、向量输入路径未经过任何双模式资源模块,图4以这种情况为例,结果输出路径经过两个双模式资源模块M6和M7内部的直通路径、向量输入路径直接利用连线资源实现。
在传统芯片中,虽然理论上也可以像图2-图4示出的一样经由其他资源模块来形成路径,但是受限于所经过的资源模块的模块基础结构的功能,该路径无法满足测试覆盖率要求,也就无法真正形成测试路径。比如以图3这种结构为例,在常规芯片中,当测试输入端口Testin经过资源模块M5的模块基础结构连接待测试资源模块M1时,通过测试输入端口Testin向资源模块M5的模块基础结构写入数值,再以资源模块M5的模块基础结构的输出作为待测试资源模块M1的输入,但是由于资源模块M5的模块基础结构是根据芯片设计需要被固定的,所以资源模块M5的模块基础结构的输出并不能覆盖所有向量值,也即当资源模块M5的模块基础结构有N个输出端口时,受限于资源模块M5所设计的模块基础结构,资源模块M5的模块基础结构往往不能通过输出端口输出所有2N种不同的取值提供给待测试资源模块M1,这是目前很常见也必然存在的缺陷。这种情况就导致当待测试资源模块M1的输入需要特定的测试向量时,很可能资源模块M5的模块基础结构无法输出该测试向量,也就无法将该测试向量提供给待测试资源模块M1进行测试,导致待测试资源模块M1的测试覆盖率不全。
同样,请结合图2中的结果输出路径部分,当待测试资源模块M1的输出端经由资源模块M4的模块基础结构连接测试输出端口Testout时,待测试资源模块M1的测试结果要经过资源模块M4的模块基础结构的输出才可到达测试输出端口Testout。同理受资源模块M4的模块基础结构的功能影响,资源模块M4的模块基础结构可能无法输出测试结果的取值,就导致无法将测试结果输出到测试输出端口Testout,如此也会损害对待测试资源模块M1的测试覆盖率。
上述举例还只是以向量输入路径和结果输出路径只经过一个其他的资源模块的情况为例,当经过更多个资源模块的情况下,受限于各个资源模块的功能,上述限制会更加明显,导致待测试资源模块M1的测试覆盖率非常低,这也是目前芯片无法经由其他资源模块来形成测试路径的原因。
而本申请对芯片做了优化设计,使得不是利用普遍的资源模块来形成测试路径,而是利用切换至直通工作模式的双模式资源模块来形成测试路径,如图2-图4所示,由于经过的是双模式资源模块内的直通路径而非模块基础结构,因此经过的每一个双模式资源模块都能将输入端接收到的取值保持不变的传输到输出端输出,而并不会受到模块基础结构的功能限制,如此即可保证正确传输测试向量和测试结果,由此可以真正形成不影响测试覆盖率的测试路径。
由如图2-图4的实例可以看出,本申请在利用芯片内部的双模式资源模块形成测试路径时是非常灵活的,向量输入路径和结果输出路径所经过的双模式资源模块的数量有多种不同的组合方式。且不仅是经过的双模式资源模块的数量灵活,所经过的双模式资源模块的排布位置的选择也是非常灵活的,只需保证能够形成所需的测试路径即可,形成的测试路径所经过的任意一个双模式资源模块与该待测试资源模块相邻排布,或者间隔其他资源模块,比如图2中,双模式资源模块M3与待测试资源模块M1相邻排布,双模式资源模块M1与待测试资源模块M4间隔其他资源模块,图2只是示出了逻辑上的路径连接关系,并不表示资源模块之间的相对排布位置。当向量输入路径经过多个双模式资源模块时,任意两个双模式资源模块相邻排布或间隔其他资源模块,比如图1中,双模块资源模块M2和双模块资源模块M3可以相邻排布或间隔其他资源模块。当结果输出路径经过多个双模式资源模块时,任意两个双模式资源模块相邻排布或间隔其他资源模块,比如图3中,双模块资源模块M6和双模块资源模块M7可以相邻排布或间隔其他资源模块。
另外,对于任意一个切换至直通工作模式而连接在测试路径中的双模式资源模块,该双模式资源模块的全部输入端口或部分输入端口连接在测试路径中,双模式资源模块的全部输出端口或部分输出端口连接在测试路径中,未使用的输入端口和/或输出端口可将其任意置为1或0,不影响测试过程。
以上所述的仅是本申请的优选实施方式,本申请不限于以上实施例。可以理解,本领域技术人员在不脱离本申请的精神和构思的前提下直接导出或联想到的其他改进和变化,均应认为包含在本申请的保护范围之内。
Claims (8)
1.一种芯片的可测试设计方法,其特征在于,所述可测试设计方法包括:
对于芯片内部至少一个预定位置处的资源模块,以所述资源模块的模块基础结构为基础将所述资源模块优化设计为双模式资源模块,设计得到内部包含双模式资源模块的芯片;
任意一个双模式资源模块在处于基础工作模式时形成模块基础结构,所述双模式资源模块在处于直通工作模式时形成输入端至输出端的直通路径并用于构建测试输入输出端口与待测试资源模块之间的测试路径。
2.根据权利要求1所述的可测试设计方法,其特征在于,利用处于直通工作模式的双模式资源模块构建测试输入输出端口与待测试资源模块之间的测试路径包括:
当确定无法通过芯片内部的连线资源形成测试输入输出端口至待测试资源模块的测试路径时,控制芯片内部的至少一个双模式资源模块切换至直通工作模式,切换至直通工作模式的所述双模式资源模块在内部形成输入端至输出端的直通路径、并将输入端获取到的信号保持不变传输至输出端;
利用芯片内部的连线资源形成测试输入输出端口经由所述至少一个双模式资源模块内部的直通路径至待测试资源模块的测试路径。
3.根据权利要求1所述的可测试设计方法,其特征在于,以所述资源模块的模块基础结构为基础将所述资源模块优化设计为双模式资源模块包括:
将所述资源模块的模块基础结构的输入端连接到所述双模式资源模块的输入端,将所述资源模块的模块基础结构的输出端连接到新增加的两输入多路选择器的一个输入端,将两输入多路选择器的另一个输入端连接到所述双模式资源模块的输入端,将两输入多路选择器的输出端连接所述双模式资源模块的输出端,将两输入多路选择器的控制端引出作为所述双模式资源模块的模式切换端,优化设计得到双模式资源模块,所述双模式资源模块根据所述模式切换端接收到的模式切换信号在基础工作模式和直通工作模式之间切换。
4.根据权利要求1所述的可测试设计方法,其特征在于,以所述资源模块的模块基础结构为基础将所述资源模块优化设计为双模式资源模块包括:
在与所述资源模块的模块基础结构对应的模块总功能表中加入直通工作模式更新模块总功能表,按照更新后的模块总功能表优化设计得到双模式资源模块,所述双模式资源模块按照模块配置信号在基础工作模式和直通工作模式之间切换。
5.根据权利要求1所述的可测试设计方法,其特征在于,所述可测试设计方法还包括:将所述芯片内部所有资源模块都优化设计为双模式资源模块,或者,将所述芯片内部部分资源模块优化设计为双模式资源模块。
6.根据权利要求2所述的可测试设计方法,其特征在于,在经由所述至少一个双模式资源模块内部的直通路径形成的测试路径中:
测试输入端口至待测试资源模块的输入端之间的向量输入路径经过至少一个双模式资源模块内部的直通路径;
和/或,
待测试资源模块的输出端至测试输出端口的结果输出路径经过至少一个双模式资源模块内部的直通路径。
7.根据权利要求2所述的可测试设计方法,其特征在于,形成的测试路径所经过的任意一个双模式资源模块与所述待测试资源模块相邻排布,或者间隔其他资源模块。
8.根据权利要求1所述的可测试设计方法,其特征在于,对于任意一个切换至直通工作模式而连接在测试路径中的双模式资源模块,所述双模式资源模块的全部输入端口或部分输入端口连接在所述测试路径中,所述双模式资源模块的全部输出端口或部分输出端口连接在所述测试路径中。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311869516.5A CN117825924A (zh) | 2023-12-29 | 2023-12-29 | 一种芯片的可测试设计方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202311869516.5A CN117825924A (zh) | 2023-12-29 | 2023-12-29 | 一种芯片的可测试设计方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN117825924A true CN117825924A (zh) | 2024-04-05 |
Family
ID=90511093
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202311869516.5A Pending CN117825924A (zh) | 2023-12-29 | 2023-12-29 | 一种芯片的可测试设计方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN117825924A (zh) |
-
2023
- 2023-12-29 CN CN202311869516.5A patent/CN117825924A/zh active Pending
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