CN117811371A - 最大输入电压选择输出电路、方法及应用其的芯片 - Google Patents

Abstract

本发明提供的最大输入电压选择输出电路、方法及应用其的芯片，N个输入端分别对应接收N个输入电压；N个输入电压分别经过N个P型晶体管后，再分别作用于N个低导通压降及隔离电路后在输出端产生输出电压；输出电压经过偏置电压产生电路后作用于N个P型晶体管的控制端；在偏置电压产生电路和接地端之间还设置有偏置电流产生电路；其中，输出电压由N个输入电压中的最大输入电压经过与其对应的P型晶体管及低导通压降及隔离电路后产生；除最大输入电压之外的其余输入电压分别对应的P型晶体管为关断状态。本发明通过上述设置可以防止不同输入电压之间的相互导通，避免器件损坏，保证输出电压的可靠性，且选出电压压降较小，可以降低功耗。

Description

最大输入电压选择输出电路、方法及应用其的芯片

技术领域

本发明涉及集成电路技术领域，具体涉及一种最大输入电压选择输出电路、方法及应用其的芯片。

背景技术

在实际应用中，为了避免供电的异常，往往接入多个输入电源，再从多个输入电源中选择最大的电源为电路进行供电。因此，有必要设计一种选出压降较小，并实现不同输入电源之间相互隔离的最大输入电压选择输出电路。

发明内容

本发明提供了一种最大输入电压选择输出电路、方法及应用其的芯片。

根据本发明第一方面，提供了一种最大输入电压选择输出电路，包括N个输入端，N个输入端分别对应接收N个输入电压，N为大于1的正整数，其特征在于，所述最大输入电压选择输出电路还包括：

N个P型晶体管，所述N个P型晶体管的第一端分别一一对应接收所述N个输入电压；

N个低导通压降及隔离电路，所述N个P型晶体管的第二端分别与所述N个低导通压降及隔离电路的第一端一一对应连接，所述N个低导通压降及隔离电路的第二端与输出端连接；

偏置电压产生电路，所述偏置电压产生电路的第一端与所述输出端连接；所述N个P型晶体管的控制端与所述偏置电压产生电路的第二端连接；

偏置电流产生电路，所述偏置电流产生电路设置在所述偏置电压产生电路的第二端与接地端之间的支路上；

其中，所述N个输入电压中的最大输入电压经过与其对应的P型晶体管及低导通压降及隔离电路后在所述输出端产生输出电压；除最大输入电压之外的其余输入电压分别对应的P型晶体管为关断状态。

可选地，与其余输入电压分别对应的P型晶体管所在支路的低导通压降及隔离电路在其第二端到其第一端之间的压降为第一电压；

其中，基于偏置电压产生电路上的压降及所述第一电压的大小，使得与其余输入电压分别对应的P型晶体管的控制端与第二端之间的差值达不到其开启阈值电压，使其为关断状态；所述偏置电压产生电路上的压降为其第一端到第二端之间的压降。

可选地，每个低导通压降及隔离电路包括低开启阈值电压的N型晶体管，所述低开启阈值电压的N型晶体管的控制端与其第一端连接；所述低开启阈值电压的N型晶体管的第一端为所述低导通压降及隔离电路的第一端；所述低开启阈值电压的N型晶体管的第二端与所述输出端连接。

可选地，每个低导通压降及隔离电路包括齐纳二极管，所述齐纳二极管连接在所述低导通压降及隔离电路的第一端与第二端之间的支路上；其中，所述齐纳二极管的阳极靠近所述低导通压降及隔离电路的第一端设置。

可选地，所述偏置电压产生电路包括M个N型晶体管，所述M个N型晶体管依次串联连接，所述M个N型晶体管中的每个晶体管的控制端与其第一端连接；其中，所述偏置电压产生电路的压降为所述M个N型晶体管的开启阈值电压之和，M为大于等于1的正整数。

可选地，当所述N个输入电压为高压输入时，所述N个P型晶体管为高压晶体管，且在所述偏置电压产生电路和所述偏置电流产生电路之间还设置有高压晶体管。

可选地，在所述偏置电压产生电路的第一端和第二端之间还设置有电容。

本发明还提供了一种芯片，其特征在于，包括上文所述的最大输入电压选择输出电路。

本发明还提供了一种最大输入电压选择输出方法，设置有N个输入端，N个输入端分别对应接收N个输入电压，N为大于1的正整数，其特征在于，所述最大输入电压选择输出方法还包括：

N个P型晶体管分别一一对应接收所述N个输入电压；

所述N个输入电压分别经过所述N个P型晶体管后，再分别作用于N个低导通压降及隔离电路后在输出端产生输出电压；

所述输出电压经过偏置电压产生电路后作用于所述N个P型晶体管的控制端；

在所述偏置电压产生电路和接地端之间还设置有偏置电流产生电路；

其中，所述输出电压由所述N个输入电压中的最大输入电压经过与其对应的P型晶体管及低导通压降及隔离电路后产生；除最大输入电压之外的其余输入电压分别对应的P型晶体管为关断状态。

可选地，与其余输入电压分别对应的P型晶体管所在支路的低导通压降及隔离电路在其第二端到其第一端之间的压降为第一电压；

其中，基于偏置电压产生电路上的压降及所述第一电压的大小，使得与其余输入电压分别对应的P型晶体管的控制端与第二端之间的差值达不到其开启阈值电压，使其为关断状态；所述偏置电压产生电路上的压降为其第一端到第二端之间的压降。

可选地，每个低导通压降及隔离电路包括齐纳二极管，所述齐纳二极管连接在所述低导通压降及隔离电路的第一端与第二端之间的支路上；其中，所述齐纳二极管的阳极靠近所述低导通压降及隔离电路的第一端设置。

可选地，当所述N个输入电压为高压输入时，所述N个P型晶体管为高压晶体管，且在所述偏置电压产生电路和所述偏置电流产生电路之间还设置有高压晶体管。

可选地，在所述偏置电压产生电路的第一端和第二端之间还设置有电容。

本发明的有益效果至少包括：

综上，本发明提供的最大输入电压选择输出电路、方法及应用其的芯片，包括N个输入端，N个输入端分别对应接收N个输入电压，N为大于1的正整数，N个P型晶体管的第一端分别一一对应接收N个输入电压；N个P型晶体管的第二端分别与N个低导通压降及隔离电路的第一端一一对应连接，N个低导通压降及隔离电路的第二端与输出端连接；偏置电压产生电路的第一端与输出端连接；N个P型晶体管的控制端与偏置电压产生电路的第二端连接；偏置电流产生电路设置在偏置电压产生电路的第二端与接地端之间的支路上；其中，N个输入电压中的最大输入电压经过与其对应的P型晶体管及低导通压降及隔离电路后在输出端产生输出电压；除最大输入电压之外的其余输入电压分别对应的P型晶体管为关断状态。本发明通过上述设置可以实现与最大输入电压对应的P型晶体管的导通，并可以使得除最大输入电压之外的其余输入电压对应的P型晶体管关断，以防止不同输入电压之间的相互导通，导致器件损坏，保证输出电压的可靠性；并且通过低导通压降及隔离电路可以使得最大输入电压与输出电压之间的压降较小，降低功耗。

进一步地，在低导通压降及隔离电路的第一端和第二端之间还设置有齐纳二极管，防止P型晶体管的控制端与第二端之间的电压过大导致P型晶体管损坏，用于实现对P型晶体管的保护。

进一步地，在偏置电压产生电路的第一端和第二端之间还设置有电容，当存在输入电压快速变化时，将该变化快速地反馈到P型晶体管的控制端，以防止不同输入电压之间的相互导通。

进一步地，当N个输入电压为高压输入时，N个P型晶体管为高压晶体管，且在偏置电压产生电路和偏置电流产生电路之间还设置有高压晶体管用于承受高压，避免器件的损坏。

应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

图1示出了本发明提供的最大输入电压选择输出电路的一种原理图；

图2示出了图1中的最大输入电压选择输出电路的一种具体实施例；

图3示出了将图1中的两路输入电压扩展到N路输入电压的一种原理图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

图1所示为本发明提供的最大输入电压选择输出电路的一种原理图，该图中以具有两路输入电压为例进行说明，其包括两路输入电压VIN1和VIN2，两个P型晶体管PM1和PM2，其中PM1和PM2与输入电压VIN1和VIN2分别一一对应设置，PM1用于接收输入电压VIN1，PM2用于接收输入电压VIN2；在两个P型晶体管PM1和PM2的第二端还分别设置有低导通压降及隔离电路，输出端设置在两个低导通压降及隔离电路的第二端；两个低导通压降及隔离电路的第二端（或输出端）与偏置电压产生电路的第一端连接，偏置电压产生电路的第二端与两个P型晶体管PM1和PM2的控制端连接；偏置电压产生电路的第二端和接地端GND之间的支路上还设置有偏置电流产生电路，用于为偏置电压产生电路的工作提供电流。其中，为便于说明，本发明中第一端和第二端分别是指电位高和电位低的端口。图1中，在偏置电压产生电路的第二端和偏置电流产生电路之间还设置有N型晶体管NM0，NM0的控制端接收电源电压VCC，其中，VCC可以由其他电路模块产生的电压或其他输入电压来提供，使得NM0可以导通；当输入电压VIN1和VIN2为高压时，PM1和PM2为高压晶体管，同时N型晶体管NM0也采用高压晶体管，以承受高压，避免高压损坏晶体管。当输入电压VIN1和VIN2为低压时，PM1、PM2和NM0可以采用高压或低压晶体管，此时，也可以不设置NM0。作为本发明的其他实施例，也可以采用P型晶体管来替代NM0，此时P型晶体管的控制端可以连接低电位，以使该P型晶体管导通。

下面对图1中的工作原理进行说明，假设当输入电压VIN1大于VIN2时，PM1以及与其对应的低导通压降及隔离电路导通，在输出端产生输出电压Vout，输出电压Vout为VIN1减去PM1以及低导通压降及隔离电路上的压降，其中，可以通过对PM1的参数进行设置使得其导通电阻较低，进而使得其导通压降较低，同样的，低导通压降及隔离电路上的压降也较低，进而使得输出电压Vout与VIN1之间的差值较小，以降低功耗。在电路正常工作后，偏置电流产生电路工作，为偏置电压产生电路提供工作电流，PM1的控制端的电压为输出电压Vout与偏置电压产生电路上的压降之差，通过这样设置可以使得PM1的控制端与第二端之间的差值达到其开启阈值电压，使得PM1导通。PM2的控制端电压与PM1相同，通过PM2所在支路的低导通压降及隔离电路使得PM2的控制端与第二端之间的差值达不到开启阈值电压，使其为关断状态，进而可以实现输入电压VIN1和VIN2之间的隔离，防止两个输入电压之间的相互导通，避免损坏器件，也可以保证输出电压Vout的可靠性。同样的，当VIN2大于VIN1时，工作原理同上文所述。

进一步地，如图2所示，为图1中各模块电路的一种具体实施例，低导通电压及隔离电路均包括一个N型晶体管，以PM1所在支路为例说明，N型晶体管NM1的控制端与第一端连接在一起，其第二端连接到输出端，这里NM1采用低开启电压阈值的晶体管，以使其导通压降较低，在电路正常工作后，NM1上的导通压降即为其开启阈值电压，因其为低开启阈值电压的晶体管，因此，可以使得NM1上的导通压降较低，以减小VIN1与输出电压Vout之间的压差。其中，NM1/NM2的这种接法可以等效为一个二极管，该等效二极管的阴极与输出端连接；当VIN1大于VIN2时，PM2的第二端电压为输出电压Vout与该等效二极管阴极到阳极的压降（可以看作为第一电压）之差，此时该等效二极管可以视为一个稳压二极管；基于偏置电压产生电路上的压降及该第一电压的大小，使得与PM2的控制端与第二端之间的差值达不到开启阈值电压，使其为关断状态。

进一步地，如图2所示，偏置电压产生电路包括3个N型晶体管NM3、NM4和NM5，NM3-NM5依次串联连接，且这3个晶体管的控制端均与其第一端连接；则当偏置电压产生电路工作后，该偏置电压产生电路上的压降为这3个晶体管的开启阈值电压之和。为使PM2导通，需要其控制端和第二端之间的压降达到开启阈值电压才会导通，通过设置NM3-NM5的开启阈值电压的大小，或者偏置电压产生电路中N型晶体管的个数，以及等效二极管的第一电压的大小可以使得在PM1导通时，PM2为关断状态，实现不同输入电压之间的隔离。

进一步地，如图2所示，偏置电流产生电路为电流源I1，电流源I1可以采用现有技术中的电路来实现，在本发明不再详细阐述。

进一步地，每个低导通压降及隔离电路还包括齐纳二极管，齐纳二极管连接在低导通压降及隔离电路的第一端与第二端之间的支路上。以图2为例进行说明，齐纳二极管的阳极靠近NM1/NM2的第一端设置。通过齐纳二极管的设置可以防止PM1/PM2的第一端和第二端之间的压差过大导致PM1/PM2的损坏，实现对PM1/PM2的保护。在图2中，一般NM1/NM2的等效二极管的第一电压相对较大，当第一电压过大，且VIN1大于VIN2时，可能会造成PM2的损坏。因此，通过设置齐纳二极管Z1/Z2稳压值的大小（例如，当第一电压较大时，可以设置齐纳二极管的稳压值相对较小），当VIN1大于VIN2时，可以同时实现PM2的关断（此时，输出端到PM2第二端的压降为齐纳二极管上的稳压值）以及实现对PM2的保护。

进一步地，如图1、图2所示，在输出端和偏置电压产生电路的第二端之间还设置有电容C0，用于实现快速响应。例如，当输入电压VIN1快速变化时（这里还是以VIN1大于VIN2，当VIN1快速变大时为例进行说明），会导致输出电压Vout也会随之变大，由于电容C0具有其两端电压不能突变的特性，因此，可以将Vout上的变化快速地反馈到PM2的控制端，使得PM2的控制端电压也随之增大，防止PM2的控制端电压因变化不及时导致PM2导通，即实现了PM2的快速关断响应，避免了VIN1和VIN2之间的相互导通。

图2是以存在两个输入电压VIN1和VIN2为例进行说明的，本发明不限于此，如图3所示，可以将输入电压扩展到N路，其中，N为大于1的正整数；其工作原理同图2中的原理，在此不再详细阐述。另外，也可以将图1中的输入电压扩展到N路。

需要说明的是，图2、图3中各电路模块的电路图，只是本发明中的其中一个实施例，也可以采用其他变形方式来实现与图1中各电路模块相同的功能。

作为其他实施例，本发明提供的最大输入电压选择输出电路可以应用于集成电路芯片中，通过集成在芯片中来实现相同的功能。

本发明还提供了一种最大输入电压选择输出方法，设置有N个输入端，N个输入端分别对应接收N个输入电压，N为大于1的正整数，该最大输入电压选择输出方法包括：N个P型晶体管分别一一对应接收N个输入电压；N个输入电压分别经过N个P型晶体管后，再分别作用于N个低导通压降及隔离电路后在输出端产生输出电压；输出电压经过偏置电压产生电路后作用于N个P型晶体管的控制端；在偏置电压产生电路和接地端之间还设置有偏置电流产生电路；其中，输出电压由N个输入电压中的最大输入电压经过与其对应的P型晶体管及低导通压降及隔离电路后产生；除最大输入电压之外的其余输入电压分别对应的P型晶体管为关断状态。

其中，最大输入电压选择输出方法还包括上文所述的其他功能，这里不再详细赘述。

综上，本发明提供的最大输入电压选择输出电路、方法及应用其的芯片，包括N个输入端，N个输入端分别对应接收N个输入电压，N为大于1的正整数，N个P型晶体管的第一端分别一一对应接收N个输入电压；N个P型晶体管的第二端分别与N个低导通压降及隔离电路的第一端一一对应连接，N个低导通压降及隔离电路的第二端与输出端连接；偏置电压产生电路的第一端与输出端连接；N个P型晶体管的控制端与偏置电压产生电路的第二端连接；偏置电流产生电路设置在偏置电压产生电路的第二端与接地端之间的支路上；其中，N个输入电压中的最大输入电压经过与其对应的P型晶体管及低导通压降及隔离电路后在输出端产生输出电压；除最大输入电压之外的其余输入电压分别对应的P型晶体管为关断状态。本发明通过上述设置可以实现与最大输入电压对应的P型晶体管的导通，并可以使得除最大输入电压之外的其余输入电压对应的P型晶体管关断，以防止不同输入电压之间的相互导通，导致器件损坏，并可以保证输出电压的可靠性；并且通过低导通压降及隔离电路可以使得最大输入电压与输出电压之间的压降较小，降低功耗。

进一步地，在低导通压降及隔离电路的第一端和第二端之间还设置有齐纳二极管，防止P型晶体管的控制端与第二端之间的电压过大导致P型晶体管损坏，用于实现对P型晶体管的保护。

进一步地，在偏置电压产生电路的第一端和第二端之间还设置有电容，当存在输入电压快速变化时，将该变化快速地反馈到P型晶体管的控制端，防止不同输入电压之间的相互导通。

进一步地，当N个输入电压为高压输入时，N个P型晶体管为高压晶体管，且在偏置电压产生电路和偏置电流产生电路之间还设置有高压晶体管用于承受高压，避免器件的损坏。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (13)

1.一种最大输入电压选择输出电路，包括N个输入端，N个输入端分别对应接收N个输入电压，N为大于1的正整数，其特征在于，所述最大输入电压选择输出电路还包括：

N个P型晶体管，所述N个P型晶体管的第一端分别一一对应接收所述N个输入电压；

N个低导通压降及隔离电路，所述N个P型晶体管的第二端分别与所述N个低导通压降及隔离电路的第一端一一对应连接，所述N个低导通压降及隔离电路的第二端与输出端连接；

偏置电压产生电路，所述偏置电压产生电路的第一端与所述输出端连接；所述N个P型晶体管的控制端与所述偏置电压产生电路的第二端连接；

偏置电流产生电路，所述偏置电流产生电路设置在所述偏置电压产生电路的第二端与接地端之间的支路上；

其中，所述N个输入电压中的最大输入电压经过与其对应的P型晶体管及低导通压降及隔离电路后在所述输出端产生输出电压；除最大输入电压之外的其余输入电压分别对应的P型晶体管为关断状态。

2.根据权利要求1所述的最大输入电压选择输出电路，其特征在于，

与其余输入电压分别对应的P型晶体管所在支路的低导通压降及隔离电路在其第二端到其第一端之间的压降为第一电压；

其中，基于偏置电压产生电路上的压降及所述第一电压的大小，使得与其余输入电压分别对应的P型晶体管的控制端与第二端之间的差值达不到其开启阈值电压，使其为关断状态；所述偏置电压产生电路上的压降为其第一端到第二端之间的压降。

3.根据权利要求1所述的最大输入电压选择输出电路，其特征在于，

每个低导通压降及隔离电路包括低开启阈值电压的N型晶体管，所述低开启阈值电压的N型晶体管的控制端与其第一端连接；所述低开启阈值电压的N型晶体管的第一端为所述低导通压降及隔离电路的第一端；所述低开启阈值电压的N型晶体管的第二端与所述输出端连接。

4.根据权利要求1-3任一项所述的最大输入电压选择输出电路，其特征在于，

每个低导通压降及隔离电路包括齐纳二极管，所述齐纳二极管连接在所述低导通压降及隔离电路的第一端与第二端之间的支路上；其中，所述齐纳二极管的阳极靠近所述低导通压降及隔离电路的第一端设置。

5.根据权利要求1-3任一项所述的最大输入电压选择输出电路，其特征在于，

所述偏置电压产生电路包括M个N型晶体管，所述M个N型晶体管依次串联连接，所述M个N型晶体管中的每个晶体管的控制端与其第一端连接；其中，所述偏置电压产生电路的压降为所述M个N型晶体管的开启阈值电压之和，M为大于等于1的正整数。

6.根据权利要求1所述的最大输入电压选择输出电路，其特征在于，

当所述N个输入电压为高压输入时，所述N个P型晶体管为高压晶体管，且在所述偏置电压产生电路和所述偏置电流产生电路之间还设置有高压晶体管。

7.根据权利要求1-3、6任一项所述的最大输入电压选择输出电路，其特征在于，

在所述偏置电压产生电路的第一端和第二端之间还设置有电容。

8.一种芯片，其特征在于，包括权利要求1-7任一项所述的最大输入电压选择输出电路。

9.一种最大输入电压选择输出方法，设置有N个输入端，N个输入端分别对应接收N个输入电压，N为大于1的正整数，其特征在于，所述最大输入电压选择输出方法还包括：

N个P型晶体管分别一一对应接收所述N个输入电压；

所述N个输入电压分别经过所述N个P型晶体管后，再分别作用于N个低导通压降及隔离电路后在输出端产生输出电压；

所述输出电压经过偏置电压产生电路后作用于所述N个P型晶体管的控制端；

在所述偏置电压产生电路和接地端之间还设置有偏置电流产生电路；

其中，所述输出电压由所述N个输入电压中的最大输入电压经过与其对应的P型晶体管及低导通压降及隔离电路后产生；除最大输入电压之外的其余输入电压分别对应的P型晶体管为关断状态。

10.根据权利要求9所述的最大输入电压选择输出方法，其特征在于，

与其余输入电压分别对应的P型晶体管所在支路的低导通压降及隔离电路在其第二端到其第一端之间的压降为第一电压；

其中，基于偏置电压产生电路上的压降及所述第一电压的大小，使得与其余输入电压分别对应的P型晶体管的控制端与第二端之间的差值达不到其开启阈值电压，使其为关断状态；所述偏置电压产生电路上的压降为其第一端到第二端之间的压降。

11.根据权利要求9所述的最大输入电压选择输出方法，其特征在于，

每个低导通压降及隔离电路包括齐纳二极管，所述齐纳二极管连接在所述低导通压降及隔离电路的第一端与第二端之间的支路上；其中，所述齐纳二极管的阳极靠近所述低导通压降及隔离电路的第一端设置。

12.根据权利要求9所述的最大输入电压选择输出方法，其特征在于，

当所述N个输入电压为高压输入时，所述N个P型晶体管为高压晶体管，且在所述偏置电压产生电路和所述偏置电流产生电路之间还设置有高压晶体管。

13.根据权利要求9-12任一项所述的最大输入电压选择输出方法，其特征在于，

在所述偏置电压产生电路的第一端和第二端之间还设置有电容。