CN117790626A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制造方法，半导体器件的制造方法包括：形成第一沟槽和第二沟槽，第一沟槽从第一衬底第一表面延伸至第一衬底内，第二沟槽至少部分从第一沟槽底面延伸至第一衬底内；随形覆盖绝缘介质层于第一沟槽和第二沟槽的表面；去除第一沟槽底面的绝缘介质层；填充导电层于第一沟槽和第二沟槽中，以在第一沟槽中形成第一电极，以及在第二沟槽中形成沟槽隔离环结构；其中，第一电极侧面以及沟槽隔离环结构均通过绝缘介质层与第一衬底隔离，第一电极底面一部分与第一衬底电连接、另一部分与沟槽隔离环结构电连接。本发明的技术方案使得能够提高器件的可靠性，且减少对光路的影响。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
现有的大部分单光子雪崩二极管(SPAD，Single Photon Avalanche Diode)在设计时采用的都是垂直型二极管，且在正面接两个电极，为了让二极管的击穿发生在垂直方向，两个电极之间需要进行隔离或者留出足够的间距。但随着单光子探测器的发展，需要更大的像素阵列，在同样的窗口下就需要对二极管的面积进行微缩，若继续使用正面接两个电极的方式，由于两个电极之间的间距无法微缩，导致器件的填充因子降低，从而影响探测器性能。为解决正面接两个电极带来的对器件的影响，开发了正面和与正面相背的背面分别接一个电极的方式，其中，在对衬底背面减薄之后会保留部分厚度的衬底，通过在衬底中挖孔，并向孔内填充铝作为背面的第一电极。
但是，铝的填孔能力差，当孔的深宽比稍大时会导致孔内填充的铝出现空洞，进而导致电连接出现问题，第一电极与衬底之间的接触电阻变大，严重时会出现断路等可靠性问题。因此，为了使得铝填充的更好，孔的宽度需要做大(例如孔的宽度大于0.65微米)，但是孔的宽度做大会对光路造成影响，具体的，由于孔位于像素单元的拐角处，孔的宽度做大会导致第一电极对光的遮挡面积增大，像素单元中用于吸收光的面积减小，进而导致像素单元中的二极管吸收的光减少，从而导致量子效率降低，尤其当芯片尺寸微缩至5微米以下时对光路的影响更大。
因此，如何对第一电极的工艺进行改进，以避免对器件的可靠性和光路产生影响是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得能够提高器件的可靠性，且减少对光路的影响。
为实现上述目的，本发明提供了一种半导体器件的制造方法，包括：
提供第一衬底，所述第一衬底包括相背设置的第一表面与第二表面；
形成第一沟槽和第二沟槽，所述第一沟槽从所述第一衬底第一表面延伸至所述第一衬底内，所述第二沟槽至少部分从所述第一沟槽底面延伸至所述第一衬底内；
随形覆盖绝缘介质层于所述第一沟槽和所述第二沟槽的表面；
去除所述第一沟槽底面的所述绝缘介质层；
填充导电层于所述第一沟槽和所述第二沟槽中，以在所述第一沟槽中形成第一电极，以及在所述第二沟槽中形成沟槽隔离环结构；
其中，所述第一电极侧面以及所述沟槽隔离环结构均通过所述绝缘介质层与所述第一衬底隔离，所述第一电极底面一部分与所述第一衬底电连接、另一部分与所述沟槽隔离环结构电连接。
可选地，所述第二沟槽沿着第一方向与第二方向阵列排布，且在所述第一方向上排布的所述第二沟槽与在所述第二方向上排布的所述第二沟槽交叉形成交叉点，所述第一沟槽位于所述交叉点上。
可选地，在所述第一方向上排布的相邻两个所述第二沟槽与在所述第二方向上排布的相邻两个所述第二沟槽所包围的第一衬底用于形成器件。
可选地，在所述第一衬底第二表面形成第二电极。
可选地，所述导电层的材质包括钨。
可选地，在去除所述第一沟槽底面的所述绝缘介质层时，还去除所述第二沟槽底面的所述绝缘介质层。
本发明还提供一种半导体器件，包括：
第一衬底，所述第一衬底包括相背设置的第一表面与第二表面；
第一沟槽和第二沟槽，所述第一沟槽从所述第一衬底第一表面延伸至所述第一衬底内，所述第二沟槽至少部分从所述第一沟槽底面延伸至所述第一衬底内；导电层，填充于所述第一沟槽和所述第二沟槽中，以在所述第一沟槽中形成第一电极，以及在所述第二沟槽中形成沟槽隔离环结构；
绝缘介质层，所述第一电极侧面以及所述沟槽隔离环结构均通过所述绝缘介质层与所述第一衬底隔离，所述第一电极底面一部分与所述第一衬底电连接、另一部分与所述沟槽隔离环结构电连接。
可选地，所述第二沟槽沿着第一方向与第二方向阵列排布，且在所述第一方向上排布的所述第二沟槽与在所述第二方向上排布的所述第二沟槽交叉形成交叉点，所述第一沟槽位于所述交叉点上。
可选地，在所述第一方向上排布的相邻两个所述第二沟槽与在所述第二方向上排布的相邻两个所述第二沟槽所包围的第一衬底用于形成器件。
可选地，在所述第一衬底第二表面形成有第二电极。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，通过形成第一沟槽和第二沟槽，所述第一沟槽从所述第一衬底第一表面延伸至所述第一衬底内，所述第二沟槽至少部分从所述第一沟槽底面延伸至所述第一衬底内；随形覆盖绝缘介质层于所述第一沟槽和所述第二沟槽的表面；去除所述第一沟槽底面的所述绝缘介质层；填充导电层于所述第一沟槽和所述第二沟槽中，以在所述第一沟槽中形成第一电极，以及在所述第二沟槽中形成沟槽隔离环结构；其中，所述第一电极侧面以及所述沟槽隔离环结构均通过所述绝缘介质层与所述第一衬底隔离，所述第一电极底面一部分与所述第一衬底电连接、另一部分与所述沟槽隔离环结构电连接，使得能够提高器件的可靠性，且减少对光路的影响。
2、本发明的半导体器件，由于包括：第一衬底，所述第一衬底包括相背设置的第一表面与第二表面；第一沟槽和第二沟槽，所述第一沟槽从所述第一衬底第一表面延伸至所述第一衬底内，所述第二沟槽至少部分从所述第一沟槽底面延伸至所述第一衬底内；导电层，填充于所述第一沟槽和所述第二沟槽中，以在所述第一沟槽中形成第一电极，以及在所述第二沟槽中形成沟槽隔离环结构；绝缘介质层，所述第一电极侧面以及所述沟槽隔离环结构均通过所述绝缘介质层与所述第一衬底隔离，所述第一电极底面一部分与所述第一衬底电连接、另一部分与所述沟槽隔离环结构电连接，使得能够提高器件的可靠性，且减少对光路的影响。
附图说明
图1是本发明一实施例的半导体器件的制造方法的流程图；
图2是本发明一实施例的半导体器件的俯视示意图；
图3～图12是图1所示的半导体器件的制造方法中的器件示意图。
其中，附图2～图12的附图标记说明如下：
11-第一衬底；111-第一层间介质层；112-第一金属互连结构；113-浅沟槽隔离结构；12-第一沟槽；121-图形化的第一掩膜层；13-第二沟槽；131-图形化的第二掩膜层；132-第二开口；14-第一绝缘介质层；15-导电层；16-第三沟槽；17-第二绝缘介质层；171-第三开口；21-第二衬底；22-第二层间介质层；221-第二金属互连结构。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种半导体器件的制造方法，参阅图1，图1是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供第一衬底，所述第一衬底包括相背设置的第一表面与第二表面；
步骤S2、形成第一沟槽和第二沟槽，所述第一沟槽从所述第一衬底第一表面延伸至所述第一衬底内，所述第二沟槽至少部分从所述第一沟槽底面延伸至所述第一衬底内；
步骤S3、随形覆盖绝缘介质层于所述第一沟槽和所述第二沟槽的表面；
步骤S4、去除所述第一沟槽底面的所述绝缘介质层；
步骤S5、填充导电层于所述第一沟槽和所述第二沟槽中，以在所述第一沟槽中形成第一电极，以及在所述第二沟槽中形成沟槽隔离环结构；其中，所述第一电极侧面以及所述沟槽隔离环结构均通过所述绝缘介质层与所述第一衬底隔离，所述第一电极底面一部分与所述第一衬底电连接、另一部分与所述沟槽隔离环结构电连接。
下面参阅图2～图12更为详细的介绍本实施例提供的半导体器件的制造方法，图12是图2所示的半导体器件沿着AA’方向的纵向截面示意图，图11b是图2所示的半导体器件沿着BB’方向的纵向截面示意图，图3、图4a、图5a、图6a、图7a、图8a、图9a、图10a和图11a是制造图12所示的半导体器件的各个步骤的结构示意图，图3、图4b、图5b、图6b、图7b、图8b、图9b和图10b是制造图11b所示的半导体器件的各个步骤的结构示意图，图2中仅示意出半导体器件的部分结构。图3～图12所示的实施例以应用3D IC的图像传感器为例，但并不以此为限制。
如图3所示，提供第一衬底11。
所述第一衬底11包括相背设置的第一表面与第二表面。
所述第一衬底11的第二表面可以形成有第一层间介质层111，所述第一层间介质层111中可以形成有第一金属互连结构112，还可含有其它功能结构，例如晶体管或者MEMS微结构(例如振膜、电极等结构)等，以构成器件晶圆，器件晶圆的种类取决于最终要制作的器件的功能。
在一实施例中，在后续形成第一沟槽12于所述第一衬底11中之前，所述半导体器件的制造方法还可包括：首先，将所述第一衬底11远离所述第一沟槽12的一面与第二衬底21键合，所述第一衬底11与所述第二衬底21键合的一面可以为所述第一衬底11的第二表面；然后，减薄所述第一衬底11远离所述第二衬底21的一面，以使得所述第一衬底111减薄到所需厚度。
其中，所述第一衬底111可以包括基底和形成于基底上的外延层，在减薄所述第一衬底11时，对所述基底进行减薄；优选的，减薄后的所述第一衬底111还可以包括所述基底和所述外延层，且所述第一沟槽12形成于所述基底中，所述第一沟槽12未暴露出所述外延层，以避免后续在所述第一沟槽12中形成的第一电极与所述外延层接触而导致接触电阻增大。
所述第二衬底21包括相背设置的第一表面与第二表面，所述第二衬底21的第二表面可以形成有第二层间介质层22，所述第二层间介质层22中可以形成有第二金属互连结构221；所述第一层间介质层111远离所述第一衬底11的一面与所述第二层间介质层22远离所述第二衬底21的一面键合，第一金属互连结构112与第二金属互连结构221电连接。所述第二层间介质层22中还可含有其它功能结构，例如晶体管或者MEMS微结构(例如振膜、电极等结构)等，以构成器件晶圆，器件晶圆的种类取决于最终要制作的器件的功能；或者，所述第二层间介质层22中未包含功能结构，以构成承载晶圆，无器件功能。
所述第一表面为背面，所述第二表面为正面；或者，所述第一表面为正面，所述第二表面为背面。
所述第一衬底11和所述第二衬底21的材质可以为本领域技术人员熟知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅、锗、锗硅、碳硅、碳锗硅、砷化铟、砷化镓或磷化铟等，或者，所述第一衬底11和所述第二衬底21还可以为SOI衬底。
如图4a至图6b所示，形成第一沟槽12和第二沟槽13，所述第一沟槽12从所述第一衬底11第一表面延伸至所述第一衬底11内，所述第二沟槽13至少部分从所述第一沟槽12底面延伸至所述第一衬底11内。
如图4a所示，形成第一沟槽12于所述第一衬底11中。
在一实施例中，如图4b所示，还可形成第三沟槽16于所述第一衬底11中，所述第三沟槽16从所述第一衬底11第一表面延伸至所述第一衬底11内。所述第三沟槽16能够用于捕获光子，增强光吸收。
优选的，所述第一沟槽12和所述第三沟槽16同时形成，以简化工艺步骤。
形成所述第一沟槽12与所述第二沟槽13的先后顺序不受限制，可以先形成所述第一沟槽12、后形成所述第二沟槽13，或者，可以先形成所述第二沟槽13、后形成所述第一沟槽12，或者，也可以同时形成所述第一沟槽12、所述第二沟槽13。本申请以先形成所述第一沟槽12、后形成所述第二沟槽13为例进行举例说明。
首先，如图4a～图4b所示，形成第一掩膜层于所述第一衬底11的第一表面；然后，采用光刻和/或刻蚀等工艺，使得所述第一掩膜层形成为图形化的第一掩膜层121，所述图形化的第一掩膜层121具有第一开口；然后，以所述图形化的第一掩膜层121为掩膜去除所述第一开口下方的所述第一衬底11，以在所述第一衬底11的第一表面形成第一沟槽12和第三沟槽16，所述第一沟槽12和所述第三沟槽16均从所述第一衬底11第一表面延伸至所述第一衬底11内。
所述第一沟槽12和/或所述第三沟槽16在平行于所述第一衬底11第一表面的横截面形状包括但不限于为方形、六边形、八边形、圆形等；所述第一沟槽12和/或所述第三沟槽16在垂直于所述第一衬底11第一表面的横截面形状包括但不限于为方形、倒梯形等。
接着，如图5a～图5b所示，形成图形化的第二掩膜层131于所述图形化的第一掩膜层121上和部分所述第一沟槽12中，进一步的，所述图形化的第二掩膜层131填满所述第三沟槽16。在形成图形化的第二掩膜层131之前或者之后或者同时，可以选择去除或者保留所述图形化的第一掩膜层121，还可以进行其他工艺，完成其他膜层或者器件等，在此进行简化描述。所述图形化的第二掩膜层131具有第二开口132，如图6a和图6b所示，去除所述第二开口132下方的所述第一衬底11形成所述第二沟槽13，所述第二沟槽13至少部分从所述第一沟槽12底面延伸至所述第一衬底11内；接着，可以选择去除或者保留图形化的第二掩膜层131。
所述第二沟槽13可以在第一方向和/或第二方向上排布。所述第一方向与所述第二方向之间的夹角可以为任意角度，优选的，所述第一方向与所述第二方向相互垂直。所述第二沟槽13至少包括从所述第一衬底11第一表面延伸至所述第一衬底11内的第一部分以及从所述第一沟槽12底面延伸至所述第一衬底11内的第二部分，还可以包括，从位于所述第一部分与所述第二部分之间的所述第一沟槽12的表面延伸至所述第一衬底11内的第三部分，例如，从位于所述第一部分与所述第二部分之间的所述第一沟槽12部分侧面或者部分侧面与底面或者部分底面延伸至所述第一衬底11内，所述第一沟槽12的至少部分底面和至少部分侧面均与所述第二沟槽13连通。优选的，所述第二部分在所述第一沟槽12底面的开口尺寸小于所述第一沟槽12的底面尺寸。
所述第二沟槽13在平行于所述第一衬底11第一表面的横截面形状包括但不限于为方形、六边形、八边形、圆形等；所述第二沟槽13在垂直于所述第一衬底11第一表面的横截面形状包括但不限于为方形、倒梯形等。例如，所述第一沟槽12与所述第二沟槽13在垂直于与平行于所述第一衬底11第一表面的横截面形状均为方形，所述第二沟槽13第二部分在垂直于所述第一衬底11第一表面的横截面W2小于所述第一沟槽12在垂直于所述第一衬底11第一表面的横截面宽度W1。如图2所示，所述第二沟槽13沿着所述第一方向与所述第二方向阵列排布，且在所述第一方向上排布的所述第二沟槽13与在所述第二方向上排布的所述第二沟槽13交叉形成交叉点，所述第一沟槽12位于所述交叉点上。在所述第一方向上排布的相邻两个所述第二沟槽13与在所述第二方向上排布的相邻两个所述第二沟槽13所包围的第一衬底11用于形成器件。以所述第二沟槽13在平行于所述第一衬底11第一表面的横截面形状为方形进行举例，所述第二沟槽13沿着所述第一方向与所述第二方向阵列排布，在所述第一方向上排布的相邻两个所述第二沟槽13与在所述第二方向上排布的相邻两个所述第二沟槽13相互交叉形成阵列排布的方格，所述方格内的所述第一衬底11用于形成器件，例如形成雪崩二极管或者单光子雪崩二极管等。如图2所示，示意出了一个完整的由四个所述第二沟槽13环绕包围形成的、在平行于所述第一衬底11第一表面的横截面形状为正方形的方格，四个所述第二沟槽13所环绕包围的区域为一像素单元，所述第一沟槽12位于正方形的四个角上，所述第三沟槽16位于四个所述第二沟槽13所环绕包围的像素单元中；且所述第二沟槽13沿着各个边长的延伸方向向外围延伸扩展，以形成多个正方形排布的阵列结构。
在一实施例中，所述第一衬底11远离所述第一沟槽12的一面(即所述第一衬底11的第二表面)中形成有浅沟槽隔离结构113，所述第二沟槽13可以与所述浅沟槽隔离结构113对准，所述第二沟槽13暴露出所述浅沟槽隔离结构113，使得所述浅沟槽隔离结构113与后续在所述第二沟槽13中形成的沟槽隔离环结构共同作为各个像素单元之间的隔离结构。在其他实施例中，所述第一衬底11远离所述第一沟槽12的一面中未形成有所述浅沟槽隔离结构113，此时，所述第二沟槽13可以贯穿所述第一衬底11后暴露出所述第一层间介质层111，使得后续在所述第二沟槽13中形成的沟槽隔离环结构作为各个像素单元之间的隔离结构。
所述第二沟槽13和所述浅沟槽隔离结构113所环绕的第一衬底11中可以形成有雪崩二极管或者单光子雪崩二极管，即每个像素单元中形成有雪崩二极管或者单光子雪崩二极管。
如图7a～图7b所示，随形覆盖第一绝缘介质层14(为了与其他绝缘介质层进行区分，定义此处的绝缘介质层为第一绝缘介质层14)于所述第一沟槽12和所述第二沟槽13的表面。
所述第一绝缘介质层14还可随形覆盖所述图形化的第一掩膜层121和所述第三沟槽16的表面。
所述第一绝缘介质层14包括但不限于氧化硅和介电常数K大于3.9的高K介质(例如氧化铝、氧化钽或氧化铪等)中的至少一种。所述第一绝缘介质层14可以为单层结构或至少两层的堆叠结构(例如一层氧化硅和一层高K介质)。
所述第一绝缘介质层14中包含高K介质能够增强隔离效果。
如图8a所示，去除所述第一沟槽12底面的所述第一绝缘介质层14，保留所述第一沟槽12侧面以及所述第二沟槽13表面的所述第一绝缘介质层14，以使得所述第一沟槽12暴露出所述第一沟槽12底面的所述第一衬底11。
在此步骤中，可以未采用光罩，直接去除所述第一沟槽12底面的所述第一绝缘介质层14。
并且，如图8a～图8b所示，在去除所述第一沟槽12底面的所述第一绝缘介质层14时，还可同时去除所述第二沟槽13底面、所述第三沟槽16底面和所述图形化的第一掩膜层121表面的所述第一绝缘介质层14，以使得所述第二沟槽13暴露出所述浅沟槽隔离结构113，所述第三沟槽16暴露出所述第一衬底11。
如图9a～图9b，填充导电层15于所述第一沟槽12和所述第二沟槽13中，以在所述第一沟槽12中形成第一电极，以及在所述第二沟槽13中形成沟槽隔离环结构，所述第一电极与所述第一衬底11电连接。其中，所述第一电极侧面以及所述沟槽隔离环结构均通过所述第一绝缘介质层14与所述第一衬底11隔离，所述第一电极底面一部分与所述第一衬底11电连接、另一部分与所述沟槽隔离环结构电连接。
其中，所述导电层15还填充于所述第三沟槽16中，且所述导电层15还覆盖所述图形化的第一掩膜层121。
在填充所述导电层15之后，所述半导体器件的制造方法还可包括：如图10a～图10b所示，刻蚀所述导电层15，以去除所述第三沟槽16中的导电层15以及所述图形化的第一掩膜层121上的部分导电层15，所述第一沟槽12外围的图形化的第一掩膜层121上可以保留部分导电层15，所述第二沟槽13外围(例如，所述第二沟槽13的第一部分外围)的图形化的第一掩膜层121上可以保留部分导电层15作为金属格栅，金属格栅有利于改善不同像素单元之间的光学串扰问题；然后，如图11a～图11b所示，形成第二绝缘介质层17覆盖于所述图形化的第一掩膜层121和所述导电层15上，且所述第二绝缘介质层17填满所述第三沟槽16；然后，如图12所示，刻蚀所述第一电极上的所述第二绝缘介质层17，以在所述第二绝缘介质层17中形成暴露出所述第一电极的第三开口171，使得能够将所述第一电极引出。
优选的，所述导电层15的材质包括钨，以使得所述第一沟槽12和所述第二沟槽13的深宽比很大时，即所述第一沟槽12和所述第二沟槽13的宽度很小时，所述导电层15也能将所述第一沟槽12和所述第二沟槽13填满，避免所述第一沟槽12和所述第二沟槽13中填充的所述导电层15内产生空洞，进而使得能够避免导致电连接出现问题，且避免出现断路等可靠性问题，从而使得对芯片尺寸的限制少，能够适用于更小尺寸的芯片设计。在其他实施例中，所述导电层15的材质还可以包括铝、铜、银和金等金属材料中的至少一种。
由于同时向所述第一沟槽12和所述第二沟槽13中填充所述导电层15，使得所述第一电极和所述沟槽隔离环结构同时形成，进而使得工艺步骤得到简化。
另外，所述第一衬底11第二表面还可形成第二电极(未图示)；当所述第一衬底11的第二表面键合有所述第二衬底21时，所述第二衬底21远离所述第一衬底11的一面可以形成所述第二电极。
从上述内容可知，由于所述第一沟槽12从所述第一衬底11第一表面延伸至所述第一衬底11内，所述第二沟槽13至少部分从所述第一沟槽12底面延伸至所述第一衬底11内，使得所述第一沟槽12的一部分位于所述第二沟槽13的顶部且另一部分位于所述第二沟槽13所环绕包围的像素单元中，进而使得所述第一电极的一部分位于所述沟槽隔离环结构的顶部且另一部分位于所述像素单元中，从而使得与现有的整个第一电极均位于像素单元中相比，相同面积的所述第一电极在本发明中对所述像素单元所占的面积减小，使得减小了对光的遮挡面积，像素单元中用于吸收光的面积增大，使得量子效率得到提高，对光路的影响降低，尤其当芯片尺寸微缩至5微米以下时对光路的影响明显降低；并且，与现有的整个第一电极均位于像素单元中相比，当所述第一电极对所述像素单元所占的面积相同时，本发明中的所述第一电极的面积可以做的更大，即宽度可以做的更大，使得能够避免在向所述第一沟槽12中填充导电层15以形成所述第一电极时在所述第一沟槽12中出现空洞，进而使得能够避免导致电连接出现问题，且避免出现断路等可靠性问题。
综上所述，本发明提供的半导体器件的制造方法，包括：提供第一衬底，所述第一衬底包括相背设置的第一表面与第二表面；形成第一沟槽和第二沟槽，所述第一沟槽从所述第一衬底第一表面延伸至所述第一衬底内，所述第二沟槽至少部分从所述第一沟槽底面延伸至所述第一衬底内；随形覆盖绝缘介质层于所述第一沟槽和所述第二沟槽的表面；去除所述第一沟槽底面的所述绝缘介质层；填充导电层于所述第一沟槽和所述第二沟槽中，以在所述第一沟槽中形成第一电极，以及在所述第二沟槽中形成沟槽隔离环结构；其中，所述第一电极侧面以及所述沟槽隔离环结构均通过所述绝缘介质层与所述第一衬底隔离，所述第一电极底面一部分与所述第一衬底电连接、另一部分与所述沟槽隔离环结构电连接。本发明的半导体器件的制造方法使得能够提高器件的可靠性，且减少对光路的影响。
本发明一实施例提供了一种半导体器件，所述半导体器件包括：第一衬底，所述第一衬底包括相背设置的第一表面与第二表面；第一沟槽和第二沟槽，所述第一沟槽从所述第一衬底第一表面延伸至所述第一衬底内，所述第二沟槽至少部分从所述第一沟槽底面延伸至所述第一衬底内；导电层，填充于所述第一沟槽和所述第二沟槽中，以在所述第一沟槽中形成第一电极，以及在所述第二沟槽中形成沟槽隔离环结构；绝缘介质层，所述第一电极侧面以及所述沟槽隔离环结构均通过所述绝缘介质层与所述第一衬底隔离，所述第一电极底面一部分与所述第一衬底电连接、另一部分与所述沟槽隔离环结构电连接。
下面参阅图2、图11b和图12图详细描述本实施例提供的半导体器件，图12是图2所示的半导体器件沿着AA’方向的纵向截面示意图，图11b是图2所示的半导体器件沿着BB’方向的纵向截面示意图，且图2中仅示意出半导体器件的部分结构。图11b、图12所示的实施例以应用3D IC的图像传感器为例，但并不以此为限制。
所述第一衬底11包括相背设置的第一表面与第二表面。
所述第一衬底11的第二表面可以形成有第一层间介质层111，所述第一层间介质层111中可以形成有第一金属互连结构112，还可含有其它功能结构，例如晶体管或者MEMS微结构(例如振膜、电极等结构)等，以构成器件晶圆，器件晶圆的种类取决于最终要制作的器件的功能。
在一实施例中，所述半导体器件还可包括：第二衬底21，与所述第一衬底11键合。其中，所述第一衬底11与所述第二衬底21键合的一面可以为所述第一衬底11的第二表面。
所述第二衬底21包括相背设置的第一表面与第二表面，所述第二衬底21的第二表面可以形成有第二层间介质层22，所述第二层间介质层22中可以形成有第二金属互连结构221；所述第一层间介质层111远离所述第一衬底11的一面与所述第二层间介质层22远离所述第二衬底21的一面键合，第一金属互连结构112与第二金属互连结构221电连接。所述第二层间介质层22中还可含有其它功能结构，例如晶体管或者MEMS微结构(例如振膜、电极等结构)等，以构成器件晶圆，器件晶圆的种类取决于最终要制作的器件的功能；或者，所述第二层间介质层22中未包含功能结构，以构成承载晶圆，无器件功能。
所述第一表面为背面，所述第二表面为正面；或者，所述第一表面为正面，所述第二表面为背面。
所述第一衬底11和所述第二衬底21的材质可以为本领域技术人员熟知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅、锗、锗硅、碳硅、碳锗硅、砷化铟、砷化镓或磷化铟等，或者，所述第一衬底11和所述第二衬底21还可以为SOI衬底。
所述第一沟槽12(即图2和图6a中的第一沟槽12)和所述第二沟槽13(即图2、图6a和图6b中的第二沟槽13)形成于所述第一衬底11中，所述第一沟槽12从所述第一衬底11第一表面延伸至所述第一衬底11内，所述第二沟槽13至少部分从所述第一沟槽12底面延伸至所述第一衬底11内。
在一实施例中，所述半导体器件还可包括：第三沟槽16(即图2和图6b中的第三沟槽16)，形成于所述第一衬底11中，所述第三沟槽16从所述第一衬底11第一表面延伸至所述第一衬底11内。所述第三沟槽16能够用于捕获光子，增强光吸收。
所述第一沟槽12和所述第三沟槽16可以形成于所述第一衬底11的第一表面，所述第二衬底21与所述第一衬底11远离所述第一沟槽12的一面键合。
优选的，所述第一沟槽12和所述第三沟槽16的深度相同，所述第一沟槽12和所述第三沟槽16同时形成，以简化工艺步骤。
在一实施例中，所述第一沟槽12、所述第二沟槽13和所述第三沟槽16外围的所述第一衬底11上还可形成有图形化的第一掩膜层121。在其他实施例中，也可以未形成有图形化的第一掩膜层121。
所述第一沟槽12和/或所述第三沟槽16在平行于所述第一衬底11第一表面的横截面形状包括但不限于为方形、六边形、八边形、圆形等；所述第一沟槽12和/或所述第三沟槽16在垂直于所述第一衬底11第一表面的横截面形状包括但不限于为方形、倒梯形等。
所述第二沟槽13可以在第一方向和/或第二方向上排布。所述第一方向与所述第二方向之间的夹角可以为任意角度，优选的，所述第一方向与所述第二方向相互垂直。
所述第二沟槽13至少包括从所述第一衬底11第一表面延伸至所述第一衬底11内的第一部分以及从所述第一沟槽12底面延伸至所述第一衬底11内的第二部分，还可以包括，从位于所述第一部分与所述第二部分之间的所述第一沟槽12的表面延伸至所述第一衬底11内的第三部分，例如，从位于所述第一部分与所述第二部分之间的所述第一沟槽12部分侧面或者部分侧面与底面或者部分底面延伸至所述第一衬底11内，所述第一沟槽12的至少部分底面和至少部分侧面均与所述第二沟槽13连通。优选的，所述第二部分在所述第一沟槽12底面的开口尺寸小于所述第一沟槽12的底面尺寸。
所述第二沟槽13在平行于所述第一衬底11第一表面的横截面形状包括但不限于为方形、六边形、八边形、圆形等；所述第二沟槽13在垂直于所述第一衬底11第一表面的横截面形状包括但不限于为方形、倒梯形等。例如，所述第一沟槽12与所述第二沟槽13在垂直于与平行于所述第一衬底11第一表面的横截面形状均为方形，所述第二沟槽13第二部分在垂直于所述第一衬底11第一表面的横截面W2小于所述第一沟槽12在垂直于所述第一衬底11第一表面的横截面宽度W1。
如图2所示，所述第二沟槽13沿着所述第一方向与所述第二方向阵列排布，且在所述第一方向上排布的所述第二沟槽13与在所述第二方向上排布的所述第二沟槽13交叉形成交叉点，所述第一沟槽12位于所述交叉点上。在所述第一方向上排布的相邻两个所述第二沟槽13与在所述第二方向上排布的相邻两个所述第二沟槽13所包围的第一衬底11用于形成器件。以所述第二沟槽13在平行于所述第一衬底11第一表面的横截面形状为方形进行举例，所述第二沟槽13沿着所述第一方向与所述第二方向阵列排布，在所述第一方向上排布的相邻两个所述第二沟槽13与在所述第二方向上排布的相邻两个所述第二沟槽13相互交叉形成阵列排布的方格，所述方格内的所述第一衬底11用于形成器件，例如形成雪崩二极管或者单光子雪崩二极管等。如图2所示，示意出了一个完整的由四个所述第二沟槽13环绕包围形成的、在平行于所述第一衬底11第一表面的横截面形状为正方形的方格，四个所述第二沟槽13所环绕包围的区域为一像素单元，所述第一沟槽12位于正方形的四个角上，所述第三沟槽16位于四个所述第二沟槽13所环绕包围的像素单元中；且所述第二沟槽13沿着各个边长的延伸方向向外围延伸扩展，以形成多个正方形排布的阵列结构。
在一实施例中，所述第一衬底11远离所述第一沟槽12的一面(即所述第一衬底11的第二表面)中形成有浅沟槽隔离结构113，所述第二沟槽13可以与所述浅沟槽隔离结构113对准，所述第二沟槽13暴露出所述浅沟槽隔离结构113，使得所述浅沟槽隔离结构113与后续在所述第二沟槽13中形成的沟槽隔离环结构共同作为各个像素单元之间的隔离结构。在其他实施例中，所述第一衬底11远离所述第一沟槽12的一面中未形成有所述浅沟槽隔离结构113，此时，所述第二沟槽13可以贯穿所述第一衬底11后暴露出所述第一层间介质层111，使得后续在所述第二沟槽13中形成的沟槽隔离环结构作为各个像素单元之间的隔离结构。
所述第二沟槽13和所述浅沟槽隔离结构113所环绕的第一衬底11中可以形成有雪崩二极管或者单光子雪崩二极管，即每个像素单元中形成有雪崩二极管或者单光子雪崩二极管。
所述导电层15填充于所述第一沟槽12和所述第二沟槽13中，以在所述第一沟槽12中形成第一电极，以及在所述第二沟槽13中形成沟槽隔离环结构，所述第一电极与所述第一衬底11电连接。
所述第一电极侧面以及所述沟槽隔离环结构均通过所述第一绝缘介质层14(为了与其他绝缘介质层进行区分，定义此处的绝缘介质层为第一绝缘介质层14)与所述第一衬底11隔离，所述第一电极底面一部分与所述第一衬底11电连接、另一部分与所述沟槽隔离环结构电连接。
所述第一绝缘介质层14形成于所述第一沟槽12的侧面且至少形成于所述第二沟槽13的侧面。
所述第一绝缘介质层14还可至少形成于所述第三沟槽16的侧面。
其中，所述第一绝缘介质层14可以仅形成于所述第二沟槽13和所述第三沟槽16的侧面，或者，所述第一绝缘介质层14可以形成于所述第二沟槽13和所述第三沟槽16的底面和侧面。
所述第一绝缘介质层14包括但不限于氧化硅和介电常数K大于3.9的高K介质(例如氧化铝、氧化钽或氧化铪等)中的至少一种。所述第一绝缘介质层14可以为单层结构或至少两层的堆叠结构(例如一层氧化硅和一层高K介质)。
所述第一绝缘介质层14中包含高K介质能够增强隔离效果。
所述第一沟槽12外围的图形化的第一掩膜层上还可以形成有部分导电层15，所述第二沟槽13外围的图形化的第一掩膜层121上还可以形成有部分导电层15作为金属格栅，金属格栅有利于改善不同像素单元之间的光学串扰问题。
所述半导体器件还可包括：第二绝缘介质层17，覆盖于所述图形化的第一掩膜层121和所述导电层15上，且所述第二绝缘介质层17填满所述第三沟槽16，所述第二绝缘介质层17中形成有暴露出所述第一电极的第三开口171，使得能够将所述第一电极引出。
优选的，所述导电层15的材质包括钨，以使得所述第一沟槽12和所述第二沟槽13的深宽比很大时，即所述第一沟槽12和所述第二沟槽13的宽度很小时，所述导电层15也能将所述第一沟槽12和所述第二沟槽13填满，避免所述第一沟槽12和所述第二沟槽13中填充的所述导电层15内产生空洞，进而使得能够避免导致电连接出现问题，且避免出现断路等可靠性问题，从而使得对芯片尺寸的限制少，能够适用于更小尺寸的芯片设计。在其他实施例中，所述导电层15的材质还可以包括铝、铜、银和金等金属材料中的至少一种。
所述第一沟槽12和所述第二沟槽13中填充有相同材质的所述导电层15，使得所述电极和所述沟槽隔离环结构能够同时形成，进而使得工艺步骤得到简化。
另外，所述第一衬底11第二表面还可形成有第二电极(未图示)；当所述第一衬底11的第二表面键合有所述第二衬底21时，所述第二衬底21远离所述第一衬底11的一面可以形成有所述第二电极。
从上述内容可知，由于所述第一沟槽12从所述第一衬底11第一表面延伸至所述第一衬底11内，所述第二沟槽13至少部分从所述第一沟槽12底面延伸至所述第一衬底11内，使得所述第一沟槽12的一部分位于所述第二沟槽13的顶部且另一部分位于所述第二沟槽13所环绕包围的像素单元中，进而使得所述第一电极的一部分位于所述沟槽隔离环结构的顶部且另一部分位于所述像素单元中，从而使得与现有的整个第一电极均位于像素单元中相比，相同面积的所述第一电极在本发明中对所述像素单元所占的面积减小，使得减小了对光的遮挡面积，像素单元中用于吸收光的面积增大，使得量子效率得到提高，对光路的影响降低，尤其当芯片尺寸微缩至5微米以下时对光路的影响明显降低；并且，与现有的整个第一电极均位于像素单元中相比，当所述第一电极对所述像素单元所占的面积相同时，本发明中的所述第一电极的面积可以做的更大，即宽度可以做的更大，使得能够避免在向所述第一沟槽12中填充导电层15以形成所述第一电极时在所述第一沟槽12中出现空洞，进而使得能够避免导致电连接出现问题，且避免出现断路等可靠性问题。
综上所述，本发明提供的半导体器件，包括：第一衬底，所述第一衬底包括相背设置的第一表面与第二表面；第一沟槽和第二沟槽，所述第一沟槽从所述第一衬底第一表面延伸至所述第一衬底内，所述第二沟槽至少部分从所述第一沟槽底面延伸至所述第一衬底内；导电层，填充于所述第一沟槽和所述第二沟槽中，以在所述第一沟槽中形成第一电极，以及在所述第二沟槽中形成沟槽隔离环结构；绝缘介质层，所述第一电极侧面以及所述沟槽隔离环结构均通过所述绝缘介质层与所述第一衬底隔离，所述第一电极底面一部分与所述第一衬底电连接、另一部分与所述沟槽隔离环结构电连接。本发明的半导体器件使得能够提高器件的可靠性，且减少对光路的影响。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体器件的制造方法，其特征在于，包括：
提供第一衬底，所述第一衬底包括相背设置的第一表面与第二表面；
形成第一沟槽和第二沟槽，所述第一沟槽从所述第一衬底第一表面延伸至所述第一衬底内，所述第二沟槽至少部分从所述第一沟槽底面延伸至所述第一衬底内；
随形覆盖绝缘介质层于所述第一沟槽和所述第二沟槽的表面；
去除所述第一沟槽底面的所述绝缘介质层；
填充导电层于所述第一沟槽和所述第二沟槽中，以在所述第一沟槽中形成第一电极，以及在所述第二沟槽中形成沟槽隔离环结构；
其中，所述第一电极侧面以及所述沟槽隔离环结构均通过所述绝缘介质层与所述第一衬底隔离，所述第一电极底面一部分与所述第一衬底电连接、另一部分与所述沟槽隔离环结构电连接。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二沟槽沿着第一方向与第二方向阵列排布，且在所述第一方向上排布的所述第二沟槽与在所述第二方向上排布的所述第二沟槽交叉形成交叉点，所述第一沟槽位于所述交叉点上。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述第一方向上排布的相邻两个所述第二沟槽与在所述第二方向上排布的相邻两个所述第二沟槽所包围的第一衬底用于形成器件。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述第一衬底第二表面形成第二电极。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述导电层的材质包括钨。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在去除所述第一沟槽底面的所述绝缘介质层时，还去除所述第二沟槽底面的所述绝缘介质层。
7.一种半导体器件，其特征在于，包括：
第一衬底，所述第一衬底包括相背设置的第一表面与第二表面；
第一沟槽和第二沟槽，所述第一沟槽从所述第一衬底第一表面延伸至所述第一衬底内，所述第二沟槽至少部分从所述第一沟槽底面延伸至所述第一衬底内；导电层，填充于所述第一沟槽和所述第二沟槽中，以在所述第一沟槽中形成第一电极，以及在所述第二沟槽中形成沟槽隔离环结构；
绝缘介质层，所述第一电极侧面以及所述沟槽隔离环结构均通过所述绝缘介质层与所述第一衬底隔离，所述第一电极底面一部分与所述第一衬底电连接、另一部分与所述沟槽隔离环结构电连接。
8.如权利要求7所述的半导体器件，其特征在于，所述第二沟槽沿着第一方向与第二方向阵列排布，且在所述第一方向上排布的所述第二沟槽与在所述第二方向上排布的所述第二沟槽交叉形成交叉点，所述第一沟槽位于所述交叉点上。
9.如权利要求8所述的半导体器件，其特征在于，在所述第一方向上排布的相邻两个所述第二沟槽与在所述第二方向上排布的相邻两个所述第二沟槽所包围的第一衬底用于形成器件。
10.如权利要求7所述的半导体器件，其特征在于，在所述第一衬底第二表面形成有第二电极。
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Country or region after: China Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Applicant after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Applicant before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |