CN117769895A - 用于三维dram的选择性硅化物沉积 - Google Patents

用于三维dram的选择性硅化物沉积 Download PDF

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Abstract

本发明描述具有金属硅化物并因此得到低电阻触点的存储器器件。本发明描述了形成存储器器件的方法。方法包括在存储器堆叠上的半导体材料层上形成金属硅化物层，所述半导体材料层具有电容器侧及位线侧。随后在金属硅化物层的电容器侧上形成电容器，并在金属硅化物层的位线侧上形成位线。

Description

用于三维DRAM的选择性硅化物沉积
技术领域
本公开案的实施例关于电子器件及电子器件制造领域。更具体而言，本公开案的实施例提供三维(3D)动态随机存取存储器单元。
背景技术
诸如个人计算机、工作站、计算机服务器、主机的电子器件以及诸如打印机、扫描仪及硬盘机的其他计算机相关设备使用存储器器件，所述存储器器件提供大量数据储存能力，同时产生的能耗低。有两个主要类型的随机存取存储器单元非常适用于电子器件：动态及静态。动态随机存取存储器(dynamic random-access memory；DRAM)可经程序化以储存表示两个二进制值中之一的电压，但需要定期重新程序化或“刷新”，以使此电压的维持时间超过极短的时间段。静态随机存取存储器(static random-access memory；SRAM)之所以称此名，是因为静态随机存取存储器不需要定期刷新。
通过在单个半导体晶片上复制数百万个相同的电路元件(称为DRAM单元)制造DRAM存储器电路。每一DRAM单元是可储存一个位(二进制数字)数据的可寻址位置。最常见形式的DRAM单元由两个电路元件组成：场效晶体管(field effect transistor；FEM)及电容器。
DRAM单元的制造包括制造晶体管、电容器及三个触点：触点中的每一个连接至位线、字线及参考电压。DRAM制造是高度竞争的行业。行业持续需要减小单独单元的大小并且提高存储器单元密度，从而使单个存储器芯片容纳更多存储器，特别是大于256兆位的密度。对单元大小减小的限制包括有源及无源字线均通过单元、单元电容器的大小以及阵列器件与非阵列器件的兼容性。在有源区与3D DRAM底电极之间形成低电阻触点对于器件效能至关重要。
因此本技术需要存储器器件以及具有低电阻触点的存储器器件的形成方法。
发明内容
本公开案的一或多个实施例关于形成存储器器件的方法。在一或多个实施例中，形成存储器器件的方法包括：在存储器堆叠上的半导体材料层上形成金属硅化物层，所述半导体材料层具有电容器侧及位线侧；在金属硅化物层的电容器侧上形成电容器；以及在金属硅化物层的位线侧上形成位线。
本公开案的其他实施例关于形成存储器器件的方法。在一或多个实施例中，形成存储器器件的方法包括：形成存储器堆叠，存储器堆叠包括牺牲层以及第一材料层、第二材料层及半导体材料层的交替层；形成穿过存储器堆叠的有源开口，并使第一材料层凹入穿过有源开口，以形成凹陷区域；在第二材料层上沉积栅极氧化物层；在凹陷区域中形成字线，字线包括阻挡层及字线金属中的一或多个；在有源开口中沉积填充材料；形成穿过存储器堆叠的狭缝图案开口；通过使第二材料层及半导体材料层凹入穿过狭缝图案开口，以形成电容器开口；在半导体材料层上形成金属硅化物层；在电容器开口中形成电容器；在填充材料中形成位线开口；及在位线开口中形成位线。
本公开案的其他实施例关于包含指令的非暂时性性计算机可读媒体，当由处理腔室的控制器执行时，指令使处理腔室执行以下操作：形成存储器堆叠，存储器堆叠包括牺牲层以及第一材料层、第二材料层及半导体材料层的交替层；形成穿过存储器堆叠的有源开口，并使第一材料层凹入穿过所述有源开口，以形成凹陷区域；在第二材料层上沉积栅极氧化物层；在凹陷区域中形成字线，字线包括阻挡层及字线金属中的一或多个；在有源开口中沉积填充材料；形成穿过存储器堆叠的狭缝图案开口；通过使第二材料层及半导体材料层凹入穿过狭缝图案开口，以形成电容器开口；在半导体材料层上形成金属硅化物层；在电容器开口中形成电容器；在填充材料中形成位线开口；及在位线开口中形成位线。
本公开案的其他实施例关于形成半导体器件的方法。在一或多个实施例中，方法包括：在基板上形成膜堆叠，膜堆叠包含半导体材料层及介电层的多个交替层；使膜堆叠图案化，以形成开口，所述开口自堆叠的顶表面延伸至基板且具有大于或等于10:1的深宽比；使半导体材料层凹入穿过开口，以形成凹陷的半导体材料层；及在凹陷的半导体材料层上选择性沉积金属层。
附图说明
为了详细地理解本公开案的上述特征的方式，可参考实施例更特定地描述上文简要概述的本公开案，其中一些实施例在附图中图示。然而，应注意，附图仅图示本公开案的典型实施例，并且因此不应认为其限制本公开案的范围，因为本公开案可承认其他等效的实施例。通过实例并且不限于附图中的图来图示本文中描述的实施例，在附图中相同的标识指示相似的要素。
图1图示根据一或多个实施例的方法的工艺流程图；
图2A图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2B图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2C图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2D图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2E图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2F图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2G图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2H图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2I图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2J图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2K图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2L图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2M图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2N图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2O图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2P图示根据本公开案的一或多个实施例的存储器器件的截面图；
图2Q图示根据本公开案的一或多个实施例的存储器器件的截面图；以及
图3图示根据一或多个实施例的群集工具。
具体实施方式
在描述本公开案的若干例示性实施例之前，应理解本公开案不限于以下描述中阐述的构造或工艺步骤的细节。本公开案能够有其他实施例，并且可按各种方式实践或进行。
在以下描述中，阐述大量具体的细节，例如具体的材料、化学、要素尺寸等，以便提供对本公开案的实施例中的一或多个的彻底的理解。然而，本领域的技术人员将明显了解，可在无这些具体细节的情况下实践本公开案的一或多个实施例。在其他情况下，未详细描述半导体制造工艺、技术、材料、设备等，从而避免使此描述有不必要的模糊。根据包含的描述，本领域的技术人员将能够在无需进行不必要实验的情况下实施适当的功能性。
虽然所附图式中描述且展示本公开案的某些例示性实施例，但应了解此等实施例仅为说明性的，对本公开案无限制性，并且本公开案不限于所图示及描述的构造及布置，因为本领域的技术人员可明了各种修改。
如在本说明书及所附发明申请专利范围中所使用，术语“前驱物”、“反应物”、“反应气体”及类似物可互换使用而指能够与基板表面反应的任何气体物种。
根据一或多个实施例，对于膜或膜的层而言，术语“上”包括膜或层直接在表面(例如基板表面)上以及膜或层与表面(例如基板表面)之间有一或多个下层。由此，在一或多个实施例中，词组“基板表面上”意在包括一或多个下层。在其他实施例中，词组“直接在……上”指层或膜与表面(例如基板表面)接触且无中介层。由此，词组“直接在基板表面上的层”指层与基板表面直接接触且二者之间无层。
本文使用的术语“动态随机存取存储器”或“DRAM”指通过在电容器上储存电荷包(亦即二进制一)或不储存电荷(亦即二进制零)来储存数据位的存储器单元。经由存取晶体管将电荷栅控至电容器上，并通过接通同一晶体管且查看由于将电荷包转存至晶体管输出上的互联线而导致的电压扰动来感测电荷。由此，单个DRAM单元由一个晶体管及一个电容器制成。DRAM器件由DRAM单元的阵列形成。
传统的DRAM单元在埋入式字线结构中具有凹陷的高功函数金属结构。在DRAM器件中，位线在位于基板上方的金属水平中形成，而字线在基板表面处的多晶硅栅极水平处形成。在埋入式字线(buried word line；bWL)中，将字线埋入于半导体基板的表面下方，其中将金属用作栅电极。
在一或多个实施例中，提供存储器器件，其中有金属硅化物层，有利地形成用于3DDRAM的低电阻触点。由于缺少直接开口，在3D DRAM有源区上形成高质量硅化物具有挑战性。另外，硅化物的沉积具有挑战性。由于结构的非视线性质，因此不选择PVD。另一方面，CVD会占用大量占地面积，使空腔的容积减小，并由此使器件的电容降低。因此，一或多个实施例提供用于形成金属硅化物的选择性沉积方法。
在一或多个实施例中，金属沉积及其他工艺可在隔离环境(例如群集工艺工具)中进行。因此，本公开案的一些实施例提供集成工具系统，系统中有相关工艺模块来实施方法。
图1图示方法10的工艺流程图，方法10可包括图示的任何工艺或所有工艺。另外，对于一些部分，单独工艺的次序可存在不同。在不偏离本公开案的情况下，方法10可开始于任何所列举的工艺。参考图1，在操作15中，形成存储器堆叠。在操作20中，在存储器堆叠中图案化有源开口。在操作25中，可使第一材料层(例如氮化物层)凹入穿过有源开口。在操作30中，沉积栅极氧化物。在操作35中，形成字线替代。在操作40中，沉积氧化物。在操作45中，狭缝图案化存储器堆叠。在操作50中，图案化电容器开口。在操作55中，使半导体材料层凹入穿过电容器开口。在操作60中，沉积金属硅化物层。在操作65中，形成电容器。在操作70中，图案化位线开口。在操作75中，形成位线。
图2A至图2Q图示根据一或多个实施例的存储器器件的截面图。
参考图2A，根据本公开案的一或多个实施例，形成电子器件100的初始或起始模具。在一些实施例中，在裸基板(未图示)上逐层形成图2A所示的电子器件100。在一或多个实施例中，图2A的电子器件由基板170、第一牺牲层102、第二牺牲层104及存储器堆叠106组成。
基板170可为本领域的技术人员已知的任何合适的材料。本说明书及所附权利要求中使用的术语“基板”是指表面或表面的一部分，可对表面或表面的一部分执行工艺。本领域的技术人员亦将理解除非上下文另外清除地指出，否则提及基板可仅指基板的一部分。另外，提及在基板上沉积可意谓裸基板及基板上沉积或形成有一或多个膜或特征的基板。
本文中使用的“基板”指制造工艺期间于上面执行膜处理的任何基板或形成于基板上的材料表面。举例而言，可在上面执行处理的基板表面视应用而包括诸如硅、氧化硅、应变硅、绝缘体上硅(silicon on insulator；SOI)、掺碳氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石的材料，及诸如金属、金属氮化物、金属合金的其他金属材料，以及其他导电材料。基板包括而不限于半导体晶片。可使基板经历预处理工艺，以抛光、蚀刻、还原、氧化、羟化、退火及/或烘烤基板表面。除直接在基板自身表面上执行处理膜以外，在本公开案中，亦可如下文更详细公开对形成于基板上的下层执行所公开的膜处理步骤中的任一个，并且术语“基板表面”意在包括如上下文所指明的此下层。由此，举例而言，在膜/层或部分膜/层已沉积于基板表面上的情况下，新沉积膜/层的暴露表面变为基板表面。
在一或多个实施例中，第一牺牲层102在基板170上，且第二牺牲层104在第一牺牲层102上。第一牺牲层102可包含本领域的技术人员已知的任何合适的材料。在一或多个实施例中，第一牺牲层102包含绝缘层。在一或多个实施例中，第一牺牲层102包含氮化硅(SiN)。
第二牺牲层104亦可称为半导体材料层或有源层。本文使用的术语“有源”或“存储器层”指其中可制造沟道、位线、字线或电容器的材料层。在一或多个实施例中，有源层包含硅或掺杂硅中的一或多种。
可通过本领域的技术人员已知的任何合适的技术并且用任何合适的材料形成第二牺牲层104。在一些实施例中，半导体材料可为掺杂材料，例如n掺杂硅(n-Si)或p掺杂硅(p-Si)。在一些实施例中，可使用诸如离子注入工艺的任何合适的工艺对半导体材料执行掺杂。本文使用的术语“n型”指通过在制造期间掺杂电子施主元素形成的半导体材料层。术语n型源于电子的负电荷。在n型半导体材料层中，电子是多数载子，而空穴是少数载子。本文使用的术语“p型”指阱(或空穴)的正电荷。与n型半导体材料相反，p型半导体材料具有的空穴浓度大于电子浓度。在p型半导体材料中，空穴是多数载子，而电子是少数载子。在一或多个实施例中，掺杂剂选自硼(B)、镓(Ga)、磷(P)、砷(As)中的一或多个、其他半导体掺杂剂或上述的组合。在一些实施例中，第二牺牲层104包含若干不同的导电或半导体材料。
第一牺牲层102及第二牺牲层104可在基板170上形成，且可由任何合适的材料制成。在一些实施例中，可移除第一牺牲层102及第二牺牲层104中的一或多个并在后续的工艺中替换。在一些实施例中，不移除第一牺牲层102及第二牺牲层104中的一或多个，且继续存在于存储器器件100中。在此情况下，术语“牺牲”的意义扩大，包括永久层，并且可称为导电层。在一或多个实施例中，第一牺牲层102及第二牺牲层104中的一或多个包含相对于相邻存储器堆叠106的层而可选择性移除的材料。
图标实施例中的存储器堆叠106包含多个交替的第一材料层108、第二材料层110、第一牺牲层102及第二牺牲层104。虽然图2A所示的存储器堆叠具有单组交替的第一材料层108、第二材料层110、第一材料层108、第二材料层110、第一牺牲层102及第二牺牲层104，但本领域的技术人员了解此仅为说明性的。存储器堆叠106可有任何数量的交替的第一材料层108、第二材料层110、第一牺牲层102及第二牺牲层104。举例而言，在一些实施例中，存储器堆叠106包含192对交替的第一材料层108、第二材料层110、第一牺牲层102及第二牺牲层104。在其他实施例中，存储器堆叠106包含多于50对的交替的第一材料层108、第二材料层110、第一牺牲层102及第二牺牲层104，或多于100对的交替的第一材料层108、第二材料层110、第一牺牲层102及第二牺牲层104，或多于300对的交替的第一材料层108、第二材料层110、第一牺牲层102及第二牺牲层104。
在一或多个实施例中，顺序沉积用于形成许多有源区区域。在一或多个实施例中，沉积交替的膜层，例如氧化物-多晶硅、多晶硅-氮化物、氧化物-氮化物、硅-硅锗。
在一或多个实施例中，第一材料层108及第二材料层110独立地包含绝缘材料。在一或多个实施例中，第一材料层108包含氮化物层，且第二材料层106包含氧化物层。在一些实施例中，存储器堆叠106包含非替换栅极，例如交替的氧化物及多晶硅(poly-silicon；OP)或氧化物及金属或氧化物及牺牲层。第二层110包含相对于第一层108具有蚀刻选择性的材料，从而可在基本上不影响第一层108的情况下移除第二层110。在一或多个实施例中，第一层108包含氮化硅(SiN)。在一或多个实施例中，第二层110包含氧化硅(SiOx)。在一或多个实施例中，通过化学气相沉积(chemical vapor deposition；CVD)或物理气相沉积(physical vapor deposition；PVD)沉积第一层108及第二层110。
可使单独的交替层形成有任何合适的厚度。在一些实施例中，每一第二层110的厚度大约相等。在一或多个实施例中，每一第二层110具有第二层厚度。在一些实施例中，每一第一层108的厚度大约相等。以此方式使用时，大约相等的厚度彼此相差+/-5％内。在一些实施例中，在第二层110与第一层108之间形成硅层(未图示)。相比于第二层110或第一层108的层的厚度，硅层的厚度可能相对较薄。在一或多个实施例中，第一层108的厚度在约0.5nm至约30nm的范围中，包括约为1nm、约为3nm、约为5nm、约为7nm、约为10nm、约为12nm、约为15nm、约为17nm、约为20nm、约为22nm、约为25nm、约为27nm及约为30nm。在一或多个实施例中，第一层108的厚度在约0.5至约40nm的范围中。在一或多个实施例中，第二层110的厚度在约0.5nm至约30nm的范围中，例如约为1nm、约为3nm、约为5nm、约为7nm、约为10nm、约为12nm、约为15nm、约为17nm、约为20nm、约为22nm、约为25nm、约为27nm及约为30nm。在一或多个实施例中，第二层110的厚度在约0.5至约40nm的范围中。
参考图2B，图案化器件，以形成有源开口210。在一些实施例中，图案化有源开口150包括蚀刻穿过存储器堆叠106、第一牺牲层102、第二牺牲层104并且蚀刻至基板170中。参考图2B，有源开口210具有侧壁，所述侧壁延伸穿过存储器堆叠106，从而暴露第二材料层110的表面及第一材料层108的表面。
使第一牺牲层102及第二牺牲层104的表面暴露为有源开口210的侧壁。有源开口210在基板170中延伸一距离，使得有源开口210的侧壁表面及底部形成于基板170中。有源开口210的底部可在基板170的厚度中的任一点形成。在一些实施例中，有源开口210在基板170中延伸的厚度在基板102的厚度的约10％至约90％、或约20％至约80％、或约30％至约70％、或约40％至约60％的范围中。在一些实施例中，有源开口210在基板170中延伸的距离大于或等于基板170的厚度的10％、20％、30％、40％、50％、60％、70％或80％。
参考图2C，使第一牺牲层102及第一材料层108(例如氮化物层)选择性凹入穿过有源开口210，以形成凹陷区域116。在一或多个实施例中，使用活性物种使第二材料层110(例如氮化物层)凹入穿过有源开口210，由包含氧(O2)及三氟化氮(NF3)的工艺气体经由远程等离子体形成所述活性物种。在其他实施例中，用热磷(hot phosphorus；HP)使第二材料层110(例如氮化物层)凹入穿过有源开口210。
参考图2D，使栅极氧化物层114经由有源开口210沉积于第二牺牲层104上。栅极氧化物层114可包含本领域的技术人员已知的任何合适的材料。可使用本领域的技术人员已知的一或多种沉积技术沉积栅极氧化物层114。在一或多个实施例中，可使用诸如但不限于ALD、CVD、PVD、MBE、MOCVD、旋涂的沉积技术中的一个或本领域的技术人员已知的其他沉积技术沉积栅极氧化物层114。所示的实施例将栅极氧化物层114示为具有均匀形状的共形层。然而，本领域的技术人员将了解此仅为说明性的，并且可按各向同性的方式形成栅极氧化物层114，使得栅极氧化物层114具有圆形的外观。在一些实施例中，在第二牺牲层104的表面上将栅极氧化物层114选择性沉积为共形层。在一些实施例中，通过半导体表面的氧化形成栅极氧化物114。
在一或多个实施例中，栅极氧化物层114包含氧化硅(SiOx)。虽然术语“氧化硅”用于描述栅极氧化物层114，但本领域的技术人员将了解本公开案不限于特定的化学计量法。举例而言，术语“氧化硅”及“二氧化硅”均可用于描述硅及氧原子有任何合适的化学计量比的材料。本公开案中列出的其他材料亦如此，例如氮化硅、氮氧化硅、氧化钨、氧化锆、氧化铝、氧化铪及类似者。
本文使用的“原子层沉积”」或“循环沉积”指顺序地暴露两种或更多种反应化合物以在基板表面上沉积材料层。将基板或基板的一部分单独暴露于引入至处理腔室的反应区中的两种或更多种反应化合物。在时域ALD工艺中，对每一反应化合物的暴露间隔一时间延迟，使每一化合物在基板表面上附着及/或反应，并随后自处理腔室净化化合物。将这些反应化合物顺序地暴露于基板。在空间ALD工艺中，将基板表面的不同部分或基板表面上的材料同时暴露于两种或更多种反应化合物，使得基板上的任何给定点基本上不同时暴露于多余一种反应化合物。如本说明书及所附权利要求所使用，本领域的技术人员将理解，以此方式使用的术语“基本上”意谓基板的一小部分可能因扩散而同时暴露于多种反应气体，并且无意发生同时暴露。
在时域ALD工艺的一个方面中，使第一反应气体(亦即第一前驱物或化合物A，例如铝前驱物)以脉冲方式进入反应区，随后有第一时间延迟。随后，使第二前驱物或化合物B(例如氧化剂)以脉冲方式进入反应区，随后有第二延迟。在每一时间延迟中，将诸如氩的净化气体引入至处理腔室中，进而净化反应区或以其他方式自反应区移除任何剩余的反应化合物或反应副产物。替代地，净化气体可在整个沉积工艺中连续流动，使得仅净化气体在反应化合物脉冲之间的时间延迟期间流动。使反应化合物替代地脉冲，直至在基板表面上形成所要的膜或膜厚度。在任一情境中，化合物A、净化气体、化合物B及净化气体脉冲的ALD工艺是一循环。循环可开始于化合物A或化合物B，且继续循环的相应的次序，直至实现具有预定厚度的膜。
在空间ALD工艺的实施例中，将第一反应气体及第二反应气体(例如氮气)同时输送至反应区，但第一反应气体及第二反应气体由惰性气体帘及/或真空帘分隔。基板相对于气体输送装置移动，使得基板上的任何给定点暴露于第一反应气体及第二反应气体。
本文使用的“化学气相沉积”指将基板表面同时或基本上同时暴露于前驱物及/或共试剂的工艺。本文使用的“基本上同时”指共流或前驱物的大部分暴露有重叠。
出于成本效益及膜性质的多功能性，等离子体辅助化学气相沉积(plasmaenhanced chemical vapor deposition；PECVD)广泛用于沉积薄膜。在PECVD工艺中，举例而言，在PECVD腔室中引入烃源，例如气相烃或已夹带在载体气体中的液相烃的蒸气。亦将等离子体引发气体(通常为氦)引入至腔室中。随后在腔室中引发等离子体，以形成激发的CH自由基。将激发的CH自由基化学结合至安置于腔室中的基板的表面，从而在所述表面上形成所要的膜。可使用任何合适的薄膜沉积系统执行本文描述的关于PECVD工艺的实施例。本文描述的任何装置描述是说明性的，不应将装置描述理解或解释为限制本文描述的实施例的范围。
参考图2E，形成字线。字线包含阻挡层116及字线金属118中的一或多个。氧化物层114可包含本领域的技术人员已知的任何合适的材料。阻挡层116可包含本领域的技术人员已知的任何合适的材料。在一或多个实施例中，阻挡层116包含氮化钛(TiN)、氮化钽(TaN)或类似物中的一或多个。在一或多个实施例中，字线金属118含有块状金属，所述块状金属包括铜(Cu)、钴(Co)、钨(W)、铝(Al)、钌(Ru)、铱(Ir)、钼(Mo)、铂(Pt)、钽(Ta)、钛(Ti)或铑(Rh)中的一或多种。在一或多个实施例中，字线金属118包含钨(W)。在其他实施例中，字线金属184包含钌(Ru)。
图2F展示方法10的操作40，其中用填充材料120填充有源开口210。填充材料120可为本领域的技术人员已知的任何合适的材料。在一或多个实施例中，填充材料120包含介电材料中的一或多种。本文使用的术语“介电材料”指材料层，所述材料层是可在电场中极化的电绝缘体。在一或多个实施例中，介电材料包含氧化物、掺碳氧化物、氧化硅(SiO)、多孔二氧化硅(SiO2)、氮化硅(SiN)、氧化硅/氮化硅、碳化物、碳氧化物、氮化物、氮氧化物、碳氮氧化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃或有机硅酸盐玻璃(SiOCH)中的一或多个。
图2G展示方法10的操作45，其中将器件狭缝图案化，以形成狭缝图案开口122，狭缝图案开口122自存储器堆叠106的顶表面延伸至基板170。
图2H展示方法10的操作50及55，其中形成电容器开口124，并使第二牺牲层104及多晶硅层105凹入穿过狭缝图案开口122。此工艺亦可称为“回拉”工艺。在一或多个实施例中，图2H所示的工艺是多晶硅回拉。
图2I图示方法10的操作60，其中在第二牺牲层104上的开口124中形成金属硅化物层126。可通过本领域的技术人员已知的任何合适的技术形成金属硅化物层126。在一或多个实施例中，在多晶硅层105上经由电容器开口124选择性沉积金属硅化物层126。举例而言，可用氟化钨(WF6)及氢(H2)在硅(Si)表面上选择性沉积钨(W)或硅化钨(WSix)。
在一或多个实施例中，金属硅化物层126包含金属。金属可为本领域的技术人员已知的任何合适的金属。在一或多个实施例中，金属选自钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铱(Ir)及钼(Mo)中的一或多种。由此，在一或多个实施例中，金属硅化物层126包含硅化钛(TiSi)、硅化钽(TaSi)、硅化钨(WSi)、硅化钌(RuSi)、硅化铱(IrSi)及硅化钼(MoSi)中的一或多种。
不受理论限制，认为金属硅化物层126的存在导致电阻低的触点形成。在一些实施例中，与无金属硅化物层的3D DRAM器件相比时，金属硅化物层126可使电阻降低范围为0.5至0.01的量。
图2J至图2N展示方法10的操作65，其中形成电容器180。在图2J中，在形成电容器前使开口124扩大，以形成加宽的电容器开口128。可通过本领域的技术人员已知的任何合适的技术加宽开口124。如图2K至图2M所示，在将开口124加宽为加宽的电容器开口128之后，在其中形成电容器180。一些实施例的电容器开口124的加宽量是有源区域105的厚度的百分比。在一些实施例中，电容器开口124的加宽量为有源区域105的厚度的10％至80％。在一些实施例中，电容器开口124的加宽量为20％至75％或30％至60％。在一些实施例中，使用稀释HF(水中～1％的HF)湿蚀刻加宽电容器开口124。在一些实施例中，加宽电容器开口导致电容器表面积增大的范围为1％至85％，或增大的范围为5％至80％，或增大的范围为10％至75％，或增大的范围为20％至60％。
图2K至图2N展示与凹陷多晶硅层105相邻的加宽的电容器开口128中形成的电容器180。在一些实施例中，通过首先在电容器开口128中沉积下电极130形成电容器。可通过本领域的技术人员已知的任何合适的技术形成下电极130(亦称为底电极或底触点)。在一些实施例中，下电极130是通过原子层沉积来沉积的共形膜。在一或多个实施例中，下电极130包含一材料，所述材料选自铜(Cu)、钴(Co)、钨(W)、钛(Ti)、钼(Mo)、镍(Ni)、钌(Ru)、银(Ag)、金(Au)、铱(Ir)、钽(Ta)或铂(Pt)及任何上述金属的金属氮化物中的一或多种。举例而言，在一或多个实施例中，下电极130包含一材料，所述材料选自氮化铜、氮化钴、氮化钨、氮化钛、氮化钼、氮化镍、氮化钌、氮化银、氮化金、氮化铱、氮化钽或氮化铂中的一或多种。在一些实施例中，电容器包含底电极、电容器电介质及顶电极。在一些实施例中，电容器包含双层。举例而言，顶电极以及氮化钛及硅锗的双层。
在一些实施例中，形成电容器包括沉积下电极、高K介电层、顶电极及硅锗(SiGe)层中的一或多个。
参考图2L，在电容器开口128中的下电极130上沉积高K电介质132。一些实施例的高K电介质132包含氧化铪。在一些实施例中，通过原子层沉积将高K电介质132沉积为共形膜。参考图2M，在高K电介质132中的电容器开口128中形成顶电极134。可通过本领域的技术人员已知的任何合适的技术形成顶电极134(亦称为顶触点或上电极)。在一或多个实施例中，顶电极134包含导电材料，所述导电材料选自铜(Cu)、钴(Co)、钨(W)、钛(Ti)、钼(Mo)、镍(Ni)、钌(Ru)、银(Ag)、金(Au)、铱(Ir)、钽(Ta)或铂(Pt)及任何上述金属的金属氮化物中的一或多种。举例而言，在一或多个实施例中，下电极130包含一材料，所述材料选自氮化铜、氮化钴、氮化钨、氮化钛、氮化钼、氮化镍、氮化钌、氮化银、氮化金、氮化铱、氮化钽或氮化铂中的一或多种。在一些实施例中(未图示)，沉积电介质，以填充顶电极130形成后电容器开口128中剩余的任何开放空间。一些实施例的电介质将单独的单位单元与相邻的单位单元分隔，从而防止短路。
在一或多个实施例中，参考图2N，用硅锗(SiGe)层136填充狭缝图案开口122，以在顶电极130上形成电容器180。
图2O展示方法10的操作70，其中形成位线孔138(亦称为位线开口)。在一些实施例中，图案化电子器件，以形成多个位线孔138。可通过本领域的技术人员已知的任何合适的技术形成位线孔138。在一些实施例中，通过安置图案化硬掩模并经由硬掩模蚀刻电介质120形成位线孔138。
在一或多个实施例中，参考图2P，通过(例如)气相掺杂工艺对第二牺牲层104及多晶硅层105加以掺杂。气相掺杂工艺在多晶硅层105及第二牺牲层104的外缘上形成掺杂层140。在一些实施例中，在多晶硅层105材料的沉积期间使用掺杂源执行掺杂。举例而言，使掺磷氧化硅玻璃(phosphorous doped silica glass；PSG)或掺硼磷玻璃(boronphosphorous doped glass；BPSG)扩散至材料中。在一些实施例中，掺杂层140的厚度在约1nm至约20nm的范围中(按自多晶硅层105的外缘向位线开口138测量)。
图2Q展示方法10的操作75，其中在位线孔138中形成位线142。在一或多个实施例中，位线142可包含可选的位线衬垫(亦称为位线阻挡层)以及位线金属。
可选的位线衬垫可由通过本领域的技术人员已知的任何合适的技术沉积的任何合适的材料制成。在一些实施例中，使位线衬垫共形地沉积于多个位线孔138中以及沉积于电介质120的暴露表面及活性材料105的掺杂表面140(或暴露表面)上。在一或多个实施例中，在活性材料105的内端处的源极/漏极区域上沉积位线衬垫。位线衬垫可为任何合适的材料，例如但不限于氮化钛(Ti)或氮化钽(TaN)。在一些实施例中，可选的位线衬垫包含氮化钛(TiN)或基本上由氮化钛组成。以此方式使用的“基本上由……组成”意谓膜的成分大于或等于所述物种的约95％、98％、99％或99.5％。在一些实施例中，可选的位线衬垫包含氮化钽(TaN)或基本上由氮化钽组成。在一些实施例中，位线衬垫是共形层。在一些实施例中，通过原子层沉积来沉积位线衬垫。
在一些实施例中，位线142含有位线金属。位线金属可含有本领域的技术人员已知的任何合适的金属。在一或多个实施例中，位线金属含有硅化钨(WSi)、氮化钨(WN)或钨(W)中的一或多个，或基本上由硅化钨(WSi)、氮化钨(WN)或钨(W)中的一或多个组成。可通过本领域的技术人员已知的任何合适的技术沉积位线金属，并且位线金属可为任何合适的材料。在一或多个实施例中，形成位线142进一步包括在沉积位线金属之前形成位线金属晶种层。
本公开案的其他实施例关于如图3所示的用于存储器器件的形成及所描述方法的处理工具900。群集工具900包含具有多个侧面的至少一个中心传送站921、931。在中心传送站921、931中安置机器人925、935，且机器人925、935经配置以将机器人叶片及晶片移动至多个侧面中的每一个。
群集工具900包含连接至中心传送站的多个处理腔室902、904、906、908、910、912、914、916及918(亦称为工艺站)。各个处理腔室提供与相邻的工艺站分隔的单独的处理区域。处理腔室可为任何合适的腔室，包括但不限于预清洁腔室、缓冲腔室、传送空间、晶片定向器/除气腔室、低温冷却腔室、沉积腔室、退火腔室、蚀刻腔室、选择性蚀刻腔室及类似物。处理腔室及器件的特定布置取决于群集工具可为不同的，且不应将处理腔室及器件的特定布置视为限制本公开案的范围。
在图3所示的实施例中，将工厂接口950连接至群集工具900的正面。工厂接口950在工厂接口950的正面951包含装载腔室954及卸载腔室956。虽然所示的装载腔室954在左侧，且卸载腔室956在右侧，但本领域的技术人员将理解此仅代表一种可能的配置。
取决于(例如)群集工具900中正处理的基板，装载腔室954及卸载腔室956的大小及形状可为不同的。在所示的实施例中，可调整装载腔室954及卸载腔室956的大小，以固持晶片盒，盒中安置有多个晶片。
机器人952在工厂接口950中，且可在装载腔室954与卸载腔室956之间移动。机器人952能够将晶片自装载腔室954中的盒经由工厂接口950传送至装载锁定腔室960。机器人952亦能够将晶片自装载锁定腔室962经由工厂接口950传送至卸载腔室956中的盒。本领域的技术人员将理解，工厂接口950可具有多于一个的机器人952。举例而言，工厂接口950可具有在装载腔室954与装载锁定腔室960之间传送晶片的第一机器人以及在装载锁定962与卸载腔室956之间传送晶片的第二机器人。
所示的群集工具900具有第一段920及第二段930。将第一段920经由装载锁定腔室960、962连接至工厂接口950。第一段920包含第一传送腔室921，所述第一传送腔室921中安置有至少一个机器人925。机器人925亦称为机器人晶片传送机构。使第一传送腔室921相对于装载锁定腔室960、962，处理腔室902、904、916、918及缓冲腔室922、924中心定位。一些实施例的机器人925是能够独立地一次移动多于一个晶片的多臂机器人。在一些实施例中，第一传送腔室921包含多于一个的机器人晶片传送机构。第一传送腔室921中的机器人925经配置以在第一传送腔室921周围的腔室之间移动基板。位于第一机器人机构的远程处的晶片传输叶片上载送单独的晶片。
在第一段920中处理晶片之后，可将晶片经由穿通腔室传递至第二段930。举例而言，腔室922、924可为单向或双向的穿通腔室。举例而言，穿通腔室922、924可用于在第二段930中的处理之前低温冷却晶片，或在晶片移回至第一段920之前允许晶片的冷却或后处理。
系统控制器990与第一机器人925、第二机器人935、第一多个处理腔室902、904、916、918以及第二多个处理腔室906、908、910、912、914连通。系统控制器990可为能控制处理腔室及机器人的任何合适的部件。举例而言，系统控制器990可为包含中央处理单元(central processing unit；CPU)、存储器、合适的电路以及储存器的计算机。
工艺可大体地作为软件例程储存于系统控制器990的存储器中，当由处理器执行时，软件例程使处理腔室执行本公开案的工艺。亦可通过与由控制器控制的硬件远程定位的第二处理器(未展示)来储存及/或执行软件例程。亦可在硬件中执行本公开案的方法中的一些或全部。由此，可在软件中实施工艺，并且在硬件中使用计算机系统作为(例如)专用集成电路或其他类型的硬件实施或作为软件及硬件的组合来执行工艺。当由处理器执行时，软件例程将通用计算机转换为专用计算机(控制器)，所述专用计算机(控制器)控制腔室操作使得工艺得到执行。
另外，为便于描述，本文可使用诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似的空间相对性术语，以表述如图中所示的一个元件或特征与另一或另一些要素或特征的关系。将理解除图中所描绘的定向外，空间相对性术语意欲涵盖使用中或运行中元件的不同定向。举例而言，如果翻转图中的元件，则描述为其他要素或特征“下方”、“之下”的要素可位于其他要素或特征“上方”。由此，例示性术语“下方”可包含上方及下方的定向。装置可按其他方式经定向(旋转90度或其他定向)，可相应地解读本文中使用的空间相对性描述词。
除非本文另外指明或与上下文显然矛盾，在描述本文中所讨论的材料及方法的上下文中(特别在以下权利要求的上下文中)，使用术语“一(a)”、“一(an)”及“所述”应解释为涵盖单数及复数。除非在本文中另外指明，本文中对值的范围的叙述仅意欲为用于单独指处于范围中的每一单独值的简记方法，并且每一单独值就如其在本文中所单独叙述而并入本说明书。除非本文另外指明或与上下文显然矛盾，可按任何合适的次序执行本文中描述的所有方法。使用本文中提供的所有实例或例示性语言(例如“诸如”)中的任一个及全部仅意欲更好地说明材料及方法，且除非另外主张，否则不限制范围。本说明书中的任何语言都不应解释为表示任何非主张的要素对所公开材料及方法的实践重要。
在整个本说明书中指“一个实施例”、“某些实施例”、“一或多个实施例”或“一实施例”意谓本公开案的至少一个实施例中包括结合实施例描述的特定特征、结构、材料或特性。由此，诸如“在一或多个实施例中”、“在某些实施例中”、“在一个实施例中”或“在一实施例中”的词组在整个本说明书中多个位置出现不一定指本公开案的同一实施例。另外，一或多个实施例中可按任何合适的方式组合特定的特征、结构、材料或特性。
虽然已参考特定实施例描述本文中的公开案，但本领域的技术人员将理解所描述的实施例仅说明本公开案的原理及应用。对本领域的技术人员显而易见的是，可在不脱离本公开案的精神及范围的情况下对本公开案的方法及装置作出修改和变化。由此，本公开案可包含处于所附权利要求及其等效项的范围内的修改和变化。

Claims (20)

1.一种形成存储器器件的方法，所述方法包含：
在存储器堆叠上的半导体材料层上形成金属硅化物，所述半导体材料层具有电容器侧及位线侧；
在所述金属硅化物层的所述电容器侧上形成电容器；及
在所述金属硅化物层的所述位线侧上形成位线。
2.如权利要求1所述的方法，其中所述存储器堆叠包含牺牲层以及第一材料层、第二材料层及所述半导体材料层的交替层。
3.如权利要求2所述的方法，其中第一材料层及所述第二材料层独立地包含绝缘材料。
4.如权利要求3所述的方法，其中所述第一材料层包含氮化物层，且所述第二材料层包含氧化物层。
5.如权利要求4所述的方法，其中所述第一材料层包含氮化硅，且所述第二材料层包含氧化硅。
6.如权利要求1所述的方法，其中所述半导体材料层包含多晶硅。
7.如权利要求1所述的方法，其中所述金属硅化物层包含选自钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铱(Ir)及钼(Mo)中的一或多种的金属。
8.如权利要求1所述的方法，其中形成所述电容器包括：沉积下电极、高K介电层、顶电极及硅锗(SiGe)层中的一或多个。
9.一种形成存储器器件的方法，所述方法包含：
形成存储器堆叠，所述存储器堆叠包含牺牲层以及第一材料层、第二材料层及半导体材料层的交替层。
穿过所述存储器堆叠形成有源开口，并使所述第一材料层凹入穿过所述有源开口，以形成凹陷区域；
在所述第二材料层上沉积栅极氧化物层；
在所述凹陷区域中形成字线，所述字线包含阻挡层及字线金属中的一或多个；
在所述有源开口中沉积填充材料；
穿过所述存储器堆叠形成狭缝图案开口；
通过使所述第二材料层及所述半导体材料层凹入穿过所述狭缝图案开口形成电容器开口；
在所述半导体材料层上沉积金属硅化物层；
在所述电容器开口中形成电容器；
在所述填充材料中形成位线开口；及
在所述位线开口中形成位线。
10.如权利要求9所述的方法，其中所述第一材料层及所述第二材料层独立地包含绝缘材料。
11.如权利要求10所述的方法，其中所述第一材料层包含氮化物层，且所述第二材料层包含氧化物层。
12.如权利要求11所述的方法，其中所述第一材料层包含氮化硅，且所述第二材料层包含氧化硅。
13.如权利要求9所述的方法，其中所述半导体材料层包含多晶硅。
14.如权利要求9所述的方法，其中所述金属硅化物层包含选自钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铱(Ir)及钼(Mo)中的一或多种的金属。
15.如权利要求9所述的方法，其中形成所述电容器包括：沉积下电极、高K介电层、顶电极及硅锗(SiGe)层中的一或多个。
16.一种非暂时性计算机可读取媒体，当由处理腔室的控制器执行时，使所述处理腔室执行以下操作：
形成存储器堆叠，所述存储器堆叠包含牺牲层以及第一材料层、第二材料层及半导体材料层的交替层；
穿过所述存储器堆叠形成有源开口，并使所述第一材料层凹入穿过所述有源开口，以形成凹陷区域；
在所述第二材料层上沉积栅极氧化物层；
在所述凹陷区域中形成字线，所述字线包含阻挡层及字线金属中的一或多个；
在所述有源开口中沉积填充材料；
穿过所述存储器堆叠形成狭缝图案开口；
通过使所述第二材料层及所述半导体材料层凹入穿过所述狭缝图案开口形成电容器开口；
在所述半导体材料层上沉积金属硅化物层；
在所述电容器开口中形成电容器；
在所述填充材料中形成位线开口；及
在所述位线开口中形成位线。
17.如权利要求16所述的非暂时性性计算机可读媒体，其中所述第一材料层包含氮化硅，所述第二材料层包含氧化硅，且所述半导体材料层包含多晶硅。
18.如权利要求16所述的非暂时性性计算机可读媒体，其中所述金属硅化物层包含选自钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铱(Ir)及钼(Mo)中的一或多种的金属。
19.一种形成半导体器件的方法，所述方法包含：
在基板上形成膜堆叠，所述膜堆叠包含半导体材料层及介电层的多个交替层；
图案化所述膜堆叠以形成开口，所述开口自所述膜堆叠的顶表面延伸至所述基板且具有大于或等于10:1的深宽比；
使所述半导体材料层凹入穿过所述开口，以形成凹陷的半导体材料层；及
在所述凹陷的半导体材料层上选择性沉积金属层。
20.如权利要求19所述的方法，其中所述金属层包含选自钛(Ti)、钽(Ta)、钨(W)、钌(Ru)、铱(Ir)及钼(Mo)中的一或多种的金属。
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