CN117766545A

CN117766545A - 阵列基板、显示面板及显示装置

Info

Publication number: CN117766545A
Application number: CN202311853038.9A
Authority: CN
Inventors: 崔颂; 张慧娟; 刘利宾
Original assignee: BOE Technology Group Co Ltd; Beijing BOE Technology Development Co Ltd
Current assignee: BOE Technology Group Co Ltd; Beijing BOE Technology Development Co Ltd
Priority date: 2023-12-28
Filing date: 2023-12-28
Publication date: 2024-03-26

Abstract

本公开的实施例提供了一种阵列基板、显示面板及显示装置，涉及显示技术领域，用于提高显示面板的PPI。该阵列基板包括：多个子像素区域和多个像素驱动电路，像素驱动电路包括第一类晶体管和第二类晶体管。还包括：衬底基板、第一有源膜层以及第二有源膜层，第一有源膜层包括第一类晶体管的有源层图案，第二有源膜层包括第二类晶体管的有源层图案。相邻行子像素区域的膜层图案镜像设置，相邻列子像素区域的膜层图案镜像设置。还包括：多条直流信号线，与一条直流信号线相邻的两列子像素区域的像素驱动电路共用该直流信号线；与一条直流信号线相邻的两行子像素区域的像素驱动电路共用该直流信号线。上述阵列基板用于驱动显示面板显示图像。

Description

阵列基板、显示面板及显示装置

技术领域

本公开涉及显示技术领域，尤其涉及一种阵列基板、显示面板及显示装置。

背景技术

目前，OLED(Organic Light-Emitting Diode，有机发光二极管)显示装置因其具有自发光、快速响应、宽视角和可制作在柔性衬底上等特点，受到广泛应用，OLED显示装置包括多个子像素，各子像素包括像素驱动电路和发光器件，通过像素驱动电路驱动发光器件发光，从而实现显示。

发明内容

本公开的实施例的目的在于提供一种阵列基板、显示面板及显示装置，用于提高显示面板的PPI。

为达到上述目的，本公开的实施例提供了如下技术方案：

一方面，提供一种阵列基板，阵列基板包括：多个子像素区域，每个子像素区域中设置有一个像素驱动电路，多个像素驱动电路呈多行多列排布，所述多个像素驱动电路中的每个像素驱动电路包括多个第一类晶体管和多个第二类晶体管。所述阵列基板包括：衬底基板、设置于所述衬底基板一侧的第一有源膜层以及设置于所述第一有源膜层远离所述衬底基板一侧的第二有源膜层，所述第一有源膜层包括所述多个第一类晶体管的有源层图案，所述第二有源膜层包括所述多个第二类晶体管的有源层图案。且，相邻行子像素区域的膜层图案镜像设置，相邻列子像素区域的膜层图案镜像设置。所述阵列基板还包括：多条直流信号线，与所述多条直流信号线中的一条直流信号线相邻的两列所述子像素区域的像素驱动电路共用该直流信号线；与所述多条直流信号线中的一条直流信号线相邻的两行所述子像素区域的像素驱动电路共用该直流信号线。

上述阵列基板中，采用相邻行子像素区域的膜层图案镜像设置，相邻列子像素区域的膜层图案镜像设置可以实现直流信号线的共用，从而能够减少阵列基板中所设置的直流信号线的数量，减少布线，进一步能够使得相邻像素驱动电路设置更加紧凑，减小相邻像素驱动电路的间距，从而能够减小多个子像素区域的总面积，进一步降低了多个子像素所占的空间，有利于提高显示面板的PPI。

在一些实施例中，阵列基板还包括：设置于所述衬底基板和所述第一有源膜层之间的遮挡层和设置于所述第一有源膜层和所述第二有源膜层之间的第二栅金属层，所述遮挡层包括沿所述列方向延伸的多条第一电压信号线第一支线和多条初始化信号线第一支线，所述第二栅金属层包括沿所述行方向延伸的多条第一电压信号线第二支线和多条初始化信号线第二支线。所述多条第一电压信号线第二支线中的每条第一电压信号线第二支线与所述多条第一电压信号线第一支线通过过孔连接；所述多条初始化信号线第二支线中的每条初始化信号线第二支线与所述多条初始化信号线第一支线通过过孔连接。

在一些实施例中，与一条所述第一电压信号线第一支线相邻的两列所述子像素区域的像素驱动电路共用该第一电压信号线第一支线；与一条所述第一电压信号线第二支线相邻的两行所述子像素区域的像素驱动电路共用该第一电压信号线第二支线。

在一些实施例中，与一条所述初始化信号线第一支线相邻的两列所述子像素区域的像素驱动电路共用该初始化信号线第一支线；与一条所述初始化信号线第二支线相邻的两行所述子像素区域的像素驱动电路共用该初始化信号线第二支线。

在一些实施例中，在所述子像素区域中，所述第一类晶体管包括：发光控制晶体管和第二复位晶体管所述发光控制晶体管的有源层图案与所述第一电压信号线第二支线连接；所述第二复位晶体管的有源层图案与所述初始化信号线第二支线连接。

在一些实施例中，所述第一类晶体管还包括：驱动晶体管，所述发光控制晶体管的有源层图案、所述驱动晶体管的有源层图案和所述第二复位晶体管的有源层图案依次连接。

在一些实施例中，所述像素驱动电路还包括电容器；所述第二栅金属层还包括所述电容器的第二极板图案。所述阵列基板还包括：设置于所述第一有源膜层和所述第二栅金属层之间的第一栅金属层，所述第一栅金属层包括：所述电容器的第一极板图案。所述阵列基板还包括：设置于所述第二栅金属层和所述第二有源膜层之间的第一源漏金属层，所述第一源漏金属层包括第一转接图案，所述第一转接图案通过过孔与所述第二复位晶体管的有源层图案连接，且同时与所述电容器的第二极板图案连接。

在一些实施例中，阵列基板还包括：设置于所述第二有源膜层远离所述衬底基板一侧的第二源漏金属层和设置于所述第二源漏金属层远离所述衬底基板一侧的第三源漏金属层，所述第二源漏金属层包括第三转接图案，所述第三源漏金属层包括第四转接图案，所述第二有源膜层还包括第二转接图案。所述第一转接图案、所述第二转接图案、所述第三转接图案和所述第四转接图案通过过孔依次连接。

在一些实施例中，所述第一栅金属层还包括：发光控制信号线和复位信号线，所述发光控制信号线经过所述发光控制晶体管的有源层图案，所述复位信号线经过所述第二复位晶体管的有源层图案。

在一些实施例中，所述遮挡层还包括：第一遮光图案；所述第一遮光图案与所述第一电压信号线第一支线连接，所述驱动晶体管在所述衬底基板的正投影位于所述第一遮光图案在所述衬底基板的正投影内；和/或，所述遮挡层还包括：第二遮光图案，所述第二遮光图案与所述第一电压信号线第一支线连接，所述第二复位晶体管在所述衬底基板的正投影位于所述第二遮光图案在所述衬底基板的正投影内。

在一些实施例中，阵列基板还包括：设置于所述第二有源膜层远离所述衬底基板一侧的第二源漏金属层和设置于所述第二源漏金属层远离所述衬底基板一侧的第三源漏金属层，所述第二源漏金属层包括沿所述行方向延伸的多条第二电压信号线第一支线，所述第三源漏金属层包括沿所述列方向延伸的多条第二电压信号线第二支线。所述多条第二电压信号线第一支线中的每条第二电压信号线第一支线与所述多条第二电压信号线第二支线通过过孔连接。

在一些实施例中，与一条所述第二电压信号线第一支线相邻的两列所述子像素区域的像素驱动电路共用该第二电压信号线第一支线；与一条所述第二电压信号线第二支线相邻的两列所述子像素区域的像素驱动电路共用该第二电压信号线第二支线。

在一些实施例中，在所述子像素区域中，所述第二类晶体管包括：第一复位晶体管，所述第一复位晶体管的有源层图案与所述第二电压信号线第一支线连接。

在一些实施例中，所述第二类晶体管还包括：写入晶体管，所述写入晶体管的有源层图案与所述第一复位晶体管的有源层图案连接。

在一些实施例中，所述像素驱动电路还包括电容器；所述阵列基板还包括：设置于所述第一有源膜层和所述第二有源膜层之间的第一栅金属层，以及设置于所述第一栅金属层和所述第二有源膜层之间的第一源漏金属层。所述第一栅金属层包括：所述电容器的第一极板图案，所述第一源漏金属层包括第五转接图案。所述第五转接图案通过过孔与所述第一极板图案连接，且所述第五转接图案通过过孔与所述写入晶体管的有源层图案连接，以使所述第一极板图案与所述写入晶体管的有源层图案连接。

在一些实施例中，所述第二有源膜层还包括第二转接图案，所述第三源漏金属层包括：数据信号线和第四转接图案，所述数据信号线与所述写入晶体管的有源层图案通过第一节点图案连接，所述第四转接图案与所述第二转接图案通过第二节点图案连接。其中，沿所述行方向，所述第一节点图案和所述第二节点图案的之间的尺寸与所述子像素区域膜层图案的尺寸的比值大于或等于30％。

在一些实施例中，阵列基板还包括：设置于所述第一有源膜层和所述第二有源膜层之间的第三栅金属层，以及设置于所述第二有源膜层和所述第二源漏金属层之间的第四栅金属层；其中，所述第三栅金属层包括第一扫描信号线第一支线和第二扫描信号线第一支线，所述第四栅金属层包括第一扫描信号线第二支线和第二扫描信号线第二支线，所述第一扫描信号线第一支线和所述第一扫描信号线第二支线经过所述第一复位晶体管的有源层图案，所述第二扫描信号线第一支线和所述第二扫描信号线第二支线经过所述写入晶体管的有源层图案。所述第一扫描信号线第一支线和所述第一扫描信号线第二支线电连接；所述第二扫描信号线第一支线和所述第二扫描信号线第二支线电连接。

在一些实施例中，所述第一有源膜层为低温多晶硅层，所述第二有源膜层为氧化物层。

在一些实施例中，阵列基板还包括：设置于所述第一有源膜层和所述第二有源膜层之间的第一平坦层，所述第一平坦层的材料包括有机材料，所述第一平坦层的厚度范围为1.5μm～2μm；或，所述第一平坦层的材料包括无机材料，所述第一平坦层的厚度范围为1.2μm～1.5μm。

另一方面，提供一种显示面板。所述显示面板包括：如上述任一实施例所述的阵列基板。

上述显示面板具有与上述一些实施例中提供的阵列基板相同的结构和有益技术效果，在此不再赘述。

又一方面，提供一种显示装置。所述显示装置包括：如上述任一实施例所述的显示面板，所述显示装置还包括驱动芯片，驱动芯片用于驱动所述显示面板进行显示。

上述显示装置具有与上述一些实施例中提供的阵列基板相同的结构和有益技术效果，在此不再赘述。

附图说明

为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。

图1为根据本公开一些实施例所提供的显示装置的平面结构图；

图2为根据本公开一些实施例所提供的显示面板的平面结构图；

图3为根据本公开一些实施例所提供的显示面板的另一种平面结构图；

图4为根据本公开一些实施例所提供的显示面板的截面结构图；

图5为根据本公开一些实施例所提供的像素驱动电路的等效电路图；

图6为根据本公开一些实施例所提供的像素驱动电路的时序信号控制图；

图7为根据本公开一些实施例所提供的遮挡层、第一有源膜层、第一栅金属层、第二栅金属层、第一源漏金属层、第三栅金属层、第二有源膜层、第四栅金属层、第二源漏金属层和第三源漏金属层叠加后的结构图；

图8为根据本公开一些实施例所提供的遮挡层、第一有源膜层、第一栅金属层、第二栅金属层、第一源漏金属层叠加后的结构图；

图9为根据本公开一些实施例所提供的遮挡层的膜层结构图；

图10为根据本公开一些实施例所提供的第一有源膜层的膜层结构图；

图11为根据本公开一些实施例所提供的第一类过孔的结构图；

图12为根据本公开一些实施例所提供的第一栅金属层的膜层结构图；

图13为根据本公开一些实施例所提供的第二类过孔的结构图；

图14为根据本公开一些实施例所提供的第二栅金属层的膜层结构图；

图15为根据本公开一些实施例所提供的第三类过孔和第四类过孔的结构图；

图16为根据本公开一些实施例所提供的第一源漏金属层的膜层结构图；

图17为图8所示的遮挡层、第一有源膜层、第一栅金属层、第二栅金属层、第一源漏金属层叠加后的结构图沿CC截面线得到的截面图；

图18为根据本公开一些实施例所提供的第一源漏金属层、第三栅金属层、第二有源膜层、第四栅金属层和第二源漏金属层叠加后的结构图；

图19为根据本公开一些实施例所提供的第三栅金属层的膜层结构图；

图20为根据本公开一些实施例所提供的第五类过孔的结构图；

图21为根据本公开一些实施例所提供的第二有源膜层的膜层结构图；

图22为根据本公开一些实施例所提供的第四栅金属层的膜层结构图；

图23为根据本公开一些实施例所提供的第六类过孔的结构图；

图24为根据本公开一些实施例所提供的第二源漏金属层的膜层结构图；

图25为根据本公开一些实施例所提供的第二源漏金属层、第三源漏金属层、阳极层和发光层叠加后的结构图；

图26为根据本公开一些实施例所提供的第七类过孔的结构图；

图27为根据本公开一些实施例所提供的第三源漏金属层的膜层结构图；

图28为根据本公开一些实施例所提供的第八类过孔的结构图；

图29为根据本公开一些实施例所提供的阳极层的膜层结构图；

图30为根据本公开一些实施例所提供的发光层的膜层结构图。

具体实施方式

下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接相连，也可以通过中间媒介间接相连。术语“耦接”例如表明两个或两个以上部件有直接物理接触或电接触。术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

如本文所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5°以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。

应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层的厚度和区域的面积。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

如图1所示，本公开的一些实施例提供一种显示装置。本公开实施例所提供的显示装置可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PersonalDigital Assistant，PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。

具体地，如图1所示，本公开实施例中以显示装置1000为手机进行示例性说明。

如图1和图2所示，显示装置1000包括显示面板100，显示面板100包括显示区AA和位于显示区AA至少一侧的周边区BB，其中，显示区AA设置有多个子像素21和多条信号线，多个子像素21按照指定规则排列设置于显示区AA内，每一子像素21所在区域为子像素区域A1，其中，子像素21是显示面板100内进行画面显示的最小单元，每个子像素21可以显示单一的颜色，例如红色、绿色或蓝色，通过调节不同子像素21的亮度，使得颜色叠加可以实现多种颜色的显示。其中，如图3和图4所示，每个子像素21均包括发光器件OLED和用于驱动该发光器件OLED发光的像素驱动电路200。

示例性地，如图4所示，以该显示面板100为OLED(Organic Light-EmittingDiode，有机电致发光二极管)显示面板为例，显示面板100包括依次层叠设置的阵列基板10、发光器件层40和封装层，其中，阵列基板10中设置有像素驱动电路200所包括的多个晶体管和电容器，发光器件层40包括多个发光器件OLED。阵列基板10包括：衬底基板101和多层依次层叠设置于衬底基板101上的功能层、以及位于相邻功能层之间的绝缘层，其中，功能层可以包括有源膜层、栅金属层和源漏金属层，有源膜层、栅金属层和源漏金属层用于形成显示面板100中的多个像素驱动电路200，多个像素驱动电路200可以形成于显示面板100的显示区AA。发光器件OLED则设置于像素驱动电路200远离衬底基板101的一侧。

其中，像素驱动电路200包括多个晶体管，多个晶体管的有源层位于有源膜层，每个晶体管的有源层包括第一极区、第二极区和用于连接第一极区和第二极区的沟道区，多个晶体管的栅极位于栅金属层，其中栅金属层例如包括多条信号线，一条信号线中经过某个晶体管的有源层的部分可以作为该晶体管的栅极，此处的“经过”是二者在衬底基板101上的正投影有重叠的部分。其中，在制作晶体管时，可以先在衬底基板101上形成有源膜层，得到晶体管的有源层，而后在有源膜层远离衬底基板101的一侧形成栅金属层，栅金属层与有源膜层交叠的位置即为栅金属层“经过”有源层的位置，例如，晶体管的栅极与该晶体管的沟道区交叠设置。

像素驱动电路200主要由晶体管构成，因此，晶体管所占空间大小能够决定像素驱动电路200所占空间大小，例如，晶体管所占空间包括在平行于衬底基板101所在平面的横向区域尺寸和在垂直于衬底基板101所在平面的方向上的纵向区域尺寸，而纵向区域尺寸主要与阵列基板10所包括的膜层厚度有关，本公开中重点考虑晶体管以及像素驱动电路200在平行于衬底基板101所在平面的横向区域尺寸，该横向区域尺寸为晶体管在衬底基板101上的正投影的区域面积，以下将晶体管在衬底基板101上的正投影的区域面积统称为晶体管的面积，像素驱动电路200的面积同理。像素驱动电路200中所包括的晶体管的有源层的面积能够影响像素驱动电路200的面积。

在一些实施例中，像素驱动电路200所占据的面积较大，导致子像素21所占的空间较大，不利于显示面板实现高PPI(Pixels Per Inch，像素密度)，这是由于像素驱动电路200中的全部晶体管的有源层是并列设置的，其中“并列设置”指的是像素驱动电路200中的全部晶体管中，任意两个晶体管在衬底基板101上的正投影均不重合，此时，像素驱动电路200在衬底基板101上的正投影的面积为像素驱动电路200中多个晶体管的有源层的面积之和，导致像素驱动电路200在衬底基板101上的正投影的面积较大，这样像素驱动电路200所占面积增大。

基于此，如图4所示，本公开的一些实施例提供一种阵列基板10，该阵列基板10包括：多个像素驱动电路200和多条信号线。如图3所示，多个像素驱动电路200呈多行多列排布，例如，行的延伸方向表示为行方向X，列的延伸方向表示为列方向Y。多条信号线包括数据信号线Dt和栅线、初始化信号线Vin、电压信号线等。例如，栅线包括：第一扫描信号线G1、第二扫描信号线G2、复位信号线Rst和发光控制信号线EM，电压信号线包括：第一电压信号线VDD和第二电压信号线Vre。每条数据信号线Dt和一列像素驱动电路200电连接，至少一条栅线和一行像素驱动电路200电连接。

如图4所示，上述阵列基板10包括衬底基板101和两个有源膜层，其中两个有源膜层包括依次设置于衬底基板101上的第一有源膜层103和第二有源膜层114，两个有源膜层之间互相绝缘。将像素驱动电路200中的多个晶体管分成多个第一类晶体管和多个第二类晶体管，第一类晶体管的有源层图案位于第一有源膜层103，第二类晶体管的有源层图案位于第二有源膜层114，且多个第一类晶体管的有源层图案在衬底基板101上的正投影与第二类晶体管在衬底基板101上的正投影至少部分重叠，这样，通过将像素驱动电路200中的晶体管的有源层图案设置于不同的有源膜层，且不同的有源膜层中晶体管的有源层图案之间有交叠，从而减小了像素驱动电路200中，多个晶体管在衬底基板101上的正投影的总面积，降低了像素驱动电路200所占面积。

以下对本发明的方案做具体介绍。

在一些实施例中，本公开的一些实施例中的像素驱动电路200可以为4T1C、5T1C、7T1C、8T1C或9T1C的电路，其中，T代表晶体管，位于T前面的数字表示为晶体管的个数，C代表电容器，位于C前面的数字表示为电容器的个数，示例性的，5T1C表示5个晶体管和1个电容器，以下以5T1C模式的像素驱动电路200为例做介绍。

在一些实施例中，如图5所示，像素驱动电路200具体可以包括：驱动晶体管T1、写入晶体管T2、第一复位晶体管T3、第二复位晶体管T4、发光控制晶体管T5和电容器Cst，与像素驱动电路200电连接的信号线包括：第一扫描信号线G1、第二扫描信号线G2、初始化信号线Vin、复位信号线Rst、第二电压信号线Vre、第一电压信号线VDD、第三电压信号线VSS、数据信号线Dt和发光控制信号线EM。

其中，驱动晶体管T1的栅极与第一节点N1电连接，驱动晶体管T1的第一极与发光控制晶体管T5的第二极电连接，驱动晶体管T1的第二极与第二节点N2电连接；写入晶体管T2的栅极与第二扫描信号线G2电连接，写入晶体管T2的第一极与数据信号线Dt电连接，写入晶体管T2的第二极与第一节点N1电连接；第一复位晶体管T3的栅极与第一扫描信号线G1电连接，第一复位晶体管T3的第一极与第二电压信号线Vre电连接，第一复位晶体管T3的第二极与第一节点N1电连接。

第二复位晶体管T4的栅极与复位信号线Rst电连接，第二复位晶体管T4的第一极与初始化信号线Vin电连接，第二复位晶体管T4的第二极与第二节点N2电连接；发光控制晶体管T5的栅极与发光控制信号线EM电连接，发光控制晶体管T5的第一极与第一电压信号线VDD电连接；电容器Cst的第一极板与第一节点N1电连接，电容器Cst的第二极板与第二节点N2电连接。

发光器件OLED的阳极与第二节点N2电连接，发光器件OLED的阴极与第三电压信号线VSS电连接。

其中，第一扫描信号线G1用于传输第一扫描信号g1，第二扫描信号线G2用于传输第二扫描信号g2，初始化信号线Vin用于传输初始化信号，复位信号线Rst用于传输复位时序信号rst，第一电压信号线VDD用于传输第一电压信号，例如为高压直流信号，数据信号线Dt用于传输数据信号，发光控制信号线EM用于传输发光控制时序信号em，第三电压信号线VSS用于传输第三电压信号，例如为低压直流信号，第二电压信号线Vre用于传输第二电压信号。

如图5和图6所示，上述像素驱动电路200的驱动过程为：一个帧周期包括复位阶段t1、补偿阶段t2、数据写入阶段t3和发光阶段t4。

其中，在复位阶段t1阶段，第一复位晶体管T3在第一扫描信号g1的控制下导通，使得第二电压信号写入到第一节点N1，进而对第一节点N1进行复位。第二电压信号写入到第一节点N1后，第一节点N1的电压为V_ref。第二复位晶体管T4在复位时序信号rst的控制下导通，使得初始化信号写入OLED的阳极，OLED的阳极同时也可以表示为第二节点N2，进而对发光器件OLED的阳极进行复位。初始化信号写入第二节点N2后，第二节点N2的电压为V_vin。

此时，驱动晶体管T1导通，写入晶体管T2和发光控制晶体管T5处于断开的状态，且发光器件OLED不发光。

在补偿阶段t2中，第一复位晶体管T3在第一扫描信号g1的控制下维持导通状态，驱动晶体管T1维持导通状态，发光控制晶体管T5在发光控制时序信号em的控制下导通，此时，第一节点N1的电压为V_ref，第二节点N2的电压由V_vin变为V_ref-V_th，其中，V_th驱动晶体管T1的阈值电压，驱动晶体管T1断开，实现对驱动晶体管T1的阈值电压的补偿，避免驱动晶体管T1产生的驱动信号发生变化，并进一步的避免对发光器件OLED的发光强度产生的影响。

此时，第二复位晶体管T4和写入晶体管T2处于断开的状态，且发光器件OLED不发光。

在数据写入阶段t3中，写入晶体管T2在第二扫描信号g2的控制下导通，使得数据信号写入到第一节点N1，第一节点N1的电压为V_data，第二节点N2的电压由V_ref-V_th变为V_ref-V_th+(V_data-V_ref)ⅹC_Cst/(C_Cst+C_Coled)，其中，C_Cst为电容器Cst的存储电容，C_Coled为OLED自身电容。

此时，驱动晶体管T1导通，第一复位晶体管T3、第二复位晶体管T4和发光控制晶体管T5处于断开的状态，且发光器件OLED不发光。

在发光阶段t4中，写入晶体管T2在第二扫描信号g2的控制下断开，第一复位晶体管T3在第一扫描信号g1的控制下断开，第二复位晶体管T4在复位时序信号rst的控制下断开。

发光控制晶体管T5在发光控制时序信号em的控制下导通，驱动晶体管T1维持导通状态，在第一电压信号线VDD与发光器件OLED之间形成通路，使得发光器件OLED发光。

需要说明的是，本公开晶体管的第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。

在本公开实施例提供的电路中，节点并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。

在一些实施例中，如图5所示，写入晶体管T2和第一复位晶体管T3可以为氧化物(Oxide)薄膜晶体管，驱动晶体管T1、第二复位晶体管T4和发光控制晶体管T5可以为低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)薄膜晶体管。

该像素驱动电路200采用LTPO(Low Temperature Polycrystalline Oxide，低温多晶氧化物)电路，即一个像素驱动电路200同时包括低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)薄膜晶体管和氧化物(Oxide)薄膜晶体管，低温多晶硅薄膜晶体管的载荷能力较强，氧化物(Oxide)薄膜晶体管的关态电流小，电荷保持能力强于低温多晶硅薄膜晶体管，这样可以实现像素驱动电路200较高的电荷迁移率和较好的稳定性。

在一些示例中，氧化物晶体管和LTPS晶体管均为N型晶体管，或氧化物晶体管为N型晶体管，LTPS晶体管为P型晶体管。其中，N型晶体管在栅极接收到高电压信号的情况下导通，而P型晶体管在栅极接收到低电压信号的情况下导通。

需要说明的是，上述提到的“高电压信号”和“低电压信号”是通俗说法，一般来说，N型晶体管的导通条件为栅源电压差大于其阈值电压，即N型晶体管的栅极电压大于其源极电压与其阈值电压之和，N型晶体管的阈值电压为正值，则称使得N型晶体管导通的栅极电压信号为高电压信号，P型晶体管的导通条件为栅源电压差的绝对值大于其阈值电压，P型晶体管的阈值电压为负值，即P型晶体管的栅极电压小于其源极电压与其阈值电压之和，则称使得P型晶体管导通的栅极电压信号为低电压信号，“高电压信号”和“低电压信号”中的高低是相对基准电压(例如0V)来说的。

在另一些实施例中，驱动晶体管T1、第二复位晶体管T4和发光控制晶体管T5可以为氧化物(Oxide)薄膜晶体管。

本公开的实施例以写入晶体管T2和第一复位晶体管T3采用N型氧化物薄膜晶体管，驱动晶体管T1、第二复位晶体管T4和发光控制晶体管T5采用N型低温多晶硅薄膜晶体管为例进行说明。

以下介绍阵列基板10所包括的各膜层结构，以及像素驱动电路200中各晶体管的设置方式。

在一些实施例中，如图4所示，阵列基板10包括：衬底基板101和像素电路叠层20，像素电路叠层20设置于衬底基板101上。

示例性地，衬底基板101的材质可以包括玻璃、金属或者柔性材料中的任一种。

像素电路叠层20形成有多个像素驱动电路200，例如，像素电路叠层20包括：依次层叠设置的遮挡层121、第一缓冲层102、第一有源膜层103、第一栅绝缘层104、第一栅金属层105、第二栅绝缘层106、第二栅金属层107、第一层间介质层108、第一源漏金属层109、第一平坦层110、第二缓冲层111、第三栅金属层112、第三栅绝缘层113、第二有源膜层114、第四栅绝缘层115、第四栅金属层116、第二层间介质层117、第二源漏金属层118、第二平坦层119、第三源漏金属层120和第三平坦层30。

示例性地，遮挡层121的材料包括金属，在遮挡层121接入固定电位，可以屏蔽周边杂散电荷对驱动晶体管T1的影响。

示例性地，第一缓冲层102和第二缓冲层111采用PECVD(Plasma EnhancedChemical Vapor Deposition，等离子体增强化学的气相沉积法)制备得到，其材料可以为氮化硅、氧化硅或氮氧化硅，具有阻水阻气的作用。其中，氮化硅的厚度范围可以为30nm～70nm，例如为50nm，氧化硅的厚度范围可以为250nm～350nm，例如为300nm。

示例性地，第一有源膜层103采用准分子激光退火工艺得到，其材料为低温多晶硅，厚度范围为30nm～50nm，例如为40nm；第二有源膜层114采用PVD(Physical VaporDeposition物理气相沉积)工艺得到，厚度范围为30nm～50nm，例如为40nm，其材料可以为氧化铟镓锌或低温多晶氧化物中的任一种，例如，IGZO(Indium gallium zinc oxide，铟镓锌氧化物)、IGZTO(Indium gallium zinc tin oxide铟镓锌锡氧化物)。

示例性地，第一栅绝缘层104、第二栅绝缘层106、第三栅绝缘层113和第四栅绝缘层115的材料为氮化硅、氧化硅或氮氧化硅，采用PECVD工艺沉积得到，其厚度范围为100nm～150nm，例如，第一栅绝缘层104的厚度为100nm，第二栅绝缘层106的厚度为150nm，第三栅绝缘层113的厚度为100nm，第四栅绝缘层115的厚度为150nm。

示例性地，第一栅金属层105、第二栅金属层107、第一源漏金属层109、第三栅金属层112、第四栅金属层116、第二源漏金属层118和第三源漏金属层120，主要采用PVD工艺沉积MO/Ti/Al/Cu(钼/钛/铝/铜)等金属材料得到，其厚度范围为300nm～800nm。

示例性地，第一层间介质层108和第二层间介质层117的材料可以为氮化硅、氧化硅或氮氧化硅中的任一种，也可以为其中任意两种材料的结合，采用PECVD工艺沉积得到，其厚度范围为400nm～800nm。

在一些示例中，第一平坦层110的材料包括有机材料，例如，第一平坦层110的材料可以是PI(Polyimide，聚酰亚胺)，采用旋涂工艺涂覆得到第一平坦层110。此时第一平坦层110的厚度大于第二平坦层119的厚度，第一平坦层110设置较厚可以防止两个有源膜层之间的信号发生串扰。示例性的，第一平坦层110厚度范围为1.5微米～2微米。

在另一些实施例中，第一平坦层110的材料包括无机材料，例如第一平坦层110的材料可以是氧化硅或氮化硅等，当第一平坦层110使用无机材料时，膜层厚度范围为1.2微米

～1.5微米。第一平坦层110的材料采用无机材料时，其厚度相对使用有机材料时较薄，这样可以减小第一平坦层110的过孔的大小，进一步提升PPI。

示例性的，当第一平坦层110的材料为无机材料时，其靠近第二平坦层119一侧的表面可以用化学机械抛光(Chemical Mechanical Polishing，CMP)的方式使其平坦。

示例性地，第二平坦层119可以采用旋涂工艺涂覆PI得到，也可以采用PECVD工艺沉积氮化硅、氧化硅或氮氧化硅得到，主要用于阻水氧和阻隔碱性离子，其厚度范围为400nm～800nm。

在一些示例中，如图7所示，在阵列基板10中，相邻行子像素区域A1的膜层图案镜像设置，相邻列子像素区域A1的膜层图案镜像设置。

示例性的，图7中所示为两行两列相邻设置的四个子像素区域A1的膜层叠加后的结构图，第一行上的两个子像素区域A1分别为第一子像素区域A11和第二子像素区域A12，第二行上的两个子像素区域A1分别为第三子像素区域A13和第四子像素区域A14。其中，第一子像素区域A11的膜层图案和第二子像素区域A12的膜层图案在行方向X上呈镜像设置，第三子像素区域A13的膜层图案和第四子像素区域A14的膜层图案在行方向X上呈镜像设置，第一子像素区域A11的膜层图案和第三子像素区域A13的膜层图案在列方向Y上呈镜像设置，第二子像素区域A12的膜层图案和第四子像素区域A14的膜层图案在列方向Y上呈镜像设置。

并且，如图8和图10所示，相邻行子像素区域A1的各膜层图案镜像设置，相邻列子像素区域A1的各膜层图案镜像设置。例如，第一子像素区域A11的第一有源膜层103和第二子像素区域A12的第一有源膜层103在行方向X上呈镜像设置，第一子像素区域A11的第一有源膜层103和第三子像素区域A13的第一有源膜层103在列方向Y上呈镜像设置。

如图7和图8所示，阵列基板10包括多条直流信号线，与多条直流信号线中的一条直流信号线相邻的两列子像素区域A1的像素驱动电路200共用该直流信号线，与多条直流信号线中的一条直流信号线相邻的两行子像素区域A1的像素驱动电路200共用该直流信号线。

示例性的，如图7所示，直流信号线包括：第一电压信号线第一支线VDD1、初始化信号线第一支线Vni1、第一电压信号线第二支线VDD2、初始化信号线第二支线Vni2、第二电压信号线第一支线Vre1和第二电压信号线第二支线Vre2。

需要说明的是，共用是指直流信号线被两列或两行子像素区域A1的像素驱动电路200共同使用，一条直流电压信号线沿列方向Y分为两部分，分别位于相邻的两列子像素区域A1，或者一条直流电压信号线沿行方向X分为两部分，分别位于相邻的两行子像素区域A1。例如，如图7所示，初始化信号线第二支线Vni2的上半部分F1位于第一子像素区域A11和第二子像素区域A12所在行的多个子像素区域A1中，初始化信号线第二支线Vni2的下半部分F2位于第三子像素区域A13和第四子像素区域A14所在行的多个子像素区域A1中，初始化信号线第二支线Vni2的上半部分F1和初始化信号线第二支线Vni2的下半部分F2共同组成了完整的初始化信号线第二支线Vni2。即子像素区域A1中除像素驱动电路200所包括的膜层图案外，还包括信号线的部分图案、转接图案等。

采用相邻行子像素区域A1的膜层图案镜像设置，相邻列子像素区域A1的膜层图案镜像设置可以实现直流信号线的共用，从而能够减少阵列基板10中所设置的直流信号线的数量，减少布线，进一步能够使得相邻像素驱动电路200设置更加紧凑，减小相邻像素驱动电路200的间距，从而能够减小多个子像素区域A1的总面积，进一步降低了多个子像素21所占的空间，有利于提高显示面板100的PPI。

需要说明的是，以下本公开的实施例所提供的膜层结构图和膜层叠加后的结构图均以两行两列相邻设置的四个子像素区域A1的膜层的设置示例。

在一些实施例中，如图4、图8和图9所示，阵列基板10还包括：设置于衬底基板101和第一有源膜层103之间的遮挡层121，遮挡层121包括沿列方向Y延伸的多条第一电压信号线第一支线VDD1和多条初始化信号线第一支线Vni1。

需要说明的是，本公开的实施例中，信号线沿列方向Y延伸，是指信号线整体上具有沿列方向Y延伸的趋势，信号线沿行方向X延伸，是指信号线整体上具有沿行方向X延伸的趋势。例如，第一电压信号线第一支线VDD1和初始化信号线第一支线Vni1沿列方向Y延伸，是指第一电压信号线第一支线VDD1和初始化信号线第一支线Vni1整体上具有沿列方向Y延伸的趋势。

如图4、图8和图14所示，阵列基板10还包括：设置于第一有源膜层103和第二有源膜层114之间的第二栅金属层107，第二栅金属层107包括沿行方向X延伸的多条第一电压信号线第二支线VDD2和多条初始化信号线第二支线Vni2。多条第一电压信号线第二支线VDD2中的每条第一电压信号线第二支线VDD2与多条第一电压信号线第一支线VDD1通过过孔连接，多条初始化信号线第二支线Vni2中的每条初始化信号线第二支线Vni2与多条初始化信号线第一支线Vni1通过过孔连接。

参照图4，在遮挡层121和第二栅金属层107之间包括依次设置的：第一缓冲层102、第一有源膜层103、第一栅绝缘层104、第一栅金属层105和第二栅绝缘层106。位于遮挡层121的第一电压信号线第一支线VDD1和位于第二栅金属层107第一电压信号线第二支线VDD2连接，以及位于遮挡层121的初始化信号线第一支线Vni1和位于初始化信号线第二支线Vni2连接，过孔需要贯穿第一缓冲层102、第一栅绝缘层104和第二栅绝缘层106。

例如，如图8和图11所示，阵列基板10包括第一类过孔H1，结合图4，第一类过孔H1贯穿第一缓冲层102、第一栅绝缘层104和第二栅绝缘层106。第一类过孔H1包括：一号第一类过孔H11和二号第一类过孔H12，位于遮挡层121的第一电压信号线第一支线VDD1和位于第二栅金属层107的第一电压信号线第二支线VDD2通过一号第一类过孔H11连接，位于遮挡层121的初始化信号线第一支线Vni1和位于第二栅金属层107的初始化信号线第二支线Vni2通过二号第一类过孔H12连接。

可以理解的是，第一电压信号线第一支线VDD1和第一电压信号线第二支线VDD2连接形成第一电压信号线VDD，初始化信号线第一支线Vni1和初始化信号线第二支线Vni2连接形成初始化信号线Vni。

通过设置第一类过孔H1可以实现每条第一电压信号线第二支线VDD2与多条第一电压信号线第一支线VDD1连接，每条初始化信号线第二支线Vni2与多条初始化信号线第一支线Vni1连接，这样用于传输第一电压信号的第一电压信号线VDD和用于传输初始化信号的初始化信号线Vni均形成了网格状结构，便于信号的传输，提高信号的传输效率，且降低传输压降，提高不同子像素区域A1的第一电压信号和初始化信号的均匀性，有利于各像素驱动电路200发光及复位的均一性，提高画面显示效果。并且，将多条第一电压信号线第一支线VDD1和多条初始化信号线第一支线Vni1设置于遮挡层121，能够减少其他金属膜层(例如第一源漏金属层109、第二源漏金属层118和第三源漏金属层120)的布线数量，从而为其他金属膜层中的信号线和转接图案的设置预留出更多空间，避免其他金属膜层的布线灵活度受限，同时有利于提高显示面板100的PPI。

在一些实施例中，如图7和图8所示，与一条第一电压信号线第一支线VDD1相邻的两列子像素区域A1的像素驱动电路200共用该第一电压信号线第一支线VDD1。与一条初始化信号线第一支线Vni1相邻的两列子像素区域A1的像素驱动电路200共用该初始化信号线第一支线Vni1。

如图7和图8所示，沿行方向X，一条第一电压信号线第一支线VDD1与一条初始化信号线第一支线Vni1交替设置。第一子像素区域A11和第三子像素区域A13所在列的像素驱动电路200，与其左侧的子像素区域A1所在列的像素驱动电路200共用一条第一电压信号线第一支线VDD1，第二子像素区域A12和第四子像素区域A14所在列的像素驱动电路200，与其右侧的子像素区域A1所在列的像素驱动电路200共用一条第一电压信号线第一支线VDD1。以实现相邻列像素驱动电路200的第一电压信号线第一支线VDD1的共用，可以节省第一电压信号线第一支线VDD1的布线数量，使得子像素区域A1设置更紧凑，这样在一定程度上大大节省了阵列基板10的空间。

第一子像素区域A11和第三子像素区域A13所在列的像素驱动电路200，与第二子像素区域A12和第四子像素区域A14所在列的像素驱动电路200共用一条初始化信号线第一支线Vni1。以实现相邻列像素驱动电路200的初始化信号线第一支线Vni1的共用，可以节省初始化信号线第一支线Vni1的布线数量，使得子像素区域A1设置更紧凑，这样在一定程度上大大节省了阵列基板10的空间。

在一些实施例中，如图7和图8所示，与一条第一电压信号线第二支线VDD2相邻的两行子像素区域A1的像素驱动电路200共用该第一电压信号线第二支线VDD2。与一条初始化信号线第二支线Vni2相邻的两行子像素区域A1的像素驱动电路200共用该初始化信号线第二支线Vni2。

如图7和图8所示，如沿列方向Y，一条第一电压信号线第二支线VDD2与一条初始化信号线第二支线Vni2交替设置。第一子像素区域A11和第二子像素区域A12所在行的像素驱动电路200与其上侧的子像素区域A1所在行的像素驱动电路200共用一条第一电压信号线第二支线VDD2。第三子像素区域A13和第四子像素区域A14所在行的像素驱动电路200与其下侧的子像素区域A1所在行的像素驱动电路200共用一条第一电压信号线第二支线VDD2。以实现相邻行像素驱动电路200的第一电压信号线第二支线VDD2的共用，可以节省第一电压信号线第二支线VDD2的布线数量，使得子像素区域A1设置更紧凑，这样在一定程度上大大节省了阵列基板10的空间。

第一子像素区域A11和第二子像素区域A12所在行的像素驱动电路200，与第三子像素区域A13和第四子像素区域A14所在行的像素驱动电路200共用一条初始化信号线第二支线Vni2。以实现相邻行像素驱动电路200的初始化信号线第二支线Vni2的共用，可以节省初始化信号线第二支线Vni2的布线数量，使得子像素区域A1设置更紧凑，这样在一定程度上大大节省了阵列基板10的空间。

在一些实施例中，图8和图10所示，在子像素区域A1中，第一类晶体管包括：发光控制晶体管T5和第二复位晶体管T4，发光控制晶体管T5的有源层图案与第一电压信号线第二支线VDD2连接。第二复位晶体管T4的有源层图案与初始化信号线第二支线Vni2连接。

第一类晶体管的有源层位于第一有源膜层103，那么，第一有源膜层103包括发光控制晶体管T5的有源层图案和第二复位晶体管T4的有源层图案。参照图4，在第一有源膜层103和第二栅金属层107之间包括依次设置的第一栅绝缘层104、第一栅金属层105和第二栅绝缘层106。位于第一有源膜层103的发光控制晶体管T5的有源层图案和位于第二栅金属层107的第一电压信号线第二支线VDD2连接，以及位于第一有源膜层103的第二复位晶体管T4的有源层图案和位于第二栅金属层107的初始化信号线第二支线Vni2连接，过孔需要贯穿第一栅绝缘层104和第二栅绝缘层106。

因此，如图8和图13所示，阵列基板10包括第二类过孔H2，第二类过孔H2贯穿第一栅绝缘层104和第二栅绝缘层106。第二类过孔H2包括：一号第二类过孔H21和二号第二类过孔H22，位于第一有源膜层103的发光控制晶体管T5的有源层图案和位于第二栅金属层107的第一电压信号线第二支线VDD2通过一号第二类过孔H21连接，位于第一有源膜层103的第二复位晶体管T4的有源层图案和位于第二栅金属层107的初始化信号线第二支线Vni2通过二号第二类过孔H22连接。

在一些实施例中，如图8和图12所示，第一栅金属层105包括：发光控制信号线EM和复位信号线Rst，发光控制信号线EM经过发光控制晶体管T5的有源层图案，复位信号线Rst经过第二复位晶体管T4的有源层图案。

示例性的，如图8所示，发光控制信号线EM经过发光控制晶体管T5的有源层图案的部分作为发光控制晶体管T5的栅极，发光控制信号线EM用于向发光控制晶体管T5的栅极传输发光控制时序信号em。复位信号线Rst经过第二复位晶体管T4的有源层图案的部分作为第二复位晶体管T4的栅极，复位信号线Rst用于向第二复位晶体管T4的栅极传输复位时序信号rst。

在一些实施例中，如图8和图10所示，第一类晶体管还包括：驱动晶体管T1，发光控制晶体管T5的有源层图案、驱动晶体管T1的有源层图案和第二复位晶体管T4的有源层图案依次连接。

由图5可知，发光控制晶体管T5的第一极与第一电压信号线VDD连接，发光控制晶体管T5的第二极与驱动晶体管T1的第一极连接，驱动晶体管T1的第二极与第二复位晶体管T4的第二极连接，第二复位晶体管T4的第一极与初始化信号线Vin连接。通过将发光控制晶体管T5、驱动晶体管T1和第二复位晶体管T4的有源层图案设置于第一有源膜层103，且发光控制晶体管T5有源层图案与驱动晶体管T1有源层图案的连接，直接实现发光控制晶体管T5的第二极与驱动晶体管T1的第一极的连接，驱动晶体管T1有源层图案与第二复位晶体管T4有源层图案的连接，直接实现驱动晶体管T1的第二极与第二复位晶体管T4的第二极的连接。

也就是说，采用第一有源膜层103直接实现发光控制晶体管T5、驱动晶体管T1和第二复位晶体管T4之间的电连接，晶体管之间的连接无需通过过孔接入其他金属层通过转接图案连接，这样设置可以减少连接过孔的设置，进一步提升PPI。

在一些实施例中，如图4、图8和图9所示，遮挡层121还包括：第一遮光图案121A，第一遮光图案121A与第一电压信号线第一支线VDD1连接，驱动晶体管T1在衬底基板101的正投影位于第一遮光图案121A在衬底基板101的正投影内。

第一遮光图案121A可以对驱动晶体管T1的有源层图案朝向衬底基板101的一侧进行遮挡，避免光线或外界电场对驱动晶体管T1的影响。且，第一遮光图案121A与第一电压信号线第一支线VDD1连接，可以屏蔽周边杂散电荷对驱动晶体管T1的影响，提高驱动晶体管T1的稳定性。

在一些实施例中，如图4、图8和图9所示，遮挡层121还包括：第二遮光图案121B，第二遮光图案121B与第一电压信号线第一支线VDD1连接，第二复位晶体管T4在衬底基板101的正投影位于第二遮光图案121B在衬底基板101的正投影内。

第二遮光图案121B可以对第二复位晶体管T4的有源层图案朝向衬底基板101的一侧进行遮挡，避免光线或外界电场对第二复位晶体管T4的影响。且，第二遮光图案121B与第一电压信号线第一支线VDD1连接，可以屏蔽周边杂散电荷对第二复位晶体管T4的影响，可以减小第二复位晶体管T4漏电流的风险。

在一些实施例中，如图4、图8、图12和图14所示，像素驱动电路200还包括电容器Cst。阵列基板10还包括：设置于第一有源膜层103和第二栅金属层107之间的第一栅金属层105，第一栅金属层105包括：电容器Cst的第一极板图案Cst1，第二栅金属层107还包括电容器Cst的第二极板图案Cst2。

在一些示例中，如图4、图8、图16和图17所示，阵列基板10还包括：设置于第二栅金属层107和第二有源膜层114之间的第一源漏金属层109，第一源漏金属层109包括第一转接图案M1，第一转接图案M1通过过孔与第二复位晶体管T4的有源层图案连接，且同时与电容器Cst的第二极板图案Cst2连接。

示例性的，图16为第一源漏金属层109的膜层结构图，第一源漏金属层109包括：第一转接图案M1，第一转接图案M1用于同时连接第二复位晶体管T4的有源层图案和电容器Cst的第二极板图案Cst2。

参照图8和图17，图17为图8所示的膜层结构图沿CC截面线得到的截面图，第二复位晶体管T4的有源层图案位于第一有源膜层103，第一有源膜层103和第一源漏金属层109之间依次设置有第一栅绝缘层104、第一栅金属层105、第二栅绝缘层106、第二栅金属层107和第一层间介质层108，为了实现第一转接图案M1与第二复位晶体管T4的有源层图案及电容器Cst的第二极板图案Cst2的连接，过孔需要贯穿第一栅绝缘层104、第二栅绝缘层106和第一层间介质层108。

如图8、图15和图17所示，阵列基板10包括第三类过孔H3，第三类过孔H3贯穿第一栅绝缘层104、第二栅绝缘层106和第一层间介质层108。第一转接图案M1通过第三类过孔H3首先连接电容器Cst的第二极板图案Cst2，然后再连接第二复位晶体管T4的有源层图案，实现第一转接图案M1同时连接第二复位晶体管T4的有源层图案和电容器Cst的第二极板图案Cst2的目的。

参照图5，驱动晶体管T1的第二极与第二节点N2电连接，第二复位晶体管T4的第二极与第二节点N2电连接，电容器Cst的第二极板Cst2与第二节点N2电连接，第二节点N2电连接发光器件OLED的阳极，也就是说，膜层结构的设置需要实现驱动晶体管T1的第二极、第二复位晶体管T4的第二极、电容器Cst的第二极板Cst2和发光器件OLED的阳极的连接。

如图8、图10和图17所示，通过驱动晶体管T1的有源层图案和第二复位晶体管T4的有源层图案的连接实现了驱动晶体管T1的第二极与第二复位晶体管T4的第二极的连接，通过第一转接图案M1同时连接位于第一有源膜层103的第二复位晶体管T4的有源层图案和位于第二栅金属层107的电容器Cst的第二极板图案Cst2，然后将第一转接图案M1与发光器件OLED的阳极连接，就可以实现驱动晶体管T1的第二极、第二复位晶体管T4的第二极、电容器Cst的第二极板Cst2以及发光器件OLED的阳极的连接。

因此，本公开的实施例通过第一转接图案M1通过第三类过孔H3同时连接第二复位晶体管T4的有源层图案和电容器Cst的第二极板图案Cst2的设置，不仅可以减少过孔的设置，而且电容器Cst的电容面积可以更大，使得电容器Cst具有更大的电容。

以下介绍第二复位晶体管T4的有源层图案与发光器件OLED的阳极的连接设置方式。

如图4、图18和图25所示，显示面板100包括阳极层401，阳极层401包括多个阳极图案4011，阳极图案4011即为发光器件OLED的阳极。第一源漏金属层109和阳极层401之间依次设置有第一平坦层110、第二缓冲层111、第三栅金属层112、第三栅绝缘层113、第二有源膜层114、第四栅绝缘层115、第四栅金属层116、第二层间介质层117、第二源漏金属层118、第二平坦层119、第三源漏金属层120和第三平坦层30。因此，位于第一源漏金属层109的第一转接图案M1与位于阳极层401的阳极图案4011的连接，需要在第一源漏金属层109和阳极层401之间设置过孔和连接图案，具体见下述内容。

在一些实施例中，如图4、图18、图24、图25和图27所示，第二有源膜层114还包括第二转接图案M2，阵列基板10包括：设置于第二有源膜层114远离衬底基板101一侧的第二源漏金属层118，第二源漏金属层118包括第三转接图案M3。阵列基板10还包括：设置于第二源漏金属层118远离衬底基板101一侧的第三源漏金属层120，第三源漏金属层120包括第四转接图案M4。第一转接图案M1、第二转接图案M2、第三转接图案M3和第四转接图案M4通过过孔依次连接。

需要说明的是，如图18和图25所示，第四转接图案M4用于与阳极图案4011连接，因此，第一转接图案M1、第二转接图案M2、第三转接图案M3和第四转接图案M4依次连接可以实现第二复位晶体管T4的有源层图案与发光器件OLED的阳极的连接。

示例性的，参照图4和图18，第一源漏金属层109和第二有源膜层114之间依次设置有第一平坦层110、第二缓冲层111、第三栅金属层112和第三栅绝缘层113，位于第一源漏金属层109的第一转接图案M1与位于第二有源膜层114的第二转接图案M2连接，过孔需要贯穿第一平坦层110、第二缓冲层111和第三栅绝缘层113。

因此，如图18和图20所示，阵列基板10还包括第五类过孔H5，第五类过孔H51贯穿第一平坦层110、第二缓冲层111和第三栅绝缘层113，第五类过孔H5包括：一号第五类过孔H51和二号第五类过孔H52。第一转接图案M1和第二转接图案M2通过一号第五类过孔H51连接。

示例性的，参照图4和图18，第二有源膜层114和第二源漏金属层118之间依次设置有第四栅绝缘层115、第四栅金属层116和第二层间介质层117，位于第二有源膜层114的第二转接图案M2和位于第二源漏金属层118的第三转接图案M3连接，过孔需要贯穿第四栅绝缘层115和第二层间介质层117。

因此，如图18和图23所示，阵列基板10还包括第六类过孔H6，第六类过孔H6贯穿第四栅绝缘层115和第二层间介质层117。第六类过孔H6包括：一号第六类过孔H61、二号第六类过孔H62和三号第六类过孔H63。第二转接图案M2和第三转接图案M3通过一号第六类过孔H61连接。

示例性的，参照图4和图25，第二源漏金属层118和第三源漏金属层120之间设置有第二平坦层119，位于第二源漏金属层118的第三转接图案M3和位于第三源漏金属层120的第四转接图案M4连接，过孔需要贯穿第二平坦层119。

因此，如图25和图26所示，阵列基板10还包括第七类过孔H7，第七类过孔H7贯穿第二平坦层119。第七类过孔H7包括：一号第七类过孔H71、二号第七类过孔H72和三号第七类过孔H73。第三转接图案M3和第四转接图案M4通过一号第七类过孔H71连接。

示例性的，如图4和图25所示，第三源漏金属层120和阳极层401之间设置有第三平坦层30，位于第三源漏金属层120的第四转接图案M4与位于阳极层401的阳极图案4011连接，过孔需要贯穿第三平坦层30。

因此，如图4、图25和图28所示，阵列基板10还包括第八类过孔H8，第八类过孔H8贯穿第三平坦层30。第四转接图案M4和阳极图案4011通过第八类过孔H8连接。

通过一号第五类过孔H51、一号第六类过孔H61、一号第七类过孔H71和第八类过孔H8的设置，实现第一转接图案M1、第二转接图案M2、第三转接图案M3、第四转接图案M4和阳极图案4011的连接，从而实现驱动晶体管T1的第二极、第二复位晶体管T4的第二极、电容器Cst的第二极板Cst2和发光器件OLED的阳极的连接。

在一些实施例中，如图4、图24、图25和图27所示，阵列基板10包括设置于第二有源膜层114远离衬底基板101一侧的第二源漏金属层118，第二源漏金属层118包括沿行方向X延伸的多条第二电压信号线第一支线Vre1。阵列基板10还包括设置于第二源漏金属层118远离衬底基板101一侧的第三源漏金属层120，第三源漏金属层120包括沿列方向Y延伸的多条第二电压信号线第二支线Vre2，多条第二电压信号线第一支线Vre1中的每条第二电压信号线第一支线Vre1与多条第二电压信号线第二支线Vre2通过过孔连接。

示例性的，参照图4、图25和图26所示，第二源漏金属层118和第三源漏金属层120之间设置有第二平坦层119。阵列基板10还包括第七类过孔H7，第七类过孔H7贯穿第二平坦层119。第七类过孔H7包括：一号第七类过孔H71、二号第七类过孔H72和三号第七类过孔H73。第二电压信号线第一支线Vre1与第二电压信号线第二支线Vre2通过三号第七类过孔H73连接。

可以理解的是，第二电压信号线第一支线Vre1与第二电压信号线第二支线Vre2连接形成第二电压信号线Vre。

通过设置三号第七类过孔H73可以实现每条第二电压信号线第一支线Vre1与多条第二电压信号线第二支线Vre2连接，这样用于传输第二电压信号的第二电压信号线Vre形成了网格状结构，便于信号的传输，提高信号的传输效率，且降低传输压降，提高不同子像素区域A1的第二电压信号的均匀性，有利于各像素驱动电路200复位和阈值补偿的均一性，提高画面显示效果。

在一些实施例中，如图25所示，与一条第二电压信号线第一支线Vre1相邻的两行子像素区域A1的像素驱动电路200共用该第二电压信号线第一支线Vre1。与一条第二电压信号线第二支线Vre2相邻的两列子像素区域A1的像素驱动电路200共用该第二电压信号线第二支线Vre2。

示例性的，如图25所示，第一子像素区域A11和第二子像素区域A12所在行的像素驱动电路200与其上侧的子像素区域A1所在行的像素驱动电路200共用一条第二电压信号线第一支线Vre1。第三子像素区域A13和第四子像素区域A14所在行的像素驱动电路200与其下侧的子像素区域A1所在行的像素驱动电路200共用一条第二电压信号线第一支线Vre1。以实现相邻行像素驱动电路200的第二电压信号线第一支线Vre1的共用，可以节省第二电压信号线第一支线Vre1的布线数量，使得子像素区域A1设置更紧凑，这样在一定程度上大大节省了阵列基板10的空间。

第一子像素区域A11和第三子像素区域A13所在列的像素驱动电路200，与其左侧的子像素区域A1所在列的像素驱动电路200共用一条第二电压信号线第二支线Vre2，第二子像素区域A12和第四子像素区域A14所在列的像素驱动电路200，与其右侧的子像素区域A1所在列的像素驱动电路200共用一条第二电压信号线第二支线Vre2。以实现相邻列像素驱动电路200的第二电压信号线第二支线Vre2的共用，可以节省第二电压信号线第二支线Vre2的布线数量，使得子像素区域A1设置更紧凑，这样在一定程度上大大节省了阵列基板10的空间。

在一些实施例中，如图18和图25所示，在子像素区域A1中，第二类晶体管包括：第一复位晶体管T3，第一复位晶体管T3的有源层图案与第二电压信号线第一支线Vre1连接。

第二类晶体管的有源层位于第二有源膜层114，那么，第二有源膜层114包括第一复位晶体管T3的有源层图案。参照图4，第二有源膜层114和第二源漏金属层118之间包括依次设置的第四栅绝缘层115、第四栅金属层116和第二层间介质层117。位于第二有源膜层114的第一复位晶体管T3的有源层图案与位于第二源漏金属层118的第二电压信号线第一支线Vre1连接，过孔需要贯穿第四栅绝缘层115和第二层间介质层117。

因此，如图18和图23所示，阵列基板10还包括第六类过孔H6，第六类过孔H6贯穿第四栅绝缘层115和第二层间介质层117。第六类过孔H6包括：一号第六类过孔H61、二号第六类过孔H62和三号第六类过孔H63。位于第二有源膜层114的第一复位晶体管T3的有源层图案与位于第二源漏金属层118的第二电压信号线第一支线Vre1通过三号第六类过孔H63连接。

在一些实施例中，如图18和图21所示，第二类晶体管还包括：写入晶体管T2，写入晶体管T2的有源层图案与第一复位晶体管T3的有源层图案连接。

由图5可知，写入晶体管T2的第一极与数据信号线Dt电连接，写入晶体管T2的第二极与第一节点N1电连接，第一复位晶体管T3的第一极与第二电压信号线Vre电连接，第一复位晶体管T3的第二极与第一节点N1电连接。通过将写入晶体管T2的有源层图案和第一复位晶体管T3的有源层图案设置于第二有源膜层114，且写入晶体管T2的有源层图案和第一复位晶体管T3的有源层图案的连接，直接实现写入晶体管T2的第二极与第一复位晶体管T3的第二极的连接，这样设置可以减少连接过孔的设置，进一步提升PPI。

在一些实施例中，如图4、图8、图12和图14所示，像素驱动电路200还包括电容器Cst。阵列基板10还包括：第一栅金属层105和第二栅金属层107，第一栅金属层105包括电容器Cst的第一极板图案Cst1，第二栅金属层107包括电容器Cst的第二极板图案Cst2。

在一些示例中，如图4、图8、图16和图18所示，阵列基板10还包括：第一源漏金属层109，第一源漏金属层109包括第五转接图案M5，第五转接图案M5通过过孔与第一极板图案Cst1连接，且第五转接图案M5通过过孔与写入晶体管T2的有源层图案连接，以使第一极板图案Cst1与写入晶体管T2的有源层图案连接。

参照图4、图8和图12，第一栅金属层105和第一源漏金属层109之间依次设置有第二栅绝缘层106、第二栅金属层107和第一层间介质层108。位于第一栅金属层105的第一极板图案Cst1与位于第一源漏金属层109的第五转接图案M5连接，过孔需要贯穿第二栅绝缘层106和第一层间介质层108。

因此，如图8和图15所示，阵列基板10包括第四类过孔H4，第四类过孔H4贯穿第二栅绝缘层106和第一层间介质层108。位于第一栅金属层105的第一极板图案Cst1与位于第一源漏金属层109的第五转接图案M5通过第四类过孔H4连接。

参照图4、图16和图18，写入晶体管T2的有源层图案位于第二有源膜层114，第一源漏金属层109和第二有源膜层114之间依次设置有第一平坦层110、第二缓冲层111、第三栅金属层112和第三栅绝缘层113。位于第一源漏金属层109的第五转接图案M5与位于第二有源膜层114的写入晶体管T2的有源层图案连接，过孔需要贯穿第一平坦层110、第二缓冲层111和第三栅绝缘层113。

因此，如图18和图20所示，阵列基板10还包括第五类过孔H5，第五类过孔H51贯穿第一平坦层110、第二缓冲层111和第三栅绝缘层113，第五类过孔H5包括：一号第五类过孔H51和二号第五类过孔H52，位于第一源漏金属层109的第五转接图案M5与位于第二有源膜层114的写入晶体管T2的有源层图案通过二号第五类过孔H52连接。

通过第四类过孔H4和二号第五类过孔H52的设置，以实现电容器Cst的第一极板图案Cst1与写入晶体管T2的有源层图案的连接。

并且，参照图8和图12，电容器Cst的第一极板图案Cst1经过驱动晶体管T1的有源层图案，电容器Cst的第一极板图案Cst1同时作为驱动晶体管T1的栅极。因此，通过电容器Cst第一极板图案Cst1与写入晶体管T2的有源层图案连接以实现驱动晶体管T1的栅极与写入晶体管T2的有源层图案的连接。

在一些实施例中，如图8、图18、图25和图27所示，第二有源膜层114还包括第二转接图案M2，第三源漏金属层120包括：数据信号线Dt和第四转接图案M4，数据信号线Dt与写入晶体管T2的有源层图案通过第一节点图案R1连接，第四转接图案M4与第二转接图案M2通过第二节点图案R2连接。

以下介绍连接数据信号线Dt与写入晶体管T2的有源层图案的第一节点图案R1。

参照图4、图18和图25，写入晶体管T2的有源层图案位于第二有源膜层114，数据信号线Dt位于第三源漏金属层120，第二有源膜层114和第三源漏金属层120之间依次设置有第四栅绝缘层115、第四栅金属层116、第二层间介质层117、第二源漏金属层118和第二平坦层119。

如图18、图23和图24所示，阵列基板10还包括第六类过孔H6，第六类过孔H6贯穿第四栅绝缘层115和第二层间介质层117。第六类过孔H6包括：一号第六类过孔H61、二号第六类过孔H62和三号第六类过孔H63。第二源漏金属层118包括第六转接图案M6，写入晶体管T2的有源层图案与第六转接图案M6通过二号第六类过孔H62连接。

如图25和图26所示，阵列基板10还包括第七类过孔H7，第七类过孔H7贯穿第二平坦层119。第七类过孔H7包括：一号第七类过孔H71、二号第七类过孔H72和三号第七类过孔H73。第六转接图案M6与数据信号线Dt通过二号第七类过孔H72连接。

因此，位于第二有源膜层114的写入晶体管T2的有源层图案与位于第三源漏金属层120的数据信号线Dt通过二号第六类过孔H62、第六转接图案M6和二号第七类过孔H72连接，也就是说，通过相连接的二号第六类过孔H62和二号第七类过孔H72形成的连接图案为第一节点图案R1。

以下介绍连接第四转接图案M4与第二转接图案M2的第二节点图案R2。

需要说明的是，如图25和图28所示，第四转接图案M4用于与阳极图案4011连接。具体的，阵列基板10还包括第八类过孔H8，第八类过孔H8贯穿第三平坦层30，第四转接图案M4和阳极图案4011通过第八类过孔H8连接。

由上述关于第四转接图案M4与第二复位晶体管T4的有源层图案的连接的内容介绍可知，第四转接图案M4与第二转接图案M2的连接是为了实现第二复位晶体管T4的有源层图案与阳极图案4011的连接。关于第四转接图案M4与第二复位晶体管T4的有源层图案连接方式的设置可以参照上述内容，此处不再赘述。

因此，由上述关于第四转接图案M4与第二复位晶体管T4的有源层图案的连接的内容介绍可知，如图4、图18、图24、图25和图27所示，第二转接图案M2位于第二有源膜层114，第三转接图案M3位于第二源漏金属层118，第二转接图案M2和第三转接图案M3通过一号第六类过孔H61连接；第四转接图案M4位于第三源漏金属层120，第三转接图案M3和第四转接图案M4通过一号第七类过孔H71连接。

也就是说，相连接的一号第六类过孔H61和一号第七类过孔H71形成的连接图案为第二节点图案R2。

其中，如图18所示，沿行方向X，第一节点图案R1和第二节点图案R2的之间的尺寸d1与子像素区域A1膜层图案的尺寸d2的比值大于或等于30％。

沿行方向X，第一节点图案R1和第二节点图案R2的之间的尺寸d1可以为第一节点图案R1和第二节点图案R2之间距离的最小值，也可以为第一节点图案R1和第二节点图案R2沿第三方向Z的中心之间的距离，其中，第三方向Z为垂直多个像素驱动电路200多行多列排布所在平面的方向。

示例性的，如图18所示，沿行方向X，第一节点图案R1和第二节点图案R2的之间的尺寸d1表示为第一节点图案R1和第二节点图案R2沿第三方向Z的中心之间的距离。

示例性的，沿行方向X，第一节点图案R1和第二节点图案R2的之间的尺寸d1与子像素区域A1膜层图案的尺寸d2的比值为30％、40％、50％、60％、70％、80％、或90％等，此处并不设限。

通过沿行方向X，第一节点图案R1和第二节点图案R2的之间的尺寸d1与子像素区域A1膜层图案的尺寸d2的比值大于或等于30％的设置，可以保证第一节点图案R1和第二节点图案R2尽量远离，也就是说，写入晶体管T2的有源层图案数据信号的写入节点与发光器件OLED的阳极电压信号的写入节点尽量远离，可以减少寄生电容，避免信号的串扰。

需要说明的是，寄生的含义是本来没有在此处设计电容，但由于布线之间总是有互容，互容可以认为是寄生在布线之间，所以叫寄生电容，又称杂散电容。

在一些实施例中，如图4、图18、图19和图22所示，阵列基板10还包括：设置于第一有源膜层103和第二有源膜层114之间的第三栅金属层112，具体的，第三栅金属层112设置于第一源漏金属层109和第二有源膜层114之间。阵列基板10还包括：设置于第二有源膜层114和第二源漏金属层118之间的第四栅金属层116。其中，第三栅金属层112包括第一扫描信号线第一支线G11和第二扫描信号线第一支线G21，第四栅金属层116包括第一扫描信号线第二支线G12和第二扫描信号线第二支线G22，第一扫描信号线第一支线G11和第一扫描信号线第二支线G12经过第一复位晶体管T3的有源层图案，第二扫描信号线第一支线G21和第二扫描信号线第二支线G22经过写入晶体管T2的有源层图案。第一扫描信号线第一支线G11和第一扫描信号线第二支线G12电连接，第二扫描信号线第一支线G21和第二扫描信号线第二支线G22电连接。

第一扫描信号线第一支线G11和第一扫描信号线第二支线G12经过第一复位晶体管T3的有源层图案的部分作为第一复位晶体管T3的栅极，第一扫描信号线第一支线G11和第一扫描信号线第二支线G12电连接形成为第一扫描信号线G1，第一扫描信号线G1用于向第一复位晶体管T3的栅极传输第一扫描信号g1。第二扫描信号线第一支线G21和第二扫描信号线第二支线G22经过写入晶体管T2的有源层图案的部分作为写入晶体管T2的栅极，第二扫描信号线第一支线G21和第二扫描信号线第二支线G22电连接形成为第二扫描信号线G2，第二扫描信号线G2用于向写入晶体管T2的栅极传输第二扫描信号g2。

通过设置两条支线，同时向第一复位晶体管T3的有源层图案上下两侧均施加第一扫描信号g1，同时向写入晶体管T2的有源层图案上下两侧均施加第二扫描信号g2，能够加强晶体管接收的扫描信号的强度，增强第一复位晶体管T3和写入晶体管T2的有源层图案的沟道区的导通程度，使得对第一复位晶体管T3和写入晶体管T2的导通和截止的控制更佳。

如图4所示，本公开的实施例还提供了一种显示面板100，该显示面板100包括以上任一实施例所提供的阵列基板10。因此本公开实施例所提供的显示面板100具有以上任一实施例所提供的阵列基板10的全部有益效果，在此不再赘述。

在一些实施例中，参照图4、图25和图29，显示面板100还包括设置于阵列基板10的第三源漏金属层120远离衬底基板101一侧的阳极层401，阳极层401包括多个阳极图案4011。显示面板100还包括设置于阳极层401远离衬底基板101一侧的像素界定层402、发光层403和阴极层。其中，多个阳极图案4011中的一个阳极图案4011与第三源漏金属层120的一个第四转接图案M4通过过孔连接。

如图4、图25和图28所示，阳极图案4011和第四转接图案M4通过贯穿第三平坦层30的第八类过孔H8连接。以实现驱动晶体管T1的第二极、第二复位晶体管T4的第二极、电容器Cst的第二极板Cst2和发光器件OLED的阳极的连接，具体参照上述内容介绍，此处不再赘述。

在一些实施例中，如图4、图25和图30所示，发光层403包括多个发光部4031，每个发光部4031与一个阳极图案4011交叠。像素界定层402中形成有多个像素开口，每个像素开口暴露一个阳极图案4011的一部分，发光层403中的发光部4031一一对应设置于像素开口内。

阴极层位于像素界定层402和发光层403的远离阵列基板10的一侧。

显示面板100还包括封装层，封装层位于阴极层远离阵列基板10的一侧，示例性地，封装层包括第一无机封装层、有机封装层和第二无机封装层，封装层用于对发光器件进行封装，起到保护发光器件OLED的作用，避免外界的水氧造成的腐蚀。

如图1所示，本公开的一些实施例提供一种显示装置1000，显示装置1000包括：如上任一实施例所述的显示面板100，显示装置1000还包括：驱动芯片，驱动芯片用于驱动显示面板100进行显示。

该显示装置例如可以是手机、平板电脑、个人数字助理(Personal DigitalAssistant，简称PDA)、车载电脑、可穿戴显示设备等。本公开实施例对上述显示装置的具体形式不做特殊限制。该显示装置1000包括以上任一实施例所提供的显示面板100。因此本公开实施例所提供的显示装置1000具有以上任一实施例所提供的显示面板100的全部有益效果，在此不进行赘述。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种阵列基板，其特征在于，包括：多个子像素区域，每个子像素区域中设置有一个像素驱动电路，多个像素驱动电路呈多行多列排布，所述多个像素驱动电路中的每个像素驱动电路包括多个第一类晶体管和多个第二类晶体管；

所述阵列基板包括：

衬底基板；

设置于所述衬底基板一侧的第一有源膜层；所述第一有源膜层包括所述多个第一类晶体管的有源层图案；

设置于所述第一有源膜层远离所述衬底基板一侧的第二有源膜层，所述第二有源膜层包括所述多个第二类晶体管的有源层图案；

且，相邻行子像素区域的膜层图案镜像设置，相邻列子像素区域的膜层图案镜像设置；

所述阵列基板还包括：

多条直流信号线，与所述多条直流信号线中的一条直流信号线相邻的两列所述子像素区域的像素驱动电路共用该直流信号线；与所述多条直流信号线中的一条直流信号线相邻的两行所述子像素区域的像素驱动电路共用该直流信号线。

2.根据权利要求1所述的阵列基板，其特征在于，还包括：

设置于所述衬底基板和所述第一有源膜层之间的遮挡层，所述遮挡层包括沿所述列方向延伸的多条第一电压信号线第一支线和多条初始化信号线第一支线；

设置于所述第一有源膜层和所述第二有源膜层之间的第二栅金属层，所述第二栅金属层包括沿所述行方向延伸的多条第一电压信号线第二支线和多条初始化信号线第二支线；

所述多条第一电压信号线第二支线中的每条第一电压信号线第二支线与所述多条第一电压信号线第一支线通过过孔连接；所述多条初始化信号线第二支线中的每条初始化信号线第二支线与所述多条初始化信号线第一支线通过过孔连接。

3.根据权利要求2所述的阵列基板，其特征在于，

与一条所述第一电压信号线第一支线相邻的两列所述子像素区域的像素驱动电路共用该第一电压信号线第一支线；

与一条所述第一电压信号线第二支线相邻的两行所述子像素区域的像素驱动电路共用该第一电压信号线第二支线。

4.根据权利要求2所述的阵列基板，其特征在于，

与一条所述初始化信号线第一支线相邻的两列所述子像素区域的像素驱动电路共用该初始化信号线第一支线；

与一条所述初始化信号线第二支线相邻的两行所述子像素区域的像素驱动电路共用该初始化信号线第二支线。

5.根据权利要求2～4任一项所述的阵列基板，其特征在于，在所述子像素区域中，所述第一类晶体管包括：发光控制晶体管和第二复位晶体管；

所述发光控制晶体管的有源层图案与所述第一电压信号线第二支线连接；所述第二复位晶体管的有源层图案与所述初始化信号线第二支线连接。

6.根据权利要求5所述的阵列基板，其特征在于，所述第一类晶体管还包括：驱动晶体管，所述发光控制晶体管的有源层图案、所述驱动晶体管的有源层图案和所述第二复位晶体管的有源层图案依次连接；

所述像素驱动电路还包括电容器；所述第二栅金属层还包括所述电容器的第二极板图案；

所述阵列基板还包括：

设置于所述第一有源膜层和所述第二栅金属层之间的第一栅金属层，所述第一栅金属层包括：所述电容器的第一极板图案；

设置于所述第二栅金属层和所述第二有源膜层之间的第一源漏金属层，所述第一源漏金属层包括第一转接图案，所述第一转接图案通过过孔与所述第二复位晶体管的有源层图案连接，且同时与所述电容器的第二极板图案连接。

7.根据权利要求6所述的阵列基板，其特征在于，还包括：

设置于所述第二有源膜层远离所述衬底基板一侧的第二源漏金属层，所述第二源漏金属层包括第三转接图案；

设置于所述第二源漏金属层远离所述衬底基板一侧的第三源漏金属层，所述第三源漏金属层包括第四转接图案；

所述第二有源膜层还包括第二转接图案；

所述第一转接图案、所述第二转接图案、所述第三转接图案和所述第四转接图案通过过孔依次连接。

8.根据权利要求6或7所述的阵列基板，其特征在于，所述第一栅金属层还包括：发光控制信号线和复位信号线；

所述发光控制信号线经过所述发光控制晶体管的有源层图案，所述复位信号线经过所述第二复位晶体管的有源层图案。

9.根据权利要求6所述的阵列基板，其特征在于，

所述遮挡层还包括：第一遮光图案；所述第一遮光图案与所述第一电压信号线第一支线连接，所述驱动晶体管在所述衬底基板的正投影位于所述第一遮光图案在所述衬底基板的正投影内；和/或，

所述遮挡层还包括：第二遮光图案，所述第二遮光图案与所述第一电压信号线第一支线连接，所述第二复位晶体管在所述衬底基板的正投影位于所述第二遮光图案在所述衬底基板的正投影内。

10.根据权利要求1所述的阵列基板，其特征在于，还包括：

设置于所述第二有源膜层远离所述衬底基板一侧的第二源漏金属层，所述第二源漏金属层包括沿所述行方向延伸的多条第二电压信号线第一支线；

设置于所述第二源漏金属层远离所述衬底基板一侧的第三源漏金属层，所述第三源漏金属层包括沿所述列方向延伸的多条第二电压信号线第二支线；

所述多条第二电压信号线第一支线中的每条第二电压信号线第一支线与所述多条第二电压信号线第二支线通过过孔连接。

11.根据权利要求10所述的阵列基板，其特征在于，

与一条所述第二电压信号线第一支线相邻的两行所述子像素区域的像素驱动电路共用该第二电压信号线第一支线；

与一条所述第二电压信号线第二支线相邻的两列所述子像素区域的像素驱动电路共用该第二电压信号线第二支线。

12.根据权利要求10或11所述的阵列基板，其特征在于，在所述子像素区域中，所述第二类晶体管包括：第一复位晶体管；所述第一复位晶体管的有源层图案与所述第二电压信号线第一支线连接。

13.根据权利要求12所述的阵列基板，其特征在于，所述第二类晶体管还包括：写入晶体管；所述写入晶体管的有源层图案与所述第一复位晶体管的有源层图案连接。

14.根据权利要求13所述的阵列基板，其特征在于，所述像素驱动电路还包括电容器；

所述阵列基板还包括：

设置于所述第一有源膜层和所述第二有源膜层之间的第一栅金属层，所述第一栅金属层包括：所述电容器的第一极板图案；

设置于所述第一栅金属层和所述第二有源膜层之间的第一源漏金属层，所述第一源漏金属层包括第五转接图案；

所述第五转接图案通过过孔与所述第一极板图案连接，且所述第五转接图案通过过孔与所述写入晶体管的有源层图案连接，以使所述第一极板图案与所述写入晶体管的有源层图案连接。

15.根据权利要求13或14所述的阵列基板，其特征在于，所述第二有源膜层还包括第二转接图案；

所述第三源漏金属层包括：数据信号线和第四转接图案，所述数据信号线与所述写入晶体管的有源层图案通过第一节点图案连接，所述第四转接图案与所述第二转接图案通过第二节点图案连接；

其中，沿所述行方向，所述第一节点图案和所述第二节点图案的之间的尺寸与所述子像素区域膜层图案的尺寸的比值大于或等于30％。

16.根据权利要求13所述的阵列基板，其特征在于，还包括：

设置于所述第一有源膜层和所述第二有源膜层之间的第三栅金属层；

设置于所述第二有源膜层和所述第二源漏金属层之间的第四栅金属层；

其中，所述第三栅金属层包括第一扫描信号线第一支线和第二扫描信号线第一支线，所述第四栅金属层包括第一扫描信号线第二支线和第二扫描信号线第二支线，所述第一扫描信号线第一支线和所述第一扫描信号线第二支线经过所述第一复位晶体管的有源层图案，所述第二扫描信号线第一支线和所述第二扫描信号线第二支线经过所述写入晶体管的有源层图案；

所述第一扫描信号线第一支线和所述第一扫描信号线第二支线电连接；所述第二扫描信号线第一支线和所述第二扫描信号线第二支线电连接。

17.根据权利要求1所述的阵列基板，其特征在于，所述第一有源膜层为低温多晶硅层，所述第二有源膜层为氧化物层。

18.根据权利要求1所述的阵列基板，其特征在于，还包括：设置于所述第一有源膜层和所述第二有源膜层之间的第一平坦层；

所述第一平坦层的材料包括有机材料，所述第一平坦层的厚度范围为1.5μm～2μm；

或，

所述第一平坦层的材料包括无机材料，所述第一平坦层的厚度范围为1.2μm～1.5μm。

19.一种显示面板，其特征在于，包括：如权利要求1～18中任一项所述的阵列基板；

还包括：

设置于所述阵列基板的第三源漏金属层远离所述衬底基板一侧的阳极层，所述阳极层包括多个阳极图案；

设置于所述阳极层远离所述衬底基板一侧的像素界定层；

其中，所述多个阳极图案中的一个阳极图案与所述第三源漏金属层的一个第四转接图案通过过孔连接。

20.一种显示装置，其特征在于，包括：如权利要求19所述的显示面板；

驱动芯片，用于驱动所述显示面板进行显示。