CN117766513A - 设备、半导体装置及其重布层结构 - Google Patents
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Abstract
本申请案涉及设备、半导体装置及其重布层结构。根据本公开的一或多个实施例，提供一种设备，其包括金属层及所述金属层上的重布层。所述重布层包含绝缘层、通路及重布金属层。所述通路在所述绝缘层中且在平面图中具有矩形形状。所述重布金属层在所述通路的所述矩形形状的较短边上具有第一厚度且在所述通路的所述矩形形状的较长边上具有第二厚度。所述第二厚度大于所述第一厚度。
Description
技术领域
本申请案涉及半导体技术领域，且更特定来说，涉及设备、半导体装置及其重布层结构。
背景技术
半导体装置可包含半导体衬底上的多个金属层。半导体装置可在顶部金属层的布线之间的空间中具有气隙。气隙减小顶部金属层中横向方向上的布线之间的电容且降低半导体装置的功耗。
半导体装置可包含半导体衬底上的金属层上的重布层或重布层结构。重布层包含绝缘层及其中的通路且提高布线布局及电路阵列布局的效率。
发明内容
根据本申请案的一个方面，提供一种设备。所述设备包括金属层及所述金属层上的重布层。所述重布层包括：绝缘层；通路，其在所述绝缘层中，所述通路在平面图中具有矩形形状；及重布金属层，其在所述通路的所述矩形形状的较短边上具有第一厚度且在所述通路的所述矩形形状的较长边上具有第二厚度，所述第二厚度大于所述第一厚度。
根据本申请案的另一方面，提供一种半导体装置。所述半导体装置包括半导体衬底上的金属层及所述金属层上的重布层。所述重布层包括：绝缘层；及通路，其在所述绝缘层中，所述通路延伸穿过所述绝缘层且到达所述金属层。所述通路在平面图中具有矩形形状以在所述金属层之上提供在第一水平方向上较短且在第二水平方向上较长的通路开口。
根据本申请案的又一方面，提供一种重布层结构。所述重布层结构包括：绝缘层；通路，其在所述绝缘层中，所述通路在竖直方向上延伸穿过所述绝缘层；及重布金属层，其在所述通路的内侧壁及所述绝缘层的上表面上。所述通路在平面图中具有矩形形状以提供在第一水平方向上较短且在第二水平方向上较长的通路开口。所述重布金属层包含所述通路的所述内侧壁上的侧部分。所述重布金属层的所述侧部分在所述通路的所述矩形形状的较短边上具有第一厚度且在所述通路的所述矩形形状的较长边上具有第二厚度，所述第二厚度大于所述第一厚度。
附图说明
图1描绘根据本公开的实施例的半导体装置的至少部分的示意性配置的平面图。
图2A及2B描绘根据本公开的实施例的半导体装置的至少部分的示意性配置的横截面图。
图3A及3B描绘根据本公开的实施例的半导体装置的至少部分的示意性配置的横截面图。
图4描绘根据本公开的实施例的半导体装置的至少部分的示意性配置的横截面图。
图5描绘根据本公开的实施例的形成半导体装置1的至少部分的方法的实例的横截面图。
图6描绘根据本公开的实施例的半导体系统的示意性配置。
具体实施方式
下文将参考附图详细描述本公开的各种实例实施例。下文详细描述参考附图，附图通过说明来展示其中可实践本公开的实施例的特定方面。足够详细地描述这些实施例以使所属领域的技术人员能够实践本公开。可在不脱离本公开的范围的情况下利用其它实施例且进行结构、逻辑及电改变。本文中公开的各种实施例必然不相互排斥，因为一些公开实施例可与一或多个其它公开实施例组合以形成新实施例。
在描述中，共同或相关元件及大体相同元件用相同符号表示且可减少或省略其描述。在图式中，每一单元的尺寸及尺寸比不一定与实施例中的实际尺寸及尺寸比匹配。
图1描绘根据本公开的实施例的半导体装置1的至少部分的示意性配置的实例的平面图。图2A及2B及图3A及3B描绘根据本实施例的图1的半导体装置1的至少部分的示意性配置的实例的A-A及B-B横截面。图4描绘根据本实施例的半导体装置1的至少部分的示意性配置的实例的横截面图。半导体装置1是根据本实施例的设备的一个实例。
在实例中，半导体装置1可在半导体衬底13上具有多层布线结构14(见图4)。半导体装置1可包含彼此上下堆叠的多个金属层141。多个金属层141通过一或多个导电通路142电耦合。半导体装置1的多个金属层141及通路142以及其它层、元件及结构(未单独描绘)可通过任何已知技术形成于半导体衬底13上。
半导体装置1包含金属层11。金属层11可为多层布线结构14中的多个金属层141中的顶部金属层(见图4)。金属层11包含多个金属布线11A、11B及11C。在其中金属层11是顶部金属层的情况中，金属布线11A、11B及11C也可称为顶部金属布线。金属布线11A、11B及11C包含例如金属膜。金属布线11A、11B及11C可包含金属材料，例如铝(Al)或铜(Cu)。金属布线11A及11B在第一水平方向(其为图式中的X方向)上彼此紧邻布置。金属布线11A及11C在第二水平方向(其为图式中的Y方向)上彼此紧邻布置。X及Y方向在水平面中彼此垂直。金属布线11A、11B及11C中的每一者具有第三方向或竖直方向(其为图式中的Z方向)上的一厚度。Z方向在垂直面中垂直于X及Y方向。
半导体装置1包含相邻金属布线11A、11B及11C之间的一或多个气隙12。在实例中，气隙12A提供于水平(X)方向上的相邻金属布线11A与11B之间的空间中。气隙12B提供于水平(Y)方向上的相邻金属布线11A与11C之间的空间中。每一气隙12在竖直(Z)方向上延伸。在平面图中，气隙12A可在金属布线11A与11B之间具有Y方向上的伸长形状。在平面图中，气隙12B可在金属布线11A与11C之间具有X方向上的伸长形状。
在实例中，气隙12的至少顶部部分在竖直(Z)方向上高于相邻金属布线11A、11B及11C中的每一者的上表面(见图2A及2B)。相邻金属布线11A及11B及11C之间的空间110(其中提供气隙12A及12B)填充有绝缘材料。气隙12A及12B的提供减小金属层(或顶部金属层)11中金属布线11A、11B及11C之间在水平或横向方向上的电容且降低半导体装置1的功耗。
气隙12的高度取决于相邻金属布线11A、11B及11C之间的空间110在水平(X/Y)方向上的宽度或长度来变化，或反之亦然。例如，如果金属布线11A与11B之间或金属布线11B与11C之间的空间110的宽度增大，那么气隙12A或12B的高度可增大。同时，为了不使气隙12太高，可使金属布线11A与11B之间或金属布线11B与11C之间的空间110变窄。此外，为了不使空间110因太窄而无法避免金属布线11A、11B及/或11C之间的干扰，可适当调整空间110的宽度。气隙12的高度与空间110的宽度具有相关性以最大化降低装置功耗的效应。
半导体装置1包含金属层11上的重布层或重布层结构10。可提供重布层10来提高半导体装置1的阵列效率。在一个例子中，半导体装置1可包含主电路阵列及主电路阵列旁边或周围的一或多个外围电路，且在预定芯片区域内增大主电路阵列的大小或主电路的数目提高阵列效率。通过形成重布层10，可通过实现布线的进一步高效布局及电极垫的进一步灵活位置来提高此阵列效率。重布层10可在布线形成处理期间形成，例如后段制程(BEOL)。
在实例中，重布层(或重布层结构)10包含绝缘层101、通路102及重布金属层103。
绝缘层101提供于金属层11上。绝缘层101可为介电层。绝缘层101可包含绝缘材料，例如氧化物。在实例中，绝缘层101覆盖其中不存在通路102的金属层11，同时绝缘层101部分覆盖其中提供通路102的金属层11。绝缘层101可通过化学气相沉积(CVD)来沉积于金属层11上。
通路102提供于绝缘层101中。通路102在竖直(Z)方向上延伸或穿透通过绝缘层101且到达金属层11。在实例中，通路102提供于对应于金属层11的金属布线11A的位置处且到达金属布线11A的上表面。
在平面图中或当从上面观看时，根据本实施例的通路102具有矩形形状，如图1中所说明。在平面图中，矩形形状的通路102在金属布线11A之上提供在第一水平方向或X方向上较短且在第二水平方向或Y方向上较长的开放区域或通路开口102a。通路102在第一(X)方向上具有较短边且在第二(Y)方向上具有较长边。矩形形状的通路102可通过例如使用具有对应矩形形状的光掩模或光罩进行光刻及接着进行蚀刻及其它适当已知工艺来形成。
重布金属层103提供于包含通路102的绝缘层101上。重布金属层103至少提供于通路102的内侧壁及通路102周围的绝缘层101的上表面上。重布金属层103的部分还提供于通路102的底面上。
重布金属层103包含金属材料，例如Al。重布金属层103可进一步包含下势垒金属(例如钛Ti)及上势垒金属(例如氮化钛TiN)。重布金属层103可通过溅镀形成。溅镀也可称为物理气相沉积(PVD)。在溅镀期间，将重布金属层103的金属材料从成角度方向施加或沉积到绝缘层101的上表面及通路102的开口102a，如图2A及2B中所说明。由于成角度方向上的溅镀以及绝缘层101及通路102的溅镀目标表面之间的高度或竖直位置差，金属材料倾向于更多积聚于绝缘层101的上表面上且逐渐更少朝向通路102的开口102a的底部部分或下部分积聚。因此，在实例中，重布金属层103具有在水平(X/Y)方向上朝向开口102a的底部或下部分逐渐减小或换句话说，朝向开口102a的上部分逐渐增大的厚度。且重布金属层103在通路102的开口102a之上具有伸出部分(可简称伸出部)103a。溅镀以使得伸出部分103a不关闭开口102a的方式执行。通过开口102a，例如钝化层15及聚酰亚胺层16(见图3A及3B)的另外层形成于通路102中。
在溅镀期间，重布金属层103的侧部分103b形成于通路102的内侧壁上。此侧部分103b在第一(X)方向上在通路102的矩形形状的较短边上具有第一厚度(或第一横截面厚度)Th1且在第二(Y)方向上在通路102的矩形形状的较长边上具有第二厚度(或第二横截面厚度)Th2。根据本实施例，第二厚度Th2大于第一厚度Th1。即，Th2>Th1。
由于通路102的矩形形状及因此开口102a的矩形形状，从成角度方向进入到开口102a中的金属材料倾向于更少积聚于矩形形状的较短边中的通路102的内侧壁上(图2A)且更多积聚于矩形形状的较长边中的通路102的内侧壁上(图2B)。这实现Th2>Th1。
在实例中，通路102的较短边上的侧部分103b的最下部分具有X方向上的最小厚度Th1，且通路102的较长边上的重布金属层103的侧部分103b的最下部分具有Y方向上的最小厚度Th2。且Th2大于Th1。此厚度关系可存在于重布金属层103的侧部分103b的其它部分之间。在一个例子中，侧部分103b的最小厚度Th1及Th2可在侧部分103b的最下部分稍上方(但在相对下部分或部分内)的位置处找到，且Th2仍大于Th1。此外，在实例中，侧部分103b的上部分或部分在通路102的矩形形状的较短边上具有大于至少第一厚度Th1或大于第一厚度Th1及第二厚度Th2两者的第三厚度(或第三横截面厚度)。
Th2>Th1的关系可抑制或减轻通路102的接触电阻变化。因此，例如，当与平面图中具有与通路102的矩形形状的较短边长相同的边长的正方形通路比较时，可比正方形通路增大通路102的高度(或深度)H1，同时维持与正方形通路相同或大体上相同的接触电阻值及/或接触电阻变化。这导致其中提供通路102的绝缘层101的高度增大，且形成于重布层10下面的金属层11中的相邻金属布线11A与11B之间及相邻金属布线11A与11C之间的气隙12A及12B不暴露于绝缘层101的上表面上，使得在绝缘层101的化学机械抛光(CMP)处理期间浆料或抗蚀剂不进入气隙12A及12B。因此，金属布线11A与11B之间或相邻金属布线11A与11C之间的空间110的宽度无需进一步变窄，借此避免金属层11中的横向方向上的可能布线干扰，同时维持金属层11的布线布局的灵活性。
在实例中，通路102在竖直(Z)方向具有高度H1，在一个水平(X)方向上具有较短边长L1，且在另一水平(Y)方向上具有较长边长L2。这些长度在平面图中为矩形形状且在金属层11之上提供相同平面图矩形形状的开口102a。在通路102的矩形形状的较短边上估计的宽高比是通路102高度H1与通路102的较短边长L1之间的宽高比，即，H1/L1。此H1/L1可等于或大于1.0。另一宽高比在通路102的高度H1与通路102的较长边长L2之间，即，H1/L2。
通路102的大小及宽高比的一些实例案例如下(“um”指示微米或10-6米)：
案例1.H1＝2.0um，L1＝2.0um，L2＝4.0um，H1/L1＝2.0/2.0＝1.00，H1/L2＝2.0/4.0＝0.50；
案例2.H1＝3.0um，L1＝2.0um，L2＝6.0um，H1/L1＝3.0/2.0＝1.50，H1/L2＝3.0/6.0＝0.50；及
案例3.H1＝3.4um，L1＝3.0um，L2＝6.0um，H1/L1是3.4/3.0＝1.13，H1/L2是3.4/6.0＝0.57。
如实例案例中所展示，在根据本实施例的重布层结构10中，通路102具有等于或大于1.0的宽高比H1/L1。
此外，关于相邻金属布线11A与11B或11A与11C之间的空间110，可通过增大通路102的较长边长L2来增大空间110的宽度，同时宽高比H1/L2维持不变。例如，在案例1及案例2中，其中L2＝4.0um及6.0um，而H1/L2＝0.50，空间110的宽度可分别为1.4um及2.2um。即，案例2实现比案例1更宽的布线空间且同时实现比案例1更高的气隙。因此，案例2比案例1实现更多横向电容及装置功耗减少及更少布线干扰，同时还维持布线层灵活性。
在实例中，重布层10的重布金属层103在绝缘层101的上表面上具有高度H2。例如，此高度H2可为2.2um。在重布层10中，通路102及重布金属层103的相应大小不限于本文中描述的实例。
如图3A及3B及图4中所展示，半导体装置1进一步包含钝化层15作为重布层10的绝缘层101及重布金属层103的暴露表面上的表面保护层。钝化层15可包含钝化膜。钝化层15可包含例如氮化物(N)或氮化硅(SiN)。另外，在钝化层15上，提供聚酰亚胺层16，其中执行例如光刻工艺及蚀刻工艺(视情况为干或湿)的后续处理以提供电极垫结构。
图5描绘根据本公开的实施例的形成包含金属层11及重布层10的半导体装置1的至少部分的方法的实例的横截面图。此实例说明包含图2A及3A中所展示的金属布线11A及11B及气隙12A的结构(或其至少部分)的形成工艺。类似工艺应用于包含图2B及3B中所展示的金属布线11A及11C及气隙12B的结构(或其至少部分)的形成。
在形成金属层11及重布层10之前，在图4中所展示的多层布线结构14的半导体装置1的情况中，通过常规方法在半导体衬底13(见图4)上提供多个金属层141、通路142及其它层及结构。金属层11可为与多层布线结构14分离的层或可构成多层布线结构14的顶部金属层。在任一情况中，金属布线11A及11B(及金属布线11C，未单独描绘)通过常规方法及条件在金属层11中图案化，只是金属布线11A与11B(及11C)之间的空间110的宽度可根据本实施例如上文描述那样确定。
在通过例如光及蚀刻技术(其可视情况为任何常规光及蚀刻技术)将金属层11图案化之后，重布层10的绝缘层101通过例如CVD沉积于金属层11上且通过例如化学机械抛光(CMP)来抛光(S51)。存在其上提供金属层11的底层绝缘层111。底层绝缘层111包含绝缘材料，例如氧化物。绝缘层101包含与底层绝缘层111相同的绝缘材料，借此环绕整个或大体上整个金属层11。在绝缘层101的CVD期间，气隙12A也形成于金属布线11A与11B之间(且气隙12B在金属布线11A与11C之间，未单独描绘)。除气隙12的高度可根据本实施例如上文描述那样确定之外，在金属层11中形成气隙12可视情况在常规CVD条件下执行。如所描绘，例如，气隙12A的顶部部分在竖直(Z)方向上高于相邻金属布线11A及11B中的每一者的上表面。此外，气隙12A不暴露于重布层10的绝缘层101的上表面上。气隙12B也是如此。这防止浆料或抗蚀剂在稍后工艺中进入到气隙12中且实现气隙12的预期效应。
接下来，在绝缘层101的上表面上涂覆抗蚀剂层50且施加光刻及蚀刻(干或湿)以在绝缘层101中形成重布层10的通路102(S52及S53)。通路102的形成可视情况通过任何常规光及蚀刻技术及条件来完成，只是根据本实施例的通路102在平面图(见图1)中以矩形形状形成，通过使用例如具有对应平面图矩形图案的光掩模或光罩，使得抗蚀剂层50中的对应矩形区域51被曝光，接着进行显影、蚀刻及其它适当工艺。
随后，通过溅镀或PVD在通路102及绝缘层101的表面上形成重布层10的重布金属层103(S54)。在溅镀期间，金属材料(例如Al)积聚于绝缘层101的上表面上且同时进入到通路102的开口中且积聚于通路102的内侧壁及底部上。由于成角度方向上的溅镀及通路102的矩形形状，重布金属层103的厚度如上文参考前图描述那样变化。在此溅镀工艺期间，还可沉积下势垒金属(例如钛Ti)及上势垒金属(例如氮化钛TiN)以在重布金属层103中形成Ti/Al/TiN膜。
接着在重布金属层103的表面上涂覆另一抗蚀剂层52且通过常规光及蚀刻工艺移除重布金属层103的某些区域(在实例中，紧邻通路102的区域)以在重布金属层103中图案化重布布线(S55及S56)。
接着通过CVD(例如等离子体CVD)工艺及光及蚀刻工艺来形成钝化层15及聚酰亚胺层16以在重布层结构10之上提供垫结构53(S57、S58及S59)。
图6描绘根据本公开的实施例的半导体系统的示意性配置的实例。半导体系统600包含设备，其为本公开的实施例中的半导体存储器装置601。半导体存储器装置601可为半导体装置1的一个实例。半导体系统600还可包含封装衬底608上的中介层605上的中央处理单元(CPU)及存储器控制器604(其可为控制器芯片)。中介层605可包含可供应来自封装衬底608的电力供应电压的一或多个电力线610。中介层605可包含可使CPU及存储器控制器604与半导体存储器装置601互连的多个通道611。例如，半导体存储器装置601可为动态随机存取存储器(DRAM)。存储器控制器604可提供时钟信号、命令信号且可进一步传输及接收数据信号。多个通道611可在存储器控制器与半导体存储器装置601之间传输数据信号。半导体存储器装置601可包含多个芯片602，其包含彼此堆叠的接口(I/F)芯片603及多个存储器核心芯片606。存储器核心芯片606的数目可不限于4个，而是可视情况为更多或更少。存储器核心芯片606中的每一者可包含多个存储器单元及存取存储器单元的电路系统。例如，存储器单元可为动态随机存取存储器(DRAM)存储器单元。半导体存储器装置601可包含通过穿透I/F芯片603及存储器核心芯片606来耦合I/F芯片603及存储器核心芯片606的导电通路607。I/F芯片603可经由互连件609耦合到中介层605。例如，互连件609可为具有小于约100微米或小于100微米的凸块节距且暴露于I/F芯片603的外部上的微凸块。互连件609中的每一者的一部分可耦合到一或多个电力线610。互连件609中的每一者的另一部分可耦合到通道611中的一或多者。
DRAM仅为半导体存储器装置601或半导体装置1的一个实例，且其实施例及以上描述不希望受限于DRAM。除DRAM之外的存储器装置(例如静态随机存取存储器(SRAM)、快闪存储器、可擦除可编程只读存储器(EPROM)、磁阻式随机存取存储器(MRAM)及相变存储器)也可应用为半导体存储器装置601或半导体装置1。此外，除存储器之外的装置(包含例如微处理器及专用集成电路(ASIC)的逻辑IC)也可应用为根据本实施例的半导体装置。
尽管已详细描述本公开的各种实施例，但所属领域的技术人员应理解，本公开的实施例可超越具体描述实施例扩展到其它替代实施例及/或其用途及修改及等效物。另外，所属领域的技术人员将易于基于所描述实施例来明白本公开的范围内的其它修改。还考虑可对实施例的特定特征及方面进行各种组合或子组合且仍落入本公开的范围内。应理解，实施例的各种特征及方面可彼此组合或替代以便形成实施例的变化模式。因此，希望本公开的范围不应受上述特定实施例限制。
Claims (20)
1.一种设备，其包括：
金属层；及
重布层，其在所述金属层上，所述重布层包括：
绝缘层；
通路，其在所述绝缘层中，所述通路在平面图中具有矩形形状；及
重布金属层，其在所述通路的所述矩形形状的较短边上具有第一厚度且在所述通路的所述矩形形状的较长边上具有第二厚度，所述第二厚度大于所述第一厚度。
2.根据权利要求1所述的设备，其中
所述第一厚度及所述第二厚度分别在所述通路的下部分中的所述矩形形状的所述较短边及所述较长边上，且
所述重布金属层在所述通路的上部分中的所述矩形形状的所述较短边上进一步具有第三厚度，所述第三厚度大于所述第一厚度。
3.根据权利要求1所述的设备，其中所述通路的高度与所述通路的较短边长之间的宽高比等于或大于1.0。
4.根据权利要求1所述的设备，其中
所述金属层包含多个金属布线，
所述设备进一步包括所述多个金属布线中相邻金属布线之间的气隙，且
所述气隙的顶部部分高于所述相邻金属布线中的每一者的上表面。
5.根据权利要求4所述的设备，其中所述气隙不暴露于所述重布层的所述绝缘层的上表面上。
6.根据权利要求1所述的设备，其中所述金属层是多个金属层中的顶部金属层。
7.根据权利要求1所述的设备，其中所述设备是存储器装置。
8.一种半导体装置，其包括：
金属层，其在半导体衬底上；及
重布层，其在所述金属层上，所述重布层包括：
绝缘层；及
通路，其在所述绝缘层中，所述通路延伸穿过所述绝缘层且到达所述金属层，其中
所述通路在平面图中具有矩形形状以在所述金属层之上提供在第一水平方向上较短且在第二水平方向上较长的通路开口。
9.根据权利要求8所述的半导体装置，其中所述通路的高度与所述通路的较短边长之间的宽高比等于或大于1.0。
10.根据权利要求8所述的半导体装置，其中
所述重布层进一步包括至少在所述通路的内侧壁及所述绝缘层的上表面上的重布金属层，
所述通路的所述内侧壁上的所述重布金属层在所述通路的所述矩形形状的较短边上具有第一厚度且在所述通路的所述矩形形状的较长边上具有第二厚度，所述第二厚度大于所述第一厚度。
11.根据权利要求10所述的半导体装置，其中
所述第一厚度及所述第二厚度分别在所述通路的下部分中的所述矩形形状的所述较短边及所述较长边上，且
所述重布金属层在所述通路的上部分中的所述矩形形状的所述较短边上进一步具有第三厚度，所述第三厚度大于所述第一厚度。
12.根据权利要求10所述的半导体装置，其中所述重布金属层包含铝。
13.根据权利要求8所述的半导体装置，其中
所述金属层包含多个金属布线，且
所述半导体装置进一步包括所述多个金属布线中相邻金属布线之间的气隙。
14.根据权利要求13所述的半导体装置，其中所述气隙的顶部部分高于所述相邻金属布线中的每一者的上表面。
15.根据权利要求13所述的半导体装置，其中所述气隙不暴露于所述重布层的所述绝缘层的上表面上。
16.根据权利要求8所述的半导体装置，其中所述金属层是所述半导体衬底上的多个金属层中的顶部金属层。
17.一种重布层结构，其包括：
绝缘层；
通路，其在所述绝缘层中，所述通路在竖直方向上延伸穿过所述绝缘层；及
重布金属层，其在所述通路的内侧壁及所述绝缘层的上表面上，其中
所述通路在平面图中具有矩形形状以提供在第一水平方向上较短且在第二水平方向上较长的通路开口，
所述重布金属层包含所述通路的所述内侧壁上的侧部分，且
所述重布金属层的所述侧部分在所述通路的所述矩形形状的较短边上具有第一厚度且在所述通路的所述矩形形状的较长边上具有第二厚度，所述第二厚度大于所述第一厚度。
18.根据权利要求17所述的重布层结构，其中
所述第一厚度及所述第二厚度分别在所述通路的下部分中的所述矩形形状的所述较短边及所述较长边上，且
所述重布金属层的所述侧部分在所述通路的上部分中的所述矩形形状的所述较短边上进一步具有第三厚度，所述第三厚度大于所述第一厚度。
19.根据权利要求17所述的重布层结构，其中所述通路的高度与所述通路的较短边长之间的宽高比等于或大于1.0。
20.根据权利要求17所述的重布层结构，其中
所述绝缘层在金属层上，且
所述金属层在半导体衬底上。
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