TWI822171B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI822171B
TWI822171B TW111125628A TW111125628A TWI822171B TW I822171 B TWI822171 B TW I822171B TW 111125628 A TW111125628 A TW 111125628A TW 111125628 A TW111125628 A TW 111125628A TW I822171 B TWI822171 B TW I822171B
Authority
TW
Taiwan
Prior art keywords
conductive layer
slope
layer
semiconductor device
hole
Prior art date
Application number
TW111125628A
Other languages
English (en)
Other versions
TW202303852A (zh
Inventor
姜旼聲
文泂烈
秦浚禑
金甫賢
趙星東
趙原熙
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202303852A publication Critical patent/TW202303852A/zh
Application granted granted Critical
Publication of TWI822171B publication Critical patent/TWI822171B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13172—Vanadium [V] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13184—Tungsten [W] as principal constituent

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)

Abstract

本揭露提供一種半導體裝置及其製造方法。所述半導體裝置包含基底、導電層、絕緣層及再分佈導電層。導電層安置於基底上且在第一方向上延伸。絕緣層安置於導電層上且經由通孔暴露導電層的至少一部分。通孔包含相對於導電層的頂面以第一斜率延伸的第一面以及相對於導電層的頂面以小於第一斜率的第二斜率延伸的第二面。再分佈導電層包含安置於通孔中的第一接墊區域以及至少部分地沿著第一面及第二面延伸的線區域。第一面直接接觸導電層。第二面在垂直於基底頂面的第二方向上定位於比第一面更高的水平處。

Description

半導體裝置及其製造方法
本揭露內容是關於一種半導體裝置及用於製造半導體裝置的方法。 相關申請案的交叉引用
本申請案主張2021年7月14日在韓國智慧財產局申請的韓國專利申請案第10-2021-0091904號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
在電子行業中對電子組件的高功能性、高速以及小型化的需求逐漸增加。因此，半導體裝置被製造成具有愈來愈高的集成度。然而，由於半導體裝置中的線變窄，再分佈層不易於形成於線上。
由於半導體裝置的高集成度，再分佈導電層的通孔及通孔下方的金屬線中的每一者的寬度減小。當通孔的寬度減小時，通孔的階梯覆蓋的劣化可能導致電阻的增加及故障的發生。此外，再分佈層在通孔入口處的突出現象可能發生，由此導致半導體裝置的劣化。
本揭露內容的實施例的技術目的為一種半導體裝置，其包含具有增加的階梯覆蓋效能且因此具有較低電阻值的再分佈導電層。
本揭露內容的實施例的技術目的為一種半導體裝置，其包含具有增加的階梯覆蓋效能且因此由於具有多個斜率的通孔結構而具有較低電阻值的再分佈導電層。
本揭露內容的實施例的技術目的為一種使用包含寄生圖案的罩幕圖案且在不添加單獨製程的情況下製造具有增加的階梯覆蓋效能的半導體裝置的方法。
根據本揭露內容的實施例，一種半導體裝置包含基底。導電層安置於基底上且在第一方向上延伸。絕緣層安置於導電層上，且通過界定於其中的通孔暴露導電層的至少一部分。通孔包含相對於導電層的頂面以第一斜率延伸的第一面。第二面相對於導電層的頂面以第二斜率延伸。第二斜率小於第一斜率。再分佈導電層包含安置於通孔中的第一接墊區域。線區域至少部分地沿著第一面及第二面延伸。第一面直接接觸導電層，且第二面在垂直於基底頂面的第二方向上定位於比第一面的水平更高的水平處。
根據本揭露內容的實施例，一種半導體裝置包含基底。導電層安置於基底上且在第一方向上延伸。絕緣層安置於導電層上，且通過界定於其中的通孔暴露導電層的至少一部分。通孔包含相對於導電層的頂面以第一斜率延伸的第一面。第二面相對於導電層的頂面以第二斜率延伸。第二斜率小於第一斜率。再分佈導電層包含安置於通孔中的第一接墊區域。線區域至少部分地沿著第一面及第二面延伸。線區域以小於垂直於基底頂面的第二方向的斜率的斜率延伸。
根據本揭露內容的實施例，一種用於製造半導體裝置的方法包含提供基底。導電層形成於基底上。絕緣層形成於導電層上。光阻層形成於絕緣層上。使用包含圖案群組的罩幕將光阻層暴露於光，且顯影經曝光的光阻層以形成光阻孔圖案。使用光阻孔圖案作為蝕刻罩幕來蝕刻絕緣層以形成界定於絕緣層中的通孔。通孔暴露導電層的至少一部分。形成再分佈導電層，所述再分佈導電層包含安置於通孔中的第一接墊區域及至少部分地沿著通孔的側壁延伸的線區域。圖案群組包含具有與通孔的平面形狀相同的平面形狀的主要圖案。將多個寄生圖案依序及向外配置以包圍主要圖案。多個寄生圖案中的每一者在平面視圖中具有閉合的環形形狀。
根據本揭露內容的目的不限於上文所提及的目的。根據本揭露內容的未提及的其他目的及優勢可基於以下描述理解，且可基於根據本揭露內容的實施例更加清楚地理解。此外，將容易理解的是，根據本揭露內容的目的及優勢可使用申請專利範圍中所繪示的構件及其組合來實現。
為說明的簡單及清楚起見，圖式中的元件未必按比例繪製。不同圖式中的相同附圖標號表示相同或類似元件，且因而執行類似功能。此外，為描述的簡單起見，可省略熟知步驟及元件的描述及細節。此外，在本揭露內容的實施例的以下詳細描述中，闡述眾多特定細節以提供對本揭露內容的實施例的透徹理解。然而，應理解，可在無此等特定細節的情況下實踐本揭露內容的實施例。在其他情況下，尚未詳細描述熟知的方法、程序、組件以及電路以免不必要地混淆本揭露內容的態樣。下文進一步示出及描述各種實施例的實例。應理解，本文中的描述並不意欲將本揭露內容限於所描述的特定實施例。相反地，意欲覆蓋如可包含於本揭露內容的精神及範疇內的替代物、修改以及等效物。
揭露於用於描述本揭露內容的實施例的圖式中的形狀、大小、比率、角度、數目等為實例，且本揭露內容不限於此。相同附圖標號是指本文中的相同元件。此外，為描述的簡單起見，省略熟知步驟及元件的描述及細節。
本文中所使用的術語僅出於描述特定實施例的目的，且並不意欲限制本揭露內容。如本文中所使用，除非上下文另外清晰地指示，否則單數形式「一（a/an）」意欲亦包含複數形式。應進一步理解，術語「包括（comprises）」、「包括（comprising）」、「包含（includes）」以及「包含（including）」在用於本說明書中時指定所陳述特徵、整數、操作、元件及/或組件的存在，但不排除一或多個其他特徵、整數、操作、元件、組件及/或其部分的存在或添加。如本文中所使用，術語「及/或」包含相關所列項目中的至少一者中的任何組合及所有組合。諸如「…中的至少一者」的表述在位於元件清單之前時可修飾元件的整個清單且可不修飾清單的個別元件。當提及「C至D」時，除非另外指定，否則此意謂包含端點C至包含端點D。
應理解，儘管本文中可使用術語「第一」、「第二」、「第三」等來描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語用於將一個元件、組件、區、層或區段與另一元件、組件、區、層或區段區分開。因此，在不脫離本揭露內容的精神及範疇的情況下，下文所描述的第一元件、組件、區、層或區段可稱為第二元件、組件、區、層或區段。
另外，亦應理解，當第一元件或層稱為存在於第二元件或層「上」或「下」時，第一元件可直接安置於第二元件上或第二元件下，或可在具有安置於第一元件或層與第二元件或層之間的額外元件或層的情況下間接安置於第二元件上或第二元件下。應理解，當元件或層稱為「連接至」或「耦接至」另一元件或層時，所述元件或層可直接在所述另一元件或層上，連接至所述另一元件或層，或耦接至所述另一元件或層，或可存在一或多個介入元件或層。另外，亦應理解，當元件或層稱為在兩個元件或層「之間」時，所述元件或層可為在兩個元件或層之間的唯一元件或層，或亦可存在一或多個介入元件或層。
此外，如本文中所使用，當層、膜、區、板或類似者可安置於另一層、膜、區、板或類似者「上」或「頂部上」時，前者可直接接觸後者，或另外，額外層、膜、區、板或類似者可安置於前者與後者之間。如本文中所使用，當層、膜、區、板或類似者直接安置於另一層、膜、區、板或類似者「上」或「頂部上」時，前者直接接觸後者，且另外，另一層、膜、區、板或類似者不安置於前者與後者之間。此外，如本文中所使用，當層、膜、區、板或類似者可安置於另一層、膜、區、板或類似者「下方」或「下面」時，前者可直接接觸後者，或另外，另一層、膜、區、板或類似者可安置於前者與後者之間。如本文中所使用，當層、膜、區、板或類似者可直接安置於另一層、膜、區、板或類似者「下方」或「下面」時，前者直接接觸後者，且另外，另一層、膜、區、板或類似者不安置於前者與後者之間。
除非另外定義，否則本文中所使用的包含技術及科學術語的所有術語具有與本揭露內容所屬領域中具有通常知識者通常所理解的相同的含義。應進一步理解，諸如常用詞典中所定義的彼等術語的術語應解譯為具有與其在相關領域的背景中的含義一致的含義，且將不在理想化或過度正式意義上進行解譯，除非在本文中明確地如此定義。
在一個實例中，當某一實施例可不同地實施時，特定區塊中所指定的功能或操作可以與流程圖中所指定的序列不同的序列出現。舉例而言，實際上可同時執行兩個連續區塊。取決於相關功能或操作，可以相反序列執行區塊。
在時間關係的描述中，例如兩個事件之間的時間先例關係，諸如「在…之後」、「隨後」、「在…之前」等，除非未指示「直接在…之後」、「直接隨後」或「直接在…之前」，否則另一事件可在所述兩個事件之間發生。本揭露內容的各種實施例的特徵可部分地或完全地彼此組合，且可彼此技術上相關聯或彼此一起操作。實施例可彼此獨立地實施，且可以關聯關係一起實施。出於易於解釋之目的，本文中使用諸如「在……以下」、「在……下方」、「下部」、「下面」、「在……上方」、「上部」及類似者的空間相對術語來描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。應理解，除圖式中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。舉例而言，當圖式中的裝置可翻轉時，描述為「在」其他元件或特徵「下方」或「以下」或「下面」的元件將接著定向為「在」其他元件或特徵「上方」。因此，實例術語「下方」及「下面」可涵蓋上方及下方的定向兩者。裝置可以其他方式定向（例如，旋轉90度）或處於其他定向，且本文中所使用的空間相對描述詞可相應地進行解譯。
如本文中所使用的術語「第一方向D1」、「第二方向D2」以及「第三方向D3」不應解譯為僅具有第一方向、第二方向以及第三方向彼此垂直的幾何關係。「第一方向D1」、「第二方向D2」以及「第三方向D3」可解譯為在本文中的組件可在功能上運行的範圍內具有更寬的方向。
在下文中，將參考隨附圖式描述根據本揭露內容的技術想法的實施例。在圖1至圖24的描述中，將相同的參考標號分配至實質上相同的組件，且省略組件的重複描述。此外，貫穿本揭露內容的各種圖式，將相似附圖標號分配至相似元件。
圖1為示出根據本揭露內容的實施例的半導體裝置的平面視圖。圖2為沿著線A-A'截取的圖1的半導體裝置的橫截面視圖。圖3為圖2的R2區域的放大視圖。圖4為圖1的R1區域的放大視圖。
半導體裝置10可體現為記憶體晶片。舉例而言，在實施例中，記憶體晶片可包含：揮發性記憶體晶片，諸如動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）或靜態隨機存取記憶體（Static Random Access Memory；SRAM）；或非揮發性記憶體晶片，諸如相變隨機存取記憶體（Phase-change Random Access Memory；PRAM）、磁阻式隨機存取記憶體（Magnetoresistive Random Access Memory；MRAM）、鐵電隨機存取記憶體（Ferroelectric Random Access Memory；FeRAM）或電阻式隨機存取記憶體（Resistive Random Access Memory；RRAM）。另外，記憶體晶片可體現為堆疊多個DRAM記憶體晶片的高頻寬記憶體（High Bandwidth Memory；HBM）記憶體晶片。舉例而言，半導體裝置10可體現為HBM記憶體晶片。替代地，半導體裝置10可體現為例如邏輯晶片。舉例而言，邏輯晶片可包含中央處理器單元（Central Processor Unit；CPU）、微處理器單元（Micro Processor Unit；MPU）、圖形處理器單元（Graphic Processor Unit；GPU）、控制器或特殊應用積體電路（Application Specific Integrated Circuit；ASIC）或數據機晶片。替代地，半導體裝置10可體現為用於行動電話或智慧型電話中的應用程式處理器（Application Processor；AP）。
參考圖1至圖4，根據本揭露內容的一些實施例的半導體裝置10可包含基底100、佈線層200、鈍化層210、再分佈導電層211以及再分佈凸塊212。
在實施例中，基底100可由塊狀矽或絕緣體上矽（silicon-on-insulator；SOI）製成。替代地，基底100可體現為矽基底，或可由除矽外的其他材料製成，例如矽鍺、絕緣體上矽鍺（silicon germanium on insulator；SGOI）、銻化銦、碲鉛化合物、砷化銦、磷化銦、砷化鎵或銻化鎵。然而，本揭露內容的實施例不限於此。
在實施例中，基底100可包含各種內部電路元件。內部電路元件可包含諸如電晶體的主動元件，或諸如電阻器、電容器或接觸件/矽穿孔（Through Silicon Via；TSV）的被動元件。
佈線層200可包含第一絕緣層201至第四絕緣層204及第一導電層M1至第四導電層M4。第一絕緣層201至第四絕緣層204可在第三方向D3上依序堆疊。第三方向D3與基底100正交。
第一絕緣層201可形成於基底100上。在圖2中所繪示的實施例中，第一絕緣層201繪示為直接形成於基底100上。然而，此僅為方便說明起見，且本揭露內容的實施例不限於此。舉例而言，在實施例中，至少一個另一層間絕緣膜及/或導電圖案可插入於基底100與第一絕緣層201之間（例如，在第三方向D3上）。
第一絕緣層201可包含例如選自氧化矽、氮化矽、氮氧化矽的化合物，具有比氧化矽的介電常數更低的介電常數的低介電常數材料以及其組合。低介電常數材料可包含例如選自以下的至少一個化合物：可流動氧化物（Flowable Oxide；FOX）、東燃矽氮烷（Torene SilaZene；TOSZ）、未摻雜矽石玻璃（Undoped Silica Glass；USG）、硼矽玻璃（Borosilica Glass；BSG）、磷矽玻璃（PhosphoSilica Glass；PSG）、硼磷矽玻璃（BoroPhosphoSilica Glass；BPSG）、電漿增強正矽酸四乙酯（Plasma Enhanced Tetra Ethyl Ortho Silicate；PETEOS）、氟矽酸鹽玻璃（Fluoride Silicate Glass；FSG）、碳摻雜氧化矽（Carbon Doped silicon Oxide；CDO）、乾凝膠、氣凝膠、非晶氟化碳、有機矽酸鹽玻璃（Organo Silicate Glass；OSG）、聚對二甲苯、雙苯并環丁烯（bis-benzocyclobutenes；BCB）、SiLK、聚醯亞胺、多孔聚合材料以及其組合。然而，本揭露內容的實施例不限於此。
第一導電層M1可形成於第一絕緣層201中。舉例而言，第一導電層M1可在第一方向D1或第二方向D2上延伸。第一方向D1或第二方向D2可平行於基底100的頂面。因此，第一導電層M1可以拉長方式在第一絕緣層201中延伸。在實施例中，通孔可形成於第一導電層M1上，且可電連接至稍後將描述的第二導電層M2。
在實施例中，第一導電層M1可包含導電材料。舉例而言，第一導電層M1可包含諸如選自鎢（W）、鈦（Ti）、鉭（Ta）、銅（Cu）以及鋁（Al）的至少一種化合物的金屬。然而，本揭露內容的實施例不限於此。在下文中，為便於描述起見，描述第一導電層M1包含銅（Cu）的實例。
在實施例中，第一導電層M1可連接至基底100中的各種內部電路元件。因此，第一導電層M1可用於構成根據一些實施例的半導體裝置10的電路。
第二絕緣層202可形成於第一絕緣層201及第一導電層M1上。舉例而言，如圖2中所繪示，在實施例中，第二絕緣層202可直接形成於第一絕緣層201上。然而，此僅為方便說明起見，且本揭露內容的實施例不限於此。舉例而言，在實施例中，蝕刻終止層及/或導電圖案可插入於第二絕緣層202與第一絕緣層201之間（例如，在第三方向D3上）。第二絕緣層202的材料可指代如上文所描述的第一絕緣層201的描述。
第二導電層M2可形成於第二絕緣層202中。舉例而言，第二導電層M2可在第一方向D1或第二方向D2上延伸。因此，第二導電層M2可以拉長方式在第二絕緣層202中延伸。在實施例中，通孔可形成於第二導電層M2上，且可電連接至稍後將描述的第三導電層M3。
第二導電層M2可包含導電材料。舉例而言，在實施例中，第二導電層M2可包含諸如選自鎢（W）、鈦（Ti）、鉭（Ta）、銅（Cu）以及鋁（Al）的至少一種化合物的金屬。然而，本揭露內容的實施例不限於此。為便於描述起見，描述第二導電層M2包含銅（Cu）的實例。
在實施例中，第二導電層M2可連接至基底100中的各種內部電路元件。因此，第二導電層M2可用於構成根據一些實施例的半導體裝置10的電路。
第三絕緣層203可形成於第二絕緣層202及第二導電層M2上。舉例而言，如圖2中所繪示，在實施例中，第三絕緣層203可直接形成於第二絕緣層202上。然而，此僅為方便說明起見，且本揭露內容的實施例不限於此。舉例而言，在實施例中，蝕刻終止層及/或導電圖案可插入於第三絕緣層203與第二絕緣層202之間。在實施例中，第三絕緣層203的材料可與如上文所描述的第一絕緣層201的材料相同。
第三導電層M3可形成於第三絕緣層203中。舉例而言，第三導電層M3可在第一方向D1或第二方向D2上延伸。因此，第三導電層M3可以拉長方式在第三絕緣層203中延伸。在實施例中，通孔可形成於第三導電層M3上，且可電連接至稍後將描述的第四導電層M4。
第三導電層M3可包含導電材料。舉例而言，在實施例中，第三導電層M3可包含諸如選自鎢（W）、鈦（Ti）、鉭（Ta）、銅（Cu）以及鋁（Al）的至少一種化合物的金屬。然而，本揭露內容的實施例不限於此。為便於描述起見，描述第三導電層M3包含銅（Cu）的實例。
在實施例中，第三導電層M3可連接至基底100中的各種內部電路元件。因此，第三導電層M3可用於構成根據一些實施例的半導體裝置10的電路。
第四絕緣層204可形成於第三絕緣層203及第三導電層M3上。如圖2中所繪示，在實施例中，第四絕緣層204可直接形成於第三絕緣層203上。然而，此僅為解釋說明起見，且本揭露內容的實施例不限於此。舉例而言，在實施例中，蝕刻終止層及/或導電圖案可插入於第四絕緣層204與第三絕緣層203之間（例如，在第三方向D3上）。在實施例中，第四絕緣層204的材料可為與如上文所描述的第一絕緣層201的材料相同的材料。
第四導電層M4可形成於第四絕緣層204中。舉例而言，第四導電層M4可在第一方向D1上延伸。在實施例中，第四導電層M4在第二方向D2上的寬度WM4可在7微米至110微米的範圍內。舉例而言，在實施例中，第四導電層M4在第二方向D2上的寬度WM4可在7微米至17微米的範圍內。然而，本揭露內容的實施例不限於此。
第四導電層M4可包含導電材料。舉例而言，在實施例中，第四導電層M4可包含諸如選自鎢（W）、鈦（Ti）、鉭（Ta）、銅（Cu）以及鋁（Al）的至少一種化合物的金屬。然而，本揭露內容的實施例不限於此。為便於描述起見，描述第四導電層M4包含鋁（Al）的實例。
第四絕緣層204包含暴露第四導電層M4的至少一部分的通孔204_H。
在實施例中，通孔204_H可在平面視圖中（例如，在第一方向D1及第二方向D2上所界定的平面中）具有圓形形狀或包含八邊形的多邊形形狀。通孔204_H的形狀可類似於如稍後將描述的第一接墊區域211_1的形狀。
在實施例中，通孔204_H可形成為相對於第三方向D3傾斜。通孔204_H可包含相對於基底100垂直且依序配置的第一面204_Ha及第二面204_Hb。舉例而言，第二面204_Hb的下部表面可直接接觸第一面204_Ha的上部表面，且第二面204_Hb可定位於比第一面204_Ha的水平更高的水平（例如，在第三方向D3上與基底100的距離）處。
在實施例中，第一面204_Ha直接接觸且連接至第四導電層M4的頂面，並且延伸以便相對於第四導電層M4的頂面具有第一斜率Sa。在實施例中，第一斜率Sa在60度至90度的範圍內。然而，本揭露內容的實施例不限於此。
第二面204_Hb可直接連接至且直接接觸第一面204_Ha，並且延伸以便相對於第四導電層M4的頂面具有第二斜率Sb。第二斜率Sb相對於第四導電層M4的頂面具有小於第一斜率Sa的斜率。
在實施例中，包含通孔204_H的第四絕緣層204在第三方向D3上的厚度W204在2微米至10微米的範圍內。在實施例中，第一面204_Ha在第三方向D3上的第一垂直尺寸Ha在1微米至9微米的範圍內，且第二面204_Hb在第三方向D3上的第二垂直尺寸Hb在1微米至9微米的範圍內。
第一面204_Ha及第二面204_Hb中的每一者在第二方向D2上的寬度W_T在0.5微米至20微米的範圍內。
在實施例中，再分佈導電層211可包含諸如選自鋁（Al）、銅（Cu）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金的一種化合物的導電材料。在實施例中，物理氣相沈積（physical vapor deposition；PVD）方案、化學氣相沈積（chemical vapor deposition；CVD）方案、電漿增強CVD方案或原子層沈積方案（鑲嵌）、電鍍方法等可用於形成再分佈導電層211。舉例而言，在實施例中，再分佈導電層211可使用濺鍍方案形成，所述濺鍍方案為物理氣相沈積（PVD）的一種類型。然而，本揭露內容的實施例不限於上述實例。
再分佈導電層211可電連接至且接觸容納於第四絕緣層204中的通孔204_H。再分佈導電層211及第四導電層M4直接接觸形成於第四絕緣層204中的通孔204_H，且因此經由容納於第四絕緣層204中的通孔204_H彼此電連接。
在實施例中，再分佈導電層211可包含第一接墊區域211_1、第二接墊區域211_2以及線區域211_L。第一接墊區域211_1可安置於通孔204_H中，且可在平面視圖中（例如，在第一方向D1及第二方向D2上所界定的平面中）具有圓形形狀或包含八邊形的多邊形形狀。此外，在實施例中，第一接墊區域211_1電連接至且直接接觸第四導電層M4的頂面。在實施例中，第一接墊區域211_1在第一方向D1或第二方向D2上的寬度W211_1在1微米至100微米的範圍內。
在實施例中，第一接墊區域211_1在第三方向D3上的厚度D211_1在0.3微米至10微米範圍的範圍內。
第二接墊區域211_2可沿著第四絕緣層204的頂面及在第四絕緣層204的頂面上安置。在實施例中，在平面視圖中，第二接墊區域211_2可具有包含正方形或圓形形狀的多邊形形狀。然而，本揭露內容的實施例不限於此。在實施例中，第二接墊區域211_2在第一方向D1或第二方向D2上的寬度W211_2大於第一接墊區域211_1在第一方向D1或第二方向D2上的寬度W211_1。
在實施例中，第二接墊區域211_2在第三方向D3上的厚度D211_2大於第一接墊區域211_1在第三方向D3上的厚度D211_1，且在1微米至10微米的範圍內。
線區域211_L在第一接墊區域211_1與第二接墊區域211_2之間延伸。線區域211_L的側壁區域211_L'以小於第三方向D3的斜率延伸，且至少部分地沿著通孔204_H的第一面204_Ha及第二面204_Hb延伸。定位線區域211_L的側壁區域211_L'以使得其並不延伸超過在第三方向D3上自第一接墊區域211_1的外部邊緣延伸的限制線RL。線區域211_L的側壁區域211_L'及第一接墊區域211_1構成通孔結構VIA。
在實施例中，線區域211_L的寬度W211_L在0.5微米至100微米範圍的範圍內。舉例而言，在實施例中，線區域211_L的寬度W211_L在0.5微米至2微米範圍的範圍內。在實施例中，側壁區域211_L'的在第一面204_Ha上的一部分在第二方向D2上的第一厚度Da在0.3微米至3微米的範圍內，而側壁區域211_L'的在第二面204_Hb上的一部分在第二方向D2上的第二厚度Db在0.3微米至10微米的範圍內。舉例而言，第二厚度Db可大於第一厚度Da。
鈍化層210可覆蓋第四絕緣層204及再分佈導電層211，且可暴露再分佈導電層211的第二接墊區域211_2的至少一部分。
再分佈凸塊212與第二接墊區域211_2的頂面直接接觸。再分佈凸塊212及第二接墊區域211_2經由再分佈導電層211電連接至第四導電層M4。
在實施例中，再分佈凸塊212可包含再分佈凸塊下金屬化物（under bump metallization；「UBM」）212_1及再分佈膏狀物212_2。在實施例中，再分佈UBM 212_1充當黏接層、擴散預防層以及潤濕層，且可經由鈍化層210部分地暴露。在實施例中，再分佈UBM 212_1可由Cr/Cr-Cu/Cu、TiW/Cu、Al/NiV/Cu、Ti/Cu、Ti/Ni、Ni/Au、Ti/Cu/Ni或Ti/Ni/Cu堆疊結構組成。然而，本揭露內容的實施例不限於此。再分佈UBM 212_1可例如在後續電鍍製程中用作晶種層。在實施例中，再分佈UBM 212_1可在平面視圖中具有圓形形狀或例如八邊形形狀的多邊形形狀。在實施例中，再分佈膏狀物212_2的平面形狀可與再分佈UBM 212_1的平面形狀的實例相同。
在實施例中，再分佈膏狀物212_2可充當導電膏，且可為例如焊膏或金屬膏。在實施例中，再分佈膏狀物212_2可包含例如錫-銀（Sn-Ag）合金或錫（Sn）。然而，本揭露內容的實施例不限於此。
在根據一些實施例的半導體裝置10中，通孔204_H及再分佈導電層211可防止由於接墊區域211_1與導電層M4的接觸面積的減小而導致的側壁區域211_L'的較低階梯覆蓋。
在根據一些實施例的半導體裝置10中，通孔204_H及再分佈導電層211可防止由於接墊區域211_1與導電層M4的接觸面積的減小而導致形成側壁區域211_L'的突出結構。
當側壁區域211_L'具有突出結構時，沿著通孔204_H的第一面204_Ha及第二面204_Hb形成側壁區域211_L'，使得Db更大以使得對應於Db的一部分向內延伸超過限制線RL，同時Da更小以使得對應於Da的一部分並不向內延伸超過限制線RL。因此，側壁區域211_L'可與在第三方向D3上自第一接墊區域211_1的外部邊緣延伸的限制線RL相交。當突出物的大小較大時，空隙可形成於側壁區域211_L'與第一接墊區域211_1之間，由此導致半導體裝置10的劣化。
圖5至圖18為用於示出根據本揭露內容的一些實施例的用於製造半導體裝置的方法的中間步驟的圖。
圖6為沿著線A-A'截取的圖5的半導體裝置10a的橫截面視圖。參考圖5及圖6，提供基底100上覆蓋第一導電層M1至第四導電層M4及第一絕緣層201至第三絕緣層203的第四預絕緣層204a。
圖6中的第一導電層M1至第四導電層M4分別對應於圖1至圖4中的第一導電層M1至第四導電層M4。圖6中的第一絕緣層201至第三絕緣層203分別對應於圖1至圖4中的第一絕緣層201至第三絕緣層203。第四預絕緣層204a對應於圖1至圖4中的第四絕緣層204。第四預絕緣層204a形成為覆蓋第三絕緣層203及第四導電層M4。
圖8為沿著線A-A'截取的圖7的半導體裝置10a的橫截面視圖。圖9為圖7的區域Ra的放大視圖。另外參考圖7至圖9，光阻PR可施加至第四預絕緣層204a的頂面，且包含圖案群組PG的罩幕圖案罩幕形成於光阻PR的頂面上。
在實施例中，圖案群組PG包含主要圖案MP及第一寄生圖案R/T1至第三寄生圖案R/T3。圖案群組PG是指用於形成圖1至圖4的通孔204_H的多個罩幕圖案。儘管圖9中繪示三個寄生圖案，但本揭露內容的實施例不限於此，且寄生圖案的數目可變化。在實施例中，通孔204_H的面的數目可藉由調整寄生圖案的數目來控制。
在實施例中，主要圖案MP在平面視圖中具有與圖1至圖4中的第四通孔204_H的八邊形形狀相同的八邊形形狀，且具有閉合的環形形狀。在實施例中，不包含主要圖案MP的八邊形在第一方向D1或第二方向D2上的寬度Wv在1微米至100微米的範圍內。
在平面視圖中，主要圖案MP可與本文中將進一步描述的第一寄生圖案R/T1間隔開主要間隔Spm。主要間距Pm等於主要圖案MP的主要寬度Wm與主要間隔Spm的總和。
在實施例中，第一寄生圖案R/T1在平面視圖中具有與主要圖案MP的八邊形形狀相同的八邊形形狀。第一寄生圖案R/T1鄰近於主要圖案MP安置，且具有包圍主要圖案MP的閉合的環形形狀。在平面視圖中，第一寄生圖案R/T1可與稍後將描述的第二寄生圖案R/T2間隔開第一間隔Sp1。第一間距P1等於第一寄生圖案R/T1的第一寬度W1與第一間隔Sp1的總和。
在根據一些實施例的圖案群組PG中，第一間隔Sp1可等於主要間隔Spm或可與主要間隔Spm不同。在實施例中，第一寬度W1大於主要寬度Wm，使得第一間隔Sp1與第一間距P1的比率小於主要間隔Spm與主要間距Pm的比率。
在實施例中，第二寄生圖案R/T2在平面視圖中具有與第一寄生圖案R/T1的八邊形形狀相同的八邊形形狀，且鄰近於第一寄生圖案R/T1安置。第二寄生圖案R/T2具有包圍第一寄生圖案R/T1的閉合的環形形狀。在平面視圖中，第二寄生圖案R/T2可與稍後將描述的第三寄生圖案R/T3間隔開第二間隔Sp2。第二間距P2等於第二寄生圖案R/T2的第二寬度W2與第二間隔Sp2的總和。
在根據一些實施例的圖案群組PG中，第二間隔Sp2可等於第一間隔Sp1或可與第一間隔Sp1不同。在實施例中，第二寬度W2大於第一寬度W1，使得第二間隔Sp2與第二間距P2的比率小於第一間隔Sp1與第一間距P1的比率。
在實施例中，第三寄生圖案R/T3在平面視圖中具有與第二寄生圖案R/T2的八邊形形狀相同的八邊形形狀。第三寄生圖案R/T3鄰近於第二寄生圖案R/T2安置，且具有包圍第二寄生圖案R/T2的閉合的環形形狀。在平面視圖中，第三寄生圖案R/T3可與罩幕層間隔開第三間隔Sp3。第三間距P3等於第三間隔Sp3與第三寄生圖案R/T3的第三寬度W3的總和。
在根據一些實施例的圖案群組PG中，第三間隔Sp3可等於第一間隔Sp1或可與第一間隔Sp1不同。在實施例中，第三寬度W3大於第二寬度W2，使得第三間隔Sp3與第三間距P3的比率小於第二間隔Sp2與第二間距P2的比率。
當基於間隔與寄生圖案間距的比率的降低而執行製程時，圖1至圖4中的通孔204_H可包含具有小於第一斜率Sa的第二斜率Sb的第二面204_Hb。
另外，主要圖案MP及第一寄生圖案R/T1至第三寄生圖案R/T3中的每一者在平面視圖中具有八邊形閉合環形。然而，本揭露內容的實施例不限於此，且第一寄生圖案R/T1至第三寄生圖案R/T3中的每一者的形狀可諸如根據通孔204_H的平面形狀而變化。舉例而言，在通孔204_H在平面視圖中具有圓形形狀的實施例中，主要圖案MP及第一寄生圖案R/T1至第三寄生圖案R/T3中的每一者在平面視圖中具有圓形閉合環形形狀。
圖11為沿著圖10的線A-A'截取的圖10的半導體裝置10a的橫截面視圖。圖12為圖11的Rb區域的放大視圖。另外參考圖10至圖12，使用罩幕圖案Mask（圖8）將光阻PR暴露於光，使得形成經曝光的光阻。移除罩幕圖案Mask，且顯影經曝光的光阻以形成包含光阻孔圖案PR_H的光阻層PR'。在實施例中，暴露方案可包含接觸、接近投影、投影轉繪、浸沒以及類似者。然而，本揭露內容的實施例不限於此。
光阻孔圖案PR_H可形成為相對於第三方向D3傾斜。光阻孔圖案PR_H可包含相對於基底100垂直且依序配置的第一面PR_Ha及第二面PR_Hb。
在實施例中，第一面PR_Ha直接接觸且連接至第四預絕緣層204a的頂面，且相對於第四預絕緣層204a的頂面以第一斜率Sa延伸。在實施例中，第一斜率Sa在60度至90度的範圍內。然而，本揭露內容的實施例不限於此，且第一斜率Sa的數值可變化。
第二面PR_Hb直接連接至且直接接觸第一面PR_Ha，且相對於第四預絕緣層204a的頂面以第二斜率Sb延伸。在實施例中，相對於第四預絕緣層204a的頂面，第二斜率Sb小於第一斜率Sa。第一斜率Sa及第二斜率Sb可藉由改變主要寬度Wm/第一寬度W1至第三寬度W3、主要間隔Spm/第一間隔Sp1至第三間隔Sp3以及主要間距Pm/第一間距P1至第三間距P3的組合而調整。
圖14為沿著線A-A'截取的圖13的半導體裝置的橫截面視圖。另外參考圖13及圖14，使用包含光阻孔圖案PR_H的光阻層PR'作為蝕刻罩幕來蝕刻第四預絕緣層204a，使得形成包含通孔204_H的第四絕緣層204。第四導電層M4的一部分經由通孔204_H暴露。
在實施例中，在蝕刻製程期間，可使用雷射鑽孔方案、濕式蝕刻方案或乾式蝕刻方案。舉例而言，在實施例中，可使用乾式蝕刻方案。然而，本揭露內容的實施例不限於此。在實施例中，乾式蝕刻方案可包含反應離子蝕刻（reactive ion etching；RIE）、磁增強反應離子蝕刻（magnetically enhanced reactive ion etching；MERIE）、化學下游蝕刻（chemical downstream etching；CDE）、電子回旋共振（electron cyclotron resonance；ECR）以及變壓器耦合電漿（transformer coupled plasma；TCP）。
圖16為沿著線A-A'截取的圖15的半導體裝置的橫截面視圖。另外參考圖15及圖16，再分佈導電層211形成於第四絕緣層204及通孔204_H上。
在實施例中，再分佈導電層211可包含諸如選自鋁（Al）、銅（Cu）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金的一種化合物的導電材料。在實施例中，再分佈導電層211可使用物理氣相沈積（PVD）方案、伴有物理氣相沈積方案的鋁回流製程、化學氣相沈積方案（CVD）、電漿增強CVD方案、原子層沈積方案（鑲嵌）或電鍍方案等形成。舉例而言，再分佈導電層211可使用濺鍍方案形成，所述濺鍍方案為物理氣相沈積（PVD）的一種類型。然而，本揭露內容的實施例不限於此。
圖18為沿著線A-A'截取的圖17的半導體裝置的橫截面視圖。另外參考圖17及圖18，鈍化層210及再分佈凸塊212形成於再分佈導電層211上。因此，半導體裝置10形成。
在用於製造圖5至圖18的半導體裝置10的方法中，鄰近於主要圖案MP的多個寄生圖案R/T1至寄生圖案R/T3包含於罩幕圖案Mask中，且接著圖1至圖4中的通孔204_H及線區域211_L的側壁區域211_L'在無額外製程的情況下形成。因此，可增加再分佈導電層211的階梯覆蓋。
圖19為用於示出根據本揭露內容的實施例的半導體裝置10'的圖。為便於描述起見，參考圖19，以下描述基於其與圖1至圖4中所描述的彼等的差異，且為方便解釋起見，可省略類似或相同元件的重複描述。
參考圖19，圖1至圖4中的通孔204_H及圖19中的通孔204_H'彼此對應。圖1至圖4的再分佈導電層211及圖19的再分佈導電層211'彼此對應。圖1至圖4中的第一面204_Ha和第二面204_Hb與第一面204_Ha'和第二面204_Hb'彼此對應。
通孔204_H'在平面視圖中具有矩形形狀，且再分佈導電層211'的第一接墊區域211_1'在平面視圖中具有矩形形狀且形成於通孔204_H'中。
圖20為用於示出根據本揭露內容的實施例的半導體裝置10''的圖。為便於描述起見，參考圖20，以下描述基於其與圖1至圖4中所描述的彼等的差異，且為方便解釋起見，可省略類似或相同元件的重複描述。
參考圖20，圖1至圖4中的通孔204_H及圖20中的通孔204_H'彼此對應。圖1至圖4中的再分佈導電層211及圖20中的再分佈導電層211''彼此對應。圖1至圖4中的第一面204_Ha和第二面204_Hb與第一面204_Ha''和第二面204_Hb''彼此對應。
通孔204_H''在平面視圖中具有圓形形狀，且再分佈導電層211''的第一接墊區域211_1''在平面視圖中具有圓形形狀且形成於通孔204_H''中。
圖21及圖22為用於示出根據本揭露內容的一些實施例的半導體裝置的圖。為便於描述起見，參考圖21及圖22，以下描述基於其與圖1至圖4中所描述的彼等的差異，且為方便解釋起見，可省略類似或相同元件的重複描述。
圖1至圖4中的通孔204_H及圖21及圖22中的通孔204_H'''彼此對應。圖1至圖4中的再分佈導電層211及圖21及圖22中的再分佈導電層211'''彼此對應。圖1至圖4中的第一面204_Ha和第二面204_Hb與第一面204_Ha'''和第二面204_Hb'''彼此對應。圖21中的第三面204_Hc'''對應於圖22中的第三面204_Hc。
當通孔204_H'''與圖1至圖4中的通孔204_H進行比較時，通孔204_H'''進一步具有位於比第二面204_Hb的水平更高的水平（例如，在第三方向D3上與基底100的距離）處且相對於第四導電層M4的頂面具有小於第二斜率Sb的第三斜率Sc的第三面204_Hc。
第三面204_Hc可相對於第三方向D3傾斜。第三面204_Hc可直接連接至且可直接接觸第二面204_Hb，且相對於第四導電層M4的頂面以第三斜率Sc延伸。在實施例中，相對於第四導電層M4的頂面，第三斜率Sc小於第二斜率Sb。因此，第一斜率Sa大於第二斜率Sb，所述第二斜率Sb大於第三斜率Sc。因此，通孔結構可增加再分佈導電層211'''的線區域211_L'''的階梯覆蓋。
因此，再分佈導電層211'''的線區域211_L'''沿著第一面204_Ha至第三面204_Hc延伸。線區域211_L'''的在第三面204_Hc上的一部分在第二方向D2上的第三厚度Dc大於線區域211_L'''的在第二面204_Hb上的一部分在第二方向D2上的第二厚度Db。線區域211_L'''的在第二面204_Hb上的一部分在第二方向D2上的第二厚度Db大於線區域211_L'''的在第一面204_Ha上的一部分在第二方向D2上的第一厚度Da。
圖23為用於示出根據本揭露內容的實施例的半導體裝置10''''的圖。以下描述將基於其與圖1至圖4中的半導體裝置10的彼等的差異，且為方便解釋起見，可省略類似或相同元件的重複描述。
半導體裝置10''''包含電線213而非圖1至圖4中所繪示的再分佈凸塊212。電線213及第二接墊區域211_2經由再分佈導電層211電連接至第四導電層M4。
圖24為用於示出根據本揭露內容的實施例的半導體裝置的效應的圖形。
圖24的圖形的豎軸可意謂作為具有相同接墊區域大小的兩個通孔結構（本發明及習知的）中的每一者的樣本的垂直水平。其橫軸表示基於垂直水平的樣本的電阻值。
通孔結構（本發明）包含諸如根據本揭露內容的實施例的通孔204_H的通孔，且具有多斜率結構（multi-slope structure），並且具有ra至rb範圍內的電阻。
具有單斜率結構（習知的）的通孔結構的最小電阻值為Ra，其大於具有多斜率結構的通孔結構（本發明）的最大電阻值。具有單斜率結構（single-slope structure）的通孔結構的最大電阻值為Rb。
因此，具有諸如根據本揭露內容的實施例的通孔204_H的通孔且因此具有多斜率結構的通孔結構的電阻相關效率得以提高。
另外，具有多斜率結構的通孔結構的側壁輪廓的厚度可為均勻的，由此防止由於側壁區域211_L'中的孔而導致的故障。
由於通孔204_H不具有多階梯結構，因此來自製程的殘餘物或副產物（例如，聚合物）不保留在通孔204_H的第一面204_Ha與第二面204_Hb之間，使得可提高半導體裝置的耐久性。
此外，在根據本揭露內容的一些實施例的用於製造半導體裝置的方法中，如在圖7至圖9的描述中，鄰近於主要圖案MP的多個寄生圖案R/T1至寄生圖案R/T3可形成於罩幕圖案Mask中以在不添加單獨製程的情況下形成通孔204_H及線區域211_L的側壁區域211_L'，使得可增加再分佈層的階梯覆蓋。
儘管已參考隨附圖式描述本揭露內容的實施例，但所屬領域中具有通常知識者將顯而易見，本揭露內容可在不限於上文所描述的實施例的情況下以各種形式製造，且可在不脫離本揭露內容的技術精神及基本特性的情況下以其他特定形式體現。因此，上述實施例在所有態樣中被視為說明性而非限制性的。
10、10a、10'、10''、10'''':半導體裝置 100:基底 200:佈線層 201:第一絕緣層 202:第二絕緣層 203:第三絕緣層 204:第四絕緣層 204a:第四預絕緣層 204_H、204_H'、204_H''、204_H''':通孔 204_Ha、204_Ha'、204_Ha''、204_Ha'''、PR_Ha:第一面 204_Hb、204_Hb'、204_Hb''、204_Hb'''、PR_Hb:第二面 204_Hc、204_Hc''':第三面 210:鈍化層 211、211'、211''、211''':再分佈導電層 211_1、211_1'、211_1'':第一接墊區域 211_2:第二接墊區域 211_L、211_L''':線區域 211_L':側壁區域 212:再分佈凸塊 212_1:再分佈凸塊下金屬化物 212_2:再分佈膏狀物 213:電線 A-A':線 D1:第一方向 D2:第二方向 D3:第三方向 D211_1、D211_2、W204:厚度 Da:第一厚度 Db:第二厚度 Dc:第三厚度 Ha:第一垂直尺寸 Hb:第二垂直尺寸 M1:第一導電層 M2:第二導電層 M3:第三導電層 M4:第四導電層 Mask:罩幕圖案 MP:主要圖案 P1:第一間距 P2:第二間距 P3:第三間距 PG:圖案群組 Pm:主要間距 PR:光阻 PR':光阻層 PR_H:光阻孔圖案 R1、R2、Ra、Rb:區域 RL:限制線 R/T1:第一寄生圖案 R/T2:第二寄生圖案 R/T3:第三寄生圖案 Sa:第一斜率 Sb:第二斜率 Sc:第三斜率 Sp1:第一間隔 Sp2:第二間隔 Sp3:第三間隔 Spm:主要間隔 VIA:通孔結構 W1:第一寬度 W2:第二寬度 W3:第三寬度 W211_1、W211_2、W211_L、W_T、WM4、Wv:寬度 Wm:主要寬度
本揭露內容的以上及其他態樣及特徵將藉由參考附圖詳細描述其實施例而變得更顯而易見，在附圖中： 圖1為用於示出根據本揭露內容的實施例的半導體裝置的平面視圖。 圖2為根據本揭露內容的實施例的沿著圖1的線A-A'截取的圖1的半導體裝置的橫截面視圖。 圖3為根據本揭露內容的實施例的圖2的區域R2的放大視圖。 圖4為根據本揭露內容的實施例的圖1的區域R1的放大視圖。 圖5、圖7、圖10、圖13、圖15以及圖17為示出根據本揭露內容的實施例的用於製造半導體裝置的方法的中間步驟的平面視圖。 圖6、圖8、圖11、圖12、圖14、圖16以及圖18為分別沿著圖5、圖7、圖10、圖13、圖15以及圖17的線A-A'截取的橫截面視圖，從而示出根據本揭露內容的實施例的用於製造半導體裝置的方法的中間步驟。 圖9為根據本揭露內容的實施例的圖7的區域Ra的放大視圖。 圖12為根據本揭露內容的實施例的圖11的區域Rb的放大視圖。 圖19為示出根據本揭露內容的實施例的半導體裝置的平面視圖。 圖20為示出根據本揭露內容的實施例的半導體裝置的平面視圖。 圖21為示出根據本揭露內容的實施例的半導體裝置的平面視圖。 圖22為示出根據本揭露內容的實施例的半導體裝置的橫截面視圖。 圖23為示出根據本揭露內容的實施例的半導體裝置的平面視圖。 圖24為用於示出根據本揭露內容的實施例的半導體裝置的效應的圖形。
203:第三絕緣層
204:第四絕緣層
204_Ha:第一面
204_Hb:第二面
210:鈍化層
211_1:第一接墊區域
211_L':側壁區域
D1:第一方向
D2:第二方向
D3:第三方向
D211_1、D211_2、W204:厚度
Da:第一厚度
Db:第二厚度
Ha:第一垂直尺寸
Hb:第二垂直尺寸
M4:第四導電層
R2:區域
RL:限制線
Sa:第一斜率
Sb:第二斜率
VIA:通孔結構
W211_1、WM4:寬度

Claims (10)

  1. 一種半導體裝置，包括：基底；導電層，安置於所述基底上且在第一方向上延伸；絕緣層，安置於所述導電層上，且通過界定於其中的通孔暴露所述導電層的至少一部分，其中所述通孔包含：第一面，相對於所述導電層的頂面以第一斜率延伸；以及第二面，相對於所述導電層的所述頂面以第二斜率延伸，所述第二斜率小於所述第一斜率；以及再分佈導電層，包含：第一接墊區域，安置於所述通孔中；以及線區域，至少部分地沿著所述第一面及所述第二面延伸，其中所述第一面直接接觸所述導電層，且所述第二面在垂直於所述基底的頂面的第二方向上定位於比所述第一面的水平更高的水平處，且位於所述通孔中的所述再分佈導電層的部分不填滿所述通孔。
  2. 如請求項1所述的半導體裝置，其中所述線區域以小於所述第二方向的斜率的斜率延伸。
  3. 如請求項1所述的半導體裝置，其中所述第一斜率在60度至90度的範圍內。
  4. 如請求項3所述的半導體裝置，其中所述通孔更包含在所述第二方向上定位於比所述第二面的所述水平更高的水平處的第三面，其中所述第三面相對於所述導電層的所述頂面以第 三斜率延伸，所述第三斜率小於所述第二斜率。
  5. 如請求項3所述的半導體裝置，其中所述線區域的安置於所述第一面上的一部分在第三方向上的第一厚度小於所述線區域的安置於所述第二面上的一部分在所述第三方向上的第二厚度，其中所述第三方向與所述第一方向相交。
  6. 如請求項1所述的半導體裝置，其中所述絕緣層在所述第二方向上具有2微米至10微米的範圍內的厚度。
  7. 如請求項1所述的半導體裝置，其中所述再分佈導電層更包含：第二接墊區域，安置於所述絕緣層的頂面上；以及鈍化層，覆蓋所述再分佈導電層且暴露所述第二接墊區域的至少一部分。
  8. 一種半導體裝置，包括：基底；導電層，安置於所述基底上且在第一方向上延伸；絕緣層，安置於所述導電層上，且通過界定於其中的通孔暴露所述導電層的至少一部分，其中所述通孔包含：第一面，相對於所述導電層的頂面以第一斜率延伸；以及第二面，相對於所述導電層的所述頂面以第二斜率延伸，所述第二斜率小於所述第一斜率；以及再分佈導電層，包含：第一接墊區域，安置於所述通孔中；以及線區域，至少部分地沿著所述第一面及所述第二面延伸，其中所述線區域以小於垂直於所述基底頂面的第二方向的斜 率的斜率延伸，且位於所述通孔中的所述再分佈導電層的部分不填滿所述通孔。
  9. 如請求項8所述的半導體裝置，其中所述線區域並不向內朝向所述第一接墊區域延伸超過在所述第二方向上自所述第一接墊區域的外部邊緣延伸的限制線。
  10. 一種製造半導體裝置的方法，所述方法包括：提供基底；在所述基底上形成導電層；在所述導電層上形成絕緣層；在所述絕緣層上形成光阻層；使用包含圖案群組的罩幕將所述光阻層暴露於光，且顯影經曝光的光阻層以形成光阻孔圖案；使用所述光阻孔圖案作為蝕刻罩幕來蝕刻所述絕緣層以形成界定於所述絕緣層中的通孔，所述通孔暴露所述導電層的至少一部分；以及形成再分佈導電層，所述再分佈導電層包含安置於所述通孔中的第一接墊區域及至少部分地沿著所述通孔的側壁延伸的線區域，其中所述圖案群組包含：主要圖案，具有與所述通孔的平面形狀相同的平面形狀；以及多個寄生圖案，依序及向外配置以包圍所述主要圖案，其中所述多個寄生圖案中的每一者在平面視圖中具有閉合的環形形 狀。
TW111125628A 2021-07-14 2022-07-08 半導體裝置及其製造方法 TWI822171B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0091904 2021-07-14
KR1020210091904A KR20230011552A (ko) 2021-07-14 2021-07-14 반도체 장치 및 반도체 장치 제조 방법

Publications (2)

Publication Number Publication Date
TW202303852A TW202303852A (zh) 2023-01-16
TWI822171B true TWI822171B (zh) 2023-11-11

Family

ID=84892030

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111125628A TWI822171B (zh) 2021-07-14 2022-07-08 半導體裝置及其製造方法

Country Status (4)

Country Link
US (1) US11887840B2 (zh)
KR (1) KR20230011552A (zh)
CN (1) CN115700910A (zh)
TW (1) TWI822171B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116344478A (zh) * 2021-12-24 2023-06-27 长鑫存储技术有限公司 一种半导体结构及半导体结构的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150262948A1 (en) * 2013-03-13 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus of Packaging Semiconductor Devices
TW201935642A (zh) * 2018-02-07 2019-09-01 南韓商三星電子股份有限公司 包含通孔插塞的半導體裝置及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060061527A (ko) 2004-12-02 2006-06-08 매그나칩 반도체 유한회사 반도체 메모리 소자의 노광 마스크
US7799487B2 (en) 2007-02-09 2010-09-21 Ayman Yehia Hamouda Dual metric OPC
US7952203B2 (en) 2008-08-29 2011-05-31 Intel Corporation Methods of forming C4 round dimple metal stud bumps for fine pitch packaging applications and structures formed thereby
US9196529B2 (en) * 2013-09-27 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact pad for semiconductor devices
JP2017045864A (ja) * 2015-08-26 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN108461411B (zh) * 2017-02-21 2020-10-27 华邦电子股份有限公司 封装结构
US10847482B2 (en) 2018-05-16 2020-11-24 Micron Technology, Inc. Integrated circuit structures and methods of forming an opening in a material
US11300885B2 (en) 2018-07-25 2022-04-12 Intel Corporation EUV phase-shift SRAF masks by means of embedded phase shift layers
KR20200120408A (ko) 2019-04-12 2020-10-21 삼성전자주식회사 재배선층을 가지는 반도체 칩
US20210020455A1 (en) 2019-07-17 2021-01-21 Nanya Technology Corporation Conductive via structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150262948A1 (en) * 2013-03-13 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus of Packaging Semiconductor Devices
TW201935642A (zh) * 2018-02-07 2019-09-01 南韓商三星電子股份有限公司 包含通孔插塞的半導體裝置及其形成方法

Also Published As

Publication number Publication date
TW202303852A (zh) 2023-01-16
US20230016186A1 (en) 2023-01-19
KR20230011552A (ko) 2023-01-25
CN115700910A (zh) 2023-02-07
US11887840B2 (en) 2024-01-30

Similar Documents

Publication Publication Date Title
TWI567926B (zh) 具有通路之堆疊結構上的緩衝層及其製造方法
TWI552297B (zh) 半導體裝置及其製造方法
TW201729364A (zh) 積體晶片及其製造方法
TW201724452A (zh) 具有對位標記的積體電路晶粒及其形成方法
TWI812168B (zh) 三維元件結構及其形成方法
US10930610B2 (en) Semiconductor chip including a bump structure and semiconductor package including the same
JP2012243953A (ja) 半導体装置及びその製造方法並びに積層型半導体装置
TWI793501B (zh) 積體晶片結構及其形成方法
TWI822171B (zh) 半導體裝置及其製造方法
TWI699862B (zh) 具有環繞填充線之接合墊
TW202230552A (zh) 具有導電貫孔結構的晶片結構與其形成方法
TW202230690A (zh) 半導體結構及其形成方法
TWI725080B (zh) 半導體裝置、其製造方法及將半導體裝置單粒化之方法
CN112956023B (zh) 倒装芯片堆叠结构及其形成方法
JP2024500407A (ja) Ｆｅｔ直上の銅ピラー又は又はバンプを備えるｆｅｔ構造
TWI792433B (zh) 半導體裝置以及其製造方法
US11855017B2 (en) Semiconductor device and method
US20230163087A1 (en) Semiconductor package
KR102338063B1 (ko) 높은 브레이크다운 전압을 갖는 금속-절연체-금속 커패시터
TWI817340B (zh) 具有多邊形接合墊的半導體結構
TW202329368A (zh) 半導體結構及其製造方法
TW202407937A (zh) 凸塊結構及其製作方法
TW202145555A (zh) 具有低單元洩露的高密度記憶體裝置及其形成方法
TW202349520A (zh) 半導體裝置及其形成方法
JP2023547359A (ja) 高度な異種集積のための貴金属シード層を有するピラー・バンプ