TW202329368A - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體晶粒可以包括位於內連線級介電材料層內的金屬內連線結構、位於最頂部內連線級介電材料層上的接合墊、位於最頂部內連線級介電材料層上的介電鈍化層以及延伸穿過介電鈍化層且位於接合墊上的金屬凸塊結構。每個金屬凸塊結構包括具輪廓的底面，此底面包括與接合墊的相應一者的頂面接觸的最底面段、與穿過介電鈍化層的相應開口的錐形側壁接觸的錐形表面段以及覆蓋介電鈍化層且具有從外周緣橫向向內偏移一橫向偏移距離的環形表面段，橫向偏移距離為接合墊的相應下方一者的寬度的至少8%。

Description

半導體結構及其製造方法
本揭露實施例是關於一種半導體結構及其製造方法，特別是關於一種設有金屬凸塊結構的半導體結構及其製造方法。
微金屬凸塊結構用於在半導體晶粒和中介層之間、在一對半導體晶粒之間及/或在半導體晶粒和封裝基底之間提供高密度電性連接。
本揭露實施例提供一種半導體結構，包括：半導體晶粒，其中半導體晶粒包括：位於內連線級介電材料層內的金屬內連線結構；位於最頂部內連線級介電材料層上且電性連接到金屬內連線結構中的相應一者的接合墊；位於最頂部內連線級介電材料層上的介電鈍化層，其中介電鈍化層包括阻擋氫和水分擴散的介電鈍化材料；延伸穿過介電鈍化層並位於接合墊上的金屬凸塊結構，其中每個金屬凸塊結構包括具輪廓的底面，包括與接合墊的相應一者的頂面接觸的最底面段、與穿過介電鈍化層的相應開口的錐形側壁接觸的錐形表面段以及覆蓋介電鈍化層並具有從外周緣橫向向內偏移一橫向偏移距離的內周緣的環形表面段，此橫向偏移距離是接合墊的相應下方一者的寬度的至少8%。
本揭露實施例提供一種半導體結構，包括：第一半導體晶粒和含內連線結構。第一半導體晶粒包括：位於第一內連線級介電材料層內的第一金屬內連線結構；位於最頂部第一內連線級介電材料層上且電性連接到第一金屬內連線結構的相應一者的第一接合墊；位於最頂部第一內連線層介電材料層和第一接合墊上的介電鈍化層；以及延伸穿過介電鈍化層並位於第一接合墊上的第一金屬凸塊結構。第一金屬凸塊結構的每一者包括具輪廓的底面，包括與第一接合墊的相應一者的頂面接觸的最底面段以及覆蓋介電鈍化層且具有從外周緣橫向向內偏移一橫向偏移距離的內周緣的環形表面段。橫向偏移距離為第一接合墊中的相應下方一者的寬度的至少8%；含內連線結構包括第二金屬凸塊結構選自第二半導體晶粒、中介層或封裝基底；第一金屬凸塊結構透過焊料材料部分接合到第二金屬凸塊結構。
本揭露實施例提供一種半導體結構的製造方法，包括：在第一半導體晶粒的第一內連線級介電材料層內形成第一金屬內連線結構；在最頂部第一內連線級介電材料層上形成第一接合墊，其中第一接合墊電性連接到第一金屬內連線結構的相應一者；在最頂部第一內連線級介電材料層和第一接合墊上方形成介電鈍化層；以及在第一接合墊上形成穿過介電鈍化層的第一金屬凸塊結構，其中第一金屬凸塊結構中的每一者包括具輪廓的底面，包括與第一接合墊的相應一者的頂面接觸的最底面段以及覆蓋介電鈍化層且具有從外周緣橫向向內偏移一橫向偏移距離的內周緣的環形表面段，橫向偏移距離為第一接合墊的相應下方一者的寬度的至少8%。
以下的揭露內容提供許多不同的實施例或範例以實施本揭露實施例的不同特徵。在本揭露所述的各種範例中可重複使用參考標號及/或字母。這些重複是為了簡潔及清楚的目的，本身並不表示所揭露的各種實施例及/或配置之間有任何關係。此外，以下敘述構件及配置的特定範例，以簡化本揭露實施例的說明。當然，這些特定的範例僅為示範並非用以限定本揭露實施例。舉例而言，在以下的敘述中提及第一特徵形成於第二特徵上或上方，即表示其可包括第一特徵與第二特徵是直接接觸的實施例，亦可包括有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵可能未直接接觸的實施例。此外，本揭露可以在各種範例中重複標號及/或字母。這種重複是為了簡單和清楚的目的，且其本身並不限定所述的各種實施例及/或配置之間的關係。
此外，在此可使用與空間相關用詞。例如「底下」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，以便於描述圖式中繪示的一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包括使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，且在此使用的空間相關詞也可依此做同樣的解釋。除非另有明確說明，否則假設具有相同標號的每個元件具有相同的材料組成且具有相同厚度範圍內的厚度。
本揭露針對半導體裝置，特別是對於包括抗應力接合結構的半導體晶粒及其形成方法，現在將詳細說明本揭露的各個方面。
一般而言，本揭露所述的各種實施例方法和結構可用於提供包括高密度微凸塊陣列的半導體晶粒。根據本揭露的一方面，可以透過增加微凸塊和介電鈍化層之間的接觸面積來增強微凸塊和下層結構之間的黏著性。微凸塊可以包括具輪廓的底面，此底面包括增加對下層材料層的粘著性的環形表面段，下層材料層可以包括介電鈍化層及/或覆蓋介電材料層。現在將參照圖式說明本揭露實施例的方法和結構的各個方面。
第1圖是根據本揭露實施例之在形成互補式金屬氧化物半導體(CMOS)電晶體、嵌入介電材料層中的金屬內連線結構和連接通孔級介電層之後的範例性結構的垂直剖視圖。此範例性結構包括形成在介電材料層中的互補式金屬氧化物半導體(CMOS)電晶體和金屬內連線結構。具體而言，範例性結構包括半導體基底9，其可以是半導體基底，例如市售的矽晶圓。可以在半導體基底9的上部中形成包括例如氧化矽的介電材料的淺溝槽隔離結構720。可以在每個由淺溝槽隔離結構720的一部分橫向包圍的區域內形成適合的摻雜半導體阱，例如p型阱和n型阱。場效電晶體可以形成在半導體基底9的頂面上方。舉例而言，每個場效電晶體可以包括源極區732、汲極區738、半導體通道735和閘極結構750，其包括在源極區732和汲極區738之間延伸的半導體基底9的表面部分。每個閘極結構750可以包括閘極介電質752、閘極電極754、閘極覆蓋介電質758和介電閘極間隔物756。源極側金屬-半導體合金區742可以形成在每個源極區732上，且汲極側金屬-半導體合金區748可以形成在每個汲極區738上。雖然在圖式中繪示平面場效電晶體，但是在本揭露中明確考量到場效電晶體可以附加地或替代地包括鰭式場效電晶體(fin field effect transistor；FinFET)、環繞式閘極場效電晶體(gate-all-around field effect transistor；GAA FET)，或任何其他類型的場效電晶體(FET)的實施例。
形成在半導體基底9的頂面上的裝置可以包括場效電晶體701，例如互補式金屬氧化物半導體(CMOS)電晶體。可以在半導體基底9上形成附加的半導體裝置(例如電阻器、二極體、電容器等)。
隨後可以在半導體基底9和裝置(例如場效電晶體)上方形成嵌入於介電材料層(亦被稱為第一介電材料層)的各種金屬內連線結構(亦被稱為第一金屬內連線結構)。介電材料層可以包括例如接觸級介電材料層601、第一金屬線級介電材料層610、第二線和通孔級介電材料層620、第三線和通孔級介電材料層630以及第四線和通孔級介電材料層640。金屬內連線結構可以包括形成在接觸級介電材料層601中且與場效電晶體701的相應元件接觸的裝置接觸通孔結構612，包括形成在第一金屬線級介電材料層610中的第一金屬線結構618，包括形成在第二線和通孔級介電材料層620的下部中的第一金屬通孔結構622，包括形成在第二線和通孔級介電材料層620的上部的第二金屬線結構628，包括形成在第三線和通孔級介電材料層630的下部中的第二金屬通孔結構632，包括形成在第三線和通孔級介電材料層630的上部中的第三金屬線結構638，包括形成在第四線和通孔級介電材料層640的下部中的第三金屬通孔結構642，以及包括形成在第四線和通孔級介電材料層640的上部中的第四金屬線結構648。
每個介電材料層(601、610、620、630、640)可以包括介電材料，例如未摻雜的矽酸鹽玻璃、摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶系氟化碳、前述的多孔變體或前述的組合。每個金屬內連線結構(612、618、622、628、632、638、642、648)可以包括至少一種導電材料，其可以是金屬襯墊層(例如金屬氮化物或金屬碳化物)和金屬填充材料。每個金屬襯墊層可以包括TiN、TaN、WN、TiC、TaC和WC，且每個金屬填充材料部分可以包括 W、Cu、Al、Co、Ru、Mo、Ta、Ti、前述的合金及/或前述的組合。也可以使用在本揭露所考量的範圍內的其他適合的金屬填充材料。在一實施例中，第一金屬通孔結構622和第二金屬線結構628可以透過雙鑲嵌製程形成為整合的線和通孔結構，第二金屬通孔結構632和第三金屬線結構638可以形成為整合的線和通孔結構，及/或第三金屬通孔結構642和第四金屬線結構648可以形成為整合的線和通孔結構。雖然使用記憶體單元陣列形成在第四線和通孔級介電材料層640上方的實施例來說明本揭露，但是本揭露明確考量了記憶體單元陣列可以形成在不同金屬內連線層級的實施例。
介電材料層(601、610、620、630、640)可以位於相對於隨後要形成的記憶體單元陣列的較低層級。因此，介電材料層(601、610、620、630、640)在本揭露中被稱為下級介電層，亦即，介電材料層相對於隨後形成的記憶體單元陣列位於較低層級。金屬內連線結構(612、618、622、628、632、638、642、648)在本揭露中被稱為下級金屬內連線結構。金屬內連線結構(612、618、622、628、632、638、642、648)的子集包括嵌入在下級介電層中的下級金屬線(例如第四金屬線結構648)以及具有在包括下級介電層的最頂面的水平面內的頂面。一般而言，下級介電層(601、610、620、630、640)內的金屬線層的總數可以介於1到10的範圍內。
第2A圖至第2J圖是根據本揭露實施例之在接合墊、介電鈍化層、覆蓋介電材料層、金屬凸塊結構和焊料材料部分的形成期間範例性結構的第一配置的一部分依序的垂直剖視圖。
參照第2A圖，額外的金屬內連線層級可用於提供應力吸收結構，例如多通孔支撐結構(648、656)。每個多通孔支撐結構(648、656)可以被設計成從後續形成的覆蓋連接通孔結構所傳遞的機械應力分配至大於覆蓋連接通孔結構面積的區域上方。舉例而言，每個多通孔支撐結構(648、656)可以包括底部金屬板(其可以是例如第四金屬線結構648)，以及可以形成在介電材料層(例如第五線路和通孔級介電材料層650)的整合板和通孔組件656。整合板和通孔組件656可以包括頂部金屬板和複數個金屬通孔結構，這些金屬通孔結構與頂部金屬板鄰接並與底部金屬板的頂面接觸。整合板和通孔組件656可以透過在底部金屬板的每個區域上圖案化穿過第五線和通孔級介電材料層650的通孔陣列，透過在通孔陣列中和通孔級介電材料層650上方沉積至少一種金屬材料，以及透過圖案化至少一種金屬材料來形成。每個整合板和通路組件656可以具有平坦的頂面，亦即，完全位於水平面內的頂面。
參照第2B圖，另一介電材料層，在此稱為最頂部內連線級介電材料層660，可以沉積在第五線和通孔級介電材料層650和第五金屬內連線結構(其包括整合板和通孔組件656)。最頂部內連線級介電材料層660也可被稱為第一最頂部內連線級介電材料層。最頂部內連線級介電材料層660可包括可用於下方內連線級介電材料層的任何材料。最頂部內連線級介電材料層660的厚度可以介於約2微米到約20微米的範圍內，但也可以使用更小和更大的厚度。
舉例而言，透過施加且圖案化光阻層以及透過進行例如反應離子蝕刻製程的蝕刻製程將光阻層中的圖案轉移穿過最頂部內連線級介電材料層660，可以在整合板和通路組件656中的每一者上方形成穿過最頂部的內連線級介電材料層660的連接通孔空腔。整合板和通孔組件656的頂面可以物理地暴露在每個連接通孔空腔的底部。每個連接通孔空腔的最大橫向尺寸(例如每個連接通孔腔的上周緣的直徑)可以大於隨後要在上方沉積的金屬材料層的厚度的兩倍。舉例而言，每個連接通孔空腔的最大橫向尺寸可介於約1微米到約20微米的範圍內，例如約2微米到約15微米，但也可以使用更小和更大的最大橫向尺寸。
至少一種金屬材料(例如Cu、Mo、Co、Ru、W、TiN、TaN、WN，或前述的組合或堆疊)可例如透過物理氣相沉積沉積在連接通孔空腔中和最頂部內連線級介電材料層660的頂面上方。可以將至少一種金屬材料圖案化，例如透過在至少一種金屬材料上施加光阻層並且透過將光阻層中的圖案轉移穿過至少一種金屬材料。至少一種金屬材料的圖案化部分包括接觸多通孔支撐結構(648、656)中的相應一者的接合墊68。接合墊68也被稱為第一接合墊。
每個接合墊68可以包括連接通孔部分，位於相應的連接通孔空腔內，連接通孔空腔位於包括最頂部內連線級介電材料層660的頂面和接觸最頂部內連線級介電材料層660的水平頂面的墊板部分的水平面下方。連接通孔部分亦位於包括最頂部內連線級介電材料層660的頂面的水平面上方。接合墊68的每個連接通孔部分垂直延伸穿過最頂部內連線級介電材料層660，接合墊68的每個墊板部分覆蓋最頂部內連線級介電材料層660。
每個接合墊68的平行相對的側壁段對之間的最大橫向尺寸在本揭露中被稱為墊寬度PW。每個接合墊68的墊寬度PW可以介於約2微米到約40微米的範圍內，例如約3微米到約20微米，但也可以使用更小和更大的墊寬度PW。選擇性地，可以形成墊級金屬結構69，其可以包括金屬內連線結構(例如金屬線)及/或電感器結構。在一實施例中，接合墊68可以包括及/或可以基本上由銅組成。接合墊68的厚度可介於約2微米到約10微米的範圍內，但也可以使用更小和更大的厚度。接合墊68可以具有矩形、圓形或圓角矩形的水平截面形狀。一般而言，接合墊68可以位於最頂部的內連線級介電材料層660上，且可以電性連接到嵌入於內連線級介電材料層(610、620、 630、640、650、660)內的金屬內連線結構。
參照第2C圖，介電鈍化層72可以形成在最頂部內連線級介電材料層660和接合墊68的正上方。介電鈍化層72包括及/或基本上由阻擋氫和水分的擴散的介電鈍化材料組成。在一實施例中，介電鈍化層72的介電鈍化材料可以選自氮化矽和碳氮化矽。在一實施例中，介電鈍化層72可以透過共形沉積製程例如化學氣相沉積製程形成。介電鈍化層72的厚度可介於約100奈米到約1,000奈米的範圍內，例如約200奈米到約500奈米，但是也可以使用更小和更大的厚度。
在一實施例中，介電鈍化層72包括接觸最頂部內連線級介電材料層660的水平延伸段721、接觸接合墊68的側壁的垂直延伸段722以及接觸接合墊68的頂面的覆蓋段723。每個覆蓋段723可以接觸相應的下方的接合墊68的整個頂面。可以物理地暴露介電鈍化層72的垂直延伸段722的外側壁。
參照第2D圖，可以在介電鈍化層72上方形成覆蓋介電材料層74，例如透過沉積覆蓋介電材料和隨後平坦化覆蓋介電材料。覆蓋介電材料的平坦化可以透過凹陷蝕刻製程或透過化學機械拋光製程來進行。在一實施例中，覆蓋介電材料層74的整個頂面可以形成在水平平面內。介電鈍化層72的最頂面(例如覆蓋段723的頂面)與覆蓋介電材料層74的頂面之間的垂直距離可以介於約100奈米到約2微米的範圍內，例如約200奈米到約1.5微米及/或約300奈米到約1微米，但也可以使用更小和更大的垂直距離。在一實施例中，介電鈍化層72的最頂面與覆蓋介電材料層74的頂面之間的垂直距離與介電鈍化層72的厚度的比值可以大於約1.0，且可介於約1.0到約3.0的範圍內。
在一實施例中，覆蓋介電材料層74可以包括阻止氫和水分擴散的附加介電鈍化材料。在一實施例中，覆蓋介電材料層74的附加介電鈍化材料可以選自氮化矽和碳氮化矽。在一實施例中，覆蓋介電材料層74的附加介電鈍化材料可以不同於介電鈍化層72的介電鈍化材料。在一實施例中，介電鈍化層72包括氮化矽，且覆蓋介電材料層74包括碳氮化矽。在另一實施例中，介電鈍化層72包括碳氮化矽，而覆蓋介電材料層74包括氮化矽。
參照第2E圖，可以在覆蓋介電材料層74上施加光阻層77，且可進行微影圖案化以在光阻層77中形成開口。在一實施例中，接合墊68可以形成為接合墊68的二維週期性陣列，例如矩形週期性陣列或六邊形週期性陣列。在此情況下，光阻層77中的開口可以具有與下方的二維接合墊68陣列相同的二維週期性。在一實施例中，穿過光阻層77的每個開口的形狀可以是圓形的，且可以具有小於接合墊68的墊寬度PW的直徑。在一實施例中，穿過光阻層77的每個開口的區域在平面圖(例如俯視圖)中可以完全位於下方的接合墊68的區域內。在一實施例中，穿過光阻層77的每個開口的整個周緣可以從下方的接合墊68的側壁橫向向內偏移。在一實施例中，光阻層77中開口的直徑與下方接合墊68的墊寬度PW的比值可介於約0.5到約0.8的範圍內，但也可以使用更小和更大的比值。
可以進行非等向性蝕刻製程以將光阻層77中的開口的圖案轉移穿過覆蓋介電材料層74和介電鈍化層72的下方部分。可以形成具有錐形表面的開口穿過覆蓋介電材料層74和介電鈍化層72。一般而言，覆蓋介電材料層74的錐形側壁的錐角和介電鈍化層72的錐形側壁的錐角可以相同或不同。覆蓋介電材料層74的錐形側壁的錐角(從垂直方向測量)可以介於約30度到約75度的範圍內，例如約40度到約65度，但也可以使用更小和更大的錐角。介電鈍化層72的錐形側壁的錐角(從垂直方向測量)可以介於約35度到約80度的範圍內，例如約45度到約70度，但也可以使用更小和更大的錐角。在一實施例中，介電鈍化層72的錐形側壁的錐角可以大於覆蓋介電材料層74的錐形側壁的錐角。
在非等向性蝕刻製程之後，可以物理地暴露每個接合墊68的平坦頂面部分。在一實施例中，接合墊68的每個物理暴露的平坦頂面部分可以具有圓形形狀，其直徑在本揭露中被稱為底部墊開口寬度BPOW。底部墊開口寬度BPOW與墊寬度PW的比值可以介於約0.3到約0.7的範圍內，例如約0.35到約0.65，但是也可以使用更小和更大的比值。
參照第2E圖，可選擇地進行選擇性蝕刻製程以使覆蓋介電材料層74的物理暴露表面相對於介電鈍化層72選擇性的凹陷。覆蓋介電材料層74的凹陷距離可介於約1奈米到約100奈米的範圍內，例如約3奈米到約50奈米，但可以使用更小或更大的凹槽距離。選擇性蝕刻製程可以包括等向性蝕刻製程或非等向性蝕刻製程。在替代實施例中，選擇性蝕刻製程可以在第2D圖的非等向性蝕刻製程之後且在移除圖案化光阻層77之前進行。
參照第2F圖，穿過覆蓋介電材料層74的每個錐形開口的頂部周緣可以是圓形的，且可以具有在本揭露中被稱為頂部墊開口寬度TPOW的橫向尺寸(即直徑)。頂部墊開口寬度TPOW與底部墊開口寬度BPOW的比值可以介於約1.13到約1.30的範圍內，例如約1.16到約1.24，但也可以使用更小和更大的比值。舉例而言，可以透過灰化來移除光阻層77。
穿過介電鈍化層72的每個錐形開口的頂部周緣可以是圓形的，且可以具有橫向尺寸(即直徑)，其在本揭露中被稱為中間墊開口寬度IPOW。穿過介電鈍化層72的每個錐形開口的底部周緣可以是圓形的，且可以具有橫向尺寸(即直徑)，在本揭露中被稱為底部墊開口寬度BPOW。在穿過覆蓋介電材料層74的錐形開口的底部周緣和穿過介電鈍化層72的下層錐形開口的頂部周緣之間可以存在橫向偏移量Δ。橫向偏移量Δ可以與選擇性蝕刻製程的凹陷距離相同，且可以介於約1奈米到約100奈米的範圍內，例如約3奈米到約50奈米，但也可以使用更小和更大的凹陷距離。
參照第2G圖，連續金屬種子層802L可以沉積在介電鈍化層72、覆蓋介電質材料層74和接合墊68的物理暴露表面正上方。連續金屬種子層802L包括連續金屬種子材料，例如Ti、Ta、W、TiN、TaN或WN。在一實施例中，可以透過物理沉積製程來沉積連續金屬種子層802L。連續金屬種子層802L可以沉積在穿過介電鈍化層72的覆蓋段723的開口中以及接合墊68的物理暴露表面上。連續金屬種子層802L的厚度可介於約30奈米至約300奈米，但也可以使用更小和更大的厚度。
參照第2H圖，可以在連續金屬種子層802L上方形成光阻層87，且可以進行微影圖案化以在穿過覆蓋介電材料層74的每個開口上方形成開口。光阻層87的厚度可以大於隨後形成的銅柱結構的高度。舉例而言，在覆蓋介電材料層74的頂面上測量的光阻層87的厚度可以介於約2微米到約30微米的範圍內，例如約3微米到約20微米，但也可以使用更小和更大的厚度。在一實施例中，光阻層87中的開口可以具有圓柱形的相應形狀，此圓柱形的直徑在本揭露中被稱為凸塊寬度BW。在一實施例中，光阻層87中的每個開口可以具有各自的周緣，此周緣完全位於下方的接合墊PW的區域內。
參照第2I圖，銅柱結構804可以例如透過電鍍形成在光阻層87中的開口內以及連續金屬種子層802L的物理暴露金屬表面的正上方。位於光阻層87中的相應開口內的每個電鍍材料部分構成銅柱結構804。每個銅柱結構804可以具有凸塊寬度BW的直徑。墊寬度PW與凸塊寬度BW的比值可以介於約1.01到約1.60的範圍內，但也可以使用更小和更大的比值。銅柱結構804可以具有與接合墊68相同的二維週期性。墊寬度PW與接合墊68的二維陣列在任何週期性方向上的週期性的比值可以介於約0.20到約0.50，但也可以使用更小和更大的比值。
銅柱結構804的側壁和垂直平面(包括穿過覆蓋介電材料層74的下方開口的錐形側壁的頂部周緣的最近部分)之間的橫向偏移距離在本揭露中被稱為第一橫向偏移距離ENA。在一實施例中，第一橫向偏移距離ENA與墊寬度PW的比值大於0.08，且可以介於約0.08到約0.20的範圍內，例如約0.11到約0.16。根據本揭露的一方面，將第一橫向偏移距離ENA與墊寬度PW的比值選擇在約0.08到約0.20的範圍內，可以增強將形成的金屬凸塊結構與介電鈍化層72、覆蓋介電材料層74的黏著性。
銅柱結構804的側壁與包括下方接合墊68的最近側壁的垂直平面之間的橫向偏移距離在本揭露中被稱為第二橫向偏移距離ENB。在一實施例中，第二橫向偏移距離ENB與墊寬度PW的比值大於0.07，且可以介於約0.07到約0.18的範圍內，例如約0.10到約0.15。根據本揭露的一方面，將第二橫向偏移距離ENB與墊寬度PW的比值選擇在約0.07到約0.18的範圍內，可增強待形成的金屬凸塊結構與介電鈍化層72、覆蓋介電材料層74的黏著性。
參照第2J圖，可相對於銅柱結構804和連續金屬種子層802L例如透過灰化選擇性地移除光阻層87。可進行蝕刻製程以蝕刻連續金屬種子層802L的物理暴露部分。蝕刻製程可以包括非等向性蝕刻製程或等向性蝕刻製程。連續金屬種子層802L的每個圖案化部分包括金屬種子層802。金屬種子層802和銅柱結構804的每個連續組合構成金屬凸塊結構80。
參照第2K圖、第2L圖和第3圖，焊料材料部分130可以附接到每個金屬凸塊結構80的頂面。在一實施例中，每個金屬凸塊結構80在沿垂直於最頂部內連線級介電材料層660的頂面的方向的平面圖中可以完全位於相應下方的一個接合墊68的區域內。
一般而言，金屬凸塊結構80可以穿過介電鈍化層72形成在第一接合墊68上。第一金屬凸塊結構80中的每一者都包括具輪廓的底面，此底面包括與接合墊68的相應一者的頂面接觸的最底面段BSS、與穿過介電鈍化層72的相應開口的錐形側壁接觸的第一錐形表面段TSS1以及覆蓋介電鈍化層72並具有從外周緣橫向向內偏移第一橫向偏移距離ENA的內周緣的第一環形表面段ASS1。第一橫向偏移距離ENA是相應下方第一接合墊68的寬度(即墊寬度PW)的至少8%。在一實施例中，第一環形表面段ASS1的內周緣的直徑可以與頂部墊開口寬度TPOW相同。在一實施例中，第一環形表面段ASS1的外周緣可以與金屬凸塊結構80的圓柱形側壁的底周緣相同。
在一實施例中，覆蓋介電材料層74可以覆蓋介電鈍化層72，且每個金屬凸塊結構80包括與穿過覆蓋介電材料層74的相應開口的錐形側壁接觸的附加錐形表面段，即第二錐形側壁段TSS2。
在一些實施例中，覆蓋介電材料層74包括在未被金屬凸塊結構覆蓋的區域上延伸的水平頂面，且覆蓋介電材料層74的圓柱形表面段在金屬凸塊結構80中的每一者的底周緣和覆蓋介電材料層74的水平頂面的相應周緣之間延伸。
在一實施例中，每個金屬凸塊結構80的第一環形表面段ASSl與覆蓋介電材料層74的相應環形表面段接觸，且每個金屬凸塊結構80包括附加的環形表面段(即第二環形表面段ASS2)，與介電質鈍化層72的覆蓋段723的頂面的相應環形表面段接觸，覆蓋段723覆蓋接合墊68的相應一者。
參照第4圖，繪示第一半導體晶粒700，包括第3圖所示的範例性結構的第一配置。提供含內連線結構200，在其配合表面上具有第二金屬凸塊結構280的陣列。含內連線結構200上的第二金屬凸塊結構280的陣列可以具有第一半導體晶粒700上的第一金屬凸塊結構80的陣列的鏡像圖案。
一般而言，含內連線結構200可以包括任何結構，包括嵌入介電材料層內的金屬內連線結構。舉例而言，含內連線結構200可以包括第二半導體晶粒、中介層或封裝基底。金屬內連線結構可以包括形成在基於氧化矽的介電材料層中的傳統金屬內連線結構，如在後端(back-end-of-line；BEOL)半導體加工步驟中所使用的，或嵌入在聚合物層內的重分佈結構。第一半導體晶粒700的第一金屬凸塊結構80可以透過焊料材料部分130接合到含內連線結構200的第二金屬凸塊結構280。
參照第5A圖和第5B圖，底部填充材料部分90可以施加到第一半導體晶粒700和含內連線結構200之間的間隙中。底部填充材料部分90可以包括本技術領域中已知的任何介電底部填充材料。底部填充材料部分90可以與焊料材料部分130、第一半導體晶粒700的第一金屬凸塊結構80和含內連線結構200的第二金屬凸塊結構280接觸。在一實施例中，底部填充材料部分90可以與覆蓋介電材料層74的水平頂面和垂直側壁(例如圓柱形表面段)接觸。
在一實施例中，範例性結構的第一配置可以包括位於第一內連線級介電材料層(610、620、630、640、650、660)內的第一金屬內連線結構；位於最頂部第一內連線級介電材料層660上且電性連接到第一金屬內連線結構的相應一者的第一接合墊68；位於最頂部第一內連線層介電材料層660和第一接合墊68上的介電鈍化層72；延伸穿過介電鈍化層72並位於第一接合墊68上的第一金屬凸塊結構80。第一金屬凸塊結構80中的每一者都包括具輪廓的底面，此底面包括與接合墊68的相應一者的頂面接觸的最底面部分以及覆蓋介電鈍化層72且與介電鈍化層72垂直分隔開，並具有從外周緣橫向向內偏移至少8%的橫向偏移距離的內周緣的環形表面部分。橫向偏移距離為下方的相應一個第一接合墊68的寬度。
第6A圖至第6E圖是根據本揭露實施例之在接合墊、介電鈍化層、金屬凸塊結構和焊料材料部分的形成期間範例性結構的第二配置的一部分依序的垂直剖視圖。
參照第6A圖，範例性結構的第二配置可以與第2C圖所示的範例性結構的第一配置相同。
參照第6B圖，可以在介電鈍化層72上施加光阻層77，且可以進行微影圖案化以在光阻層77中形成開口。在一實施例中，接合墊68可以形成為接合墊68的二維週期性陣列，例如矩形週期性陣列或六邊形週期性陣列。在此情況下，光阻層77中的開口可以具有與下方的二維鍵合墊68陣列相同的二維週期性。在一實施例中，穿過光阻層77的每個開口的形狀可以是圓形的，且可以具有小於接合墊68的墊寬度PW的直徑。在一實施例中，穿過光阻層77的每個開口的區域在平面圖(例如俯視圖)中可以完全位於下方的接合墊68的區域內。在一實施例中，穿過光阻層77的每個開口的整個周緣可以從下方的接合墊68的側壁橫向向內偏移。在一實施例中，光阻層77中開口的直徑與下方接合墊68的墊寬度PW的比值可以介於約0.5到約0.8的範圍內，但也可以使用更小和更大的比值。
可以進行非等向性蝕刻製程以將光阻層77中的開口圖案轉移穿過介電鈍化層72的下方部分。形成具有錐形表面的開口穿過介電鈍化層72。介電鈍化層72的錐形側壁的錐角(從垂直方向測量)可以介於約35度到約80度的範圍內，例如約45度到約70度，但也可以使用更小和更大的錐角。
在非等向性蝕刻製程之後，可以物理地暴露每個接合墊68的平坦頂面部分。在一實施例中，接合墊68的每個物理暴露的平面頂面部分可以具有圓形的形狀，其直徑在本揭露中被稱為底部墊開口寬度BPOW。底部墊開口寬度BPOW與墊寬度PW的比值可以介於約0.3到約0.7的範圍內，例如約0.35到約0.65，但是也可以使用更小和更大的比值。穿過介電鈍化層72的每個開口的錐形表面的頂部周緣可以具有圓形形狀，其直徑在本揭露中被稱為頂部墊開口寬度TPOW。頂部墊開口寬度TPOW與底部墊開口寬度TPOW的比值可以介於約1.13到約1.30的範圍內，例如約1.16到約1.24，但也可以使用更小和更大的比值。舉例而言，可以透過灰化移除光阻層77。
參照第6C圖，可以進行第2F圖和第2G圖的加工步驟以形成連續金屬種子層802L和銅層804L。連續金屬種子層802L和銅層804L中的每一者的厚度和材料組成可以與範例性結構的第一配置相同。
參照第6D圖，可以進行第2H圖的加工步驟以將銅層804L圖案化為銅柱結構804。每個銅柱結構804可以具有凸塊寬度BW的直徑。墊寬度PW與凸塊寬度BW的比值可介於約1.01到約1.60的範圍內，但也可以使用更小和更大的比值。銅柱結構804可以具有與接合墊68相同的二維週期性。墊寬度PW與接合墊68的二維陣列在任何週期性方向上的週期性的比值可以介於約0.20到約0.50，但也可以使用更小和更大的比值。
銅柱結構804的側壁與包括穿過介電鈍化層72的下方開口的錐形側壁的頂部周緣的最近部分的垂直平面之間的橫向偏移距離在本揭露中被稱為第一橫向偏移距離ENA。在一實施例中，第一橫向偏移距離ENA與墊寬度PW的比值大於0.08，且可介於約0.08到約0.20的範圍內，例如約0.11到約0.16。根據本揭露的一方面，將第一橫向偏移距離ENA與墊寬度PW的比值選擇在約0.08到約0.20的範圍內，加強了待形成的金屬凸塊結構對介電鈍化層72的黏著性。
銅柱結構804的側壁與包括下方接合墊68的最近側壁的垂直平面之間的橫向偏移距離在本揭露中被稱為第二橫向偏移距離ENB。在一實施例中，第二橫向偏移距離ENB與墊寬度PW的比值大於0.07，且可以介於約0.07到約0.18的範圍內，例如約0.10到約0.15。根據本揭露的一方面，將第二橫向偏移距離ENB與墊寬度PW的比值選擇在約0.07到約0.18的範圍內，加強了待形成的金屬凸塊結構與介電鈍化層72、覆蓋介電材料層74的黏著性。
參照第6E圖，可以進行第2J圖、第2K圖、第2L圖和第3圖的加工步驟以形成金屬凸塊結構80。在一實施例中，在平面圖中，每個金屬凸塊結構80可以沿著垂直於最頂部內連線級介電材料層660的頂面的方向完全位於相應下方接合墊68的其中一者的區域內。
一般而言，金屬凸塊結構80可以穿過介電鈍化層72形成在第一接合墊68上。第一金屬凸塊結構80中的每一者都包括具輪廓的底面，此底面包括與接合墊68中的相應一者的頂面接觸的最底面段BSS、與穿過介電鈍化層72的相應開口的錐形側壁接觸的第一錐形表面段TSS1以及覆蓋介電鈍化層72並具有從外周緣橫向向內偏移第一橫向偏移距離ENA的內周緣的第一環形表面段ASS1。第一橫向偏移距離ENA是相應下方第一接合墊68的寬度(即墊寬度PW)的至少8%。在一實施例中，第一環形表面段ASS1的內周緣的直徑可以與頂部墊開口寬度TPOW相同。在一實施例中，第一環形表面段ASS1的外周緣可以與金屬凸塊結構80的圓柱形側壁的底周緣相同。在一實施例中，每個金屬凸塊結構80的第一環形表面段ASS1與介電鈍化層72的相應環形表面段接觸。
參照第7圖，可以進行第4圖、第5A圖和第5B圖的加工步驟以形成包括第一半導體晶粒700和含內連線結構200的接合結構。具體而言，可以將底部填充材料部分90施加到第一半導體晶粒700和含內連線結構200之間的間隙中。底部填充材料部分90可以包括本技術領域已知的任何介電底部填充材料。底部填充材料部分90可以與焊料材料部分130、第一半導體晶粒700的第一金屬凸塊結構80和含內連線結構200的第二金屬凸塊結構280接觸。在一實施例中，底部填充材料部分90可以與介電鈍化層72的水平頂面接觸。
在一實施例中，範例性結構的第二配置可以包括位於第一內連線級介電材料層(610、620、630、640、650、660)內的第一金屬內連線結構；位於最頂部第一內連線級介電材料層660上並且電性連接到第一金屬內連線結構的相應一者的第一接合墊68；位於最頂部第一內連線層介電材料層660和第一接合墊68上的介電鈍化層72；延伸穿過介電鈍化層72並位於第一接合墊68上的第一金屬凸塊結構80。第一金屬凸塊結構80中的每一者都包括具輪廓的底面，此底面包括與接合墊68的相應一者的頂面接觸的最底面部分以及覆蓋並直接接觸介電鈍化層72且具有從外周緣橫向向內偏移一橫向偏移距離的內周緣的環形表面段，橫向偏移距離至少為第一接合墊68中的相應下方一者的寬度的8%。
第8A圖至第8I圖是根據本揭露實施例之在接合墊、介電鈍化層、覆蓋介電材料層、金屬凸塊結構和焊料材料部分的形成期間範例性結構的第三配置的一部分依序的垂直剖視圖。
參照第8A圖，範例性結構的第三配置可以從第2C圖所示的範例性結構的第一配置衍生出，透過在介電鈍化層72上方形成覆蓋介電材料層174。根據本揭露的一個方面，覆蓋介電材料層174包括例如聚醯亞胺的聚合物材料。在一實施例中，可以透過旋塗來沉積覆蓋介電材料層174的聚合物材料以提供平坦的水平頂面。介電鈍化層72的頂面(例如覆蓋段723的頂面)與覆蓋介電材料層174的頂面之間的垂直距離可以介於約100奈米到約2微米的範圍內，例如約200奈米到約1.5微米及/或約300奈米到約1微米，但也可以使用更小和更大的垂直距離。在一實施例中，介電鈍化層72的最頂面與覆蓋介電材料層174的頂面之間的垂直距離與介電鈍化層72的厚度的比值可以大於1.0，且可以介於約1.0到約3.0的範圍內。
參照第8B圖，光阻層77可以施加在覆蓋介電材料層174上，且可以進行微影圖案化以在光阻層77中形成開口。在一實施例中，接合墊68可以形成為接合墊68的二維週期性陣列，例如矩形週期性陣列或六邊形週期性陣列。在此情況下，光阻層77中的開口可以具有與下方的二維接合墊68陣列相同的二維週期性。在一實施例中，穿過光阻層77的每個開口的形狀可以是圓形，且可以具有小於接合墊68的墊寬度PW的直徑。在一實施例中，穿過光阻層77的每個開口的區域可以在平面圖(例如俯視圖)中完全位於下方接合墊68的區域內。在一實施例中，穿過光阻層77的每個開口的整個周緣可以從下方的接合墊68的側壁橫向向內偏移。在一實施例中，光阻層77中開口的直徑與下方接合墊68的墊寬度PW的比值可以介於約0.5到約0.8的範圍內，但是也可以使用更小和更大的比值。
可以進行非等向性蝕刻製程以將光阻層77中的開口圖案轉移穿過覆蓋介電材料層174的下層部分。形成具有錐形表面的開口穿過覆蓋介電材料層174和介電鈍化層72。
在替代實施例中，覆蓋介電材料層174可以包括可透過微影曝光和顯影圖案化的光敏聚合物材料。在此情況下，可以在不使用光阻層77的情況下將覆蓋介電材料層174圖案化。
參照第8C圖，可以例如透過灰化或透過溶解在溶劑中來選擇性地移除覆蓋介電材料層174的光阻層77。可以進行退火製程以固化覆蓋介電材料層174的聚合物材料。覆蓋介電材料層174的聚合物材料的收縮導致在穿過覆蓋介電材料層174的開口周圍形成錐形表面。覆蓋介電材料層174的錐形側壁的錐角(如由垂直方向測量)可以介於約30度到約75度的範圍內，例如約40度到約65度，但是也可以使用更小和更大的錐角。在一實施例中，介電鈍化層72的每個物理暴露的平面頂面部分可以是具有直徑的圓形形狀。
參照第8D圖，可以進行非等向性蝕刻製程以蝕刻介電鈍化層72未被覆蓋介電材料層174掩蔽的部分。在非等向性蝕刻製程之後可以物理地暴露每個接合墊68的平坦頂面部分。在一實施例中，接合墊68的每個物理暴露的平面頂面部分可以具有圓形形狀，其直徑在本揭露中被稱為底部墊開口寬度BPOW。底部墊開口寬度BPOW與墊寬度PW的比值可以介於約0.3到約0.7的範圍內，例如約0.35到約0.65，但是也可以使用更小和更大的比值。
可以選擇性地進行選擇性蝕刻製程以使覆蓋介電材料層174的物理暴露表面相對於介電鈍化層72選擇性地凹陷。覆蓋介電材料層174的凹陷距離可以介於約1奈米到約100奈米的範圍內，例如約3奈米到約50奈米，但是也可以使用更小和更大的凹陷距離。選擇性蝕刻製程可以包括等向性蝕刻製程或非等向性蝕刻製程。
穿過覆蓋介電材料層174的每個錐形開口的頂部周緣可以是圓形的，且可以具有橫向尺寸(即直徑)，其在本揭露中被稱為頂部墊開口寬度TPOW。頂部墊開口寬度TPOW與底部墊開口寬度BPOW的比值可以介於約1.13到約1.30的範圍內，例如約1.16到約1.24，但也可以使用更小和更大的比值。
一般而言，覆蓋介電材料層174的錐形側壁的錐角和介電鈍化層72的錐形側壁的錐角可以相同或不同。覆蓋介電材料層174的錐形側壁的錐角(從垂直方向測量)可介於約30度到約75度的範圍內，例如約40度到約65度，但也可以使用更小和更大的錐角。介電鈍化層72的錐形側壁的錐角(從垂直方向測量)可以介於約35度到約80度的範圍內，例如約45度到約70度，但也可以使用更小和更大的錐角。在一實施例中，介電鈍化層72的錐形側壁的錐角可以大於覆蓋介電材料層174的錐形側壁的錐角。
透過介電鈍化層72的每個錐形開口的頂部周緣可以是圓形的，且可以具有橫向尺寸(即直徑)，其在本揭露中被稱為中間墊開口寬度IPOW。在穿過覆蓋介電材料層174的錐形開口的底部周緣和穿過介電鈍化層72的下方錐形開口的頂部周緣之間可以存在橫向偏移量Δ。橫向偏移量Δ可以與選擇性蝕刻製程的凹陷距離相同，且可以介於約1奈米到約100奈米的範圍內，例如約3奈米到約50奈米，但也可以使用更小和更大的凹陷距離。
參照第8E圖，連續金屬種子層802L可以沉積在介電鈍化層72、覆蓋介電質材料層174和接合墊68的物理暴露表面正上方。連續金屬種子層802L包括連續金屬種子材料，例如Ti、Ta、W、TiN、TaN或WN。在一實施例中，可以透過物理沉積製程來沉積連續金屬種子層802L。連續金屬種子層802L可以沉積在穿過介電鈍化層72的覆蓋段723的開口中以及接合墊68的物理暴露表面上。連續金屬種子層802L的厚度可介於約30奈米至300奈米，但也可以使用更小和更大的厚度。
參照第8F圖，可以在連續金屬種子層802L上方形成光阻層87，且可以進行微影圖案化以在穿過覆蓋介電材料層174的每個開口上方形成開口。光阻層87的厚度可以大於隨後形成的銅柱結構的高度。舉例而言，在覆蓋介電材料層174的頂面上測量的光阻層87的厚度可介於約2微米到約30微米的範圍內，例如約3微米到20微米，但是也可以使用更小和更大的厚度可以。在一實施例中，光阻層87中的開口可以具有圓柱的相應形狀，此圓柱的直徑在本揭露中被稱為凸塊寬度BW。在一實施例中，光阻層87中的每個開口可以具有相應的周緣，這些周緣完全位於下方的接合墊68的區域內。
參照第8G圖，銅柱結構804可以例如透過電鍍形成在光阻層87中的開口內且在連續金屬種子層802L的物理暴露金屬表面正上方。位於光阻層87中的相應開口內的每個電鍍材料部分構成銅柱結構804。每個銅柱結構804可以具有凸塊寬度BW的直徑。墊寬度PW與凸塊寬度BW的比值可以介於約1.01到約1.60的範圍內，但也可以使用更小和更大的比值。銅柱結構804可以具有與接合墊68相同的二維週期性。墊寬度PW與接合墊68的二維陣列在任何週期性方向上的週期性的比值可以介於約0.20到約0.50，但也可以使用更小和更大的比值。
銅柱結構804的側壁與包括穿過覆蓋介電材料層174的下方開口的錐形側壁的頂部周緣的最近部分的垂直平面之間的橫向偏移距離在本揭露中被稱為第一橫向偏移距離ENA。在一實施例中，第一橫向偏移距離ENA與墊寬度PW的比值大於0.08，且可以介於約0.08到約0.20的範圍內，例如約0.11到約0.16。根據本揭露的一方面，將第一橫向偏移距離ENA與墊寬度PW的比值選擇在約0.08到約0.20的範圍內，增強了待形成的金屬凸塊結構對介電鈍化層72和覆蓋介電材料層174的黏著性。
銅柱結構804的側壁與包括下方接合墊68的最近側壁的垂直平面之間的橫向偏移距離在本揭露中被稱為第二橫向偏移距離ENB。在一實施例中，第二橫向偏移距離ENB與墊寬度PW的比值大於0.07，且可以介於約0.07到約0.18的範圍內，例如約0.10到約0.15。根據本揭露的一方面，將第二橫向偏移距離ENB與墊寬度PW的比值選擇在約0.07到約0.18的範圍內，增強了待形成的金屬凸塊結構與介電鈍化層72、覆蓋介電材料層174的黏著性。
參照第8H圖，可以例如透過灰化相對於銅柱結構804和連續金屬種子層802L選擇性地移除光阻層87。可以進行蝕刻製程以蝕刻連續金屬種子層802L的物理暴露部分。蝕刻製程可以包括非等向性蝕刻製程或等向性蝕刻製程。連續金屬種子層802L的每個圖案化部分包括金屬種子層802。金屬種子層802和銅柱結構804的每個連續組合構成金屬凸塊結構80。
參照第8I圖，焊料部分130可以附接到每個金屬凸塊結構80的頂面。在一實施例中，每個金屬凸塊結構80可以在沿垂直於最頂部內連線級介電材料層660的頂面的方向的平面圖中完全位於接合墊68的相應下方一者的區域內。
一般而言，金屬凸塊結構80可以透過介電鈍化層72形成在第一接合墊68上。第一金屬凸塊結構80中的每一者包括具輪廓的底面，此底面包括與接合墊68中的相應一者的頂面接觸的最底面段BSS、與穿過介電鈍化層72的相應開口的錐形側壁接觸的第一錐形表面段TSS1以及覆蓋介電鈍化層72並具有從外周緣橫向向內偏移第一橫向偏移距離ENA的內周緣的第一環形表面段ASS1。第一橫向偏移距離ENA是相應下方的第一接合墊68的寬度(即墊寬度PW)的至少8%。在一實施例中，第一環形表面段ASS1的內周緣的直徑可以與頂部墊開口寬度TPOW相同。在一實施例中，第一環形表面段ASS1的外周緣可以與金屬凸塊結構80的圓柱形側壁的底周緣相同。
在一實施例中，覆蓋介電材料層174可以覆蓋介電鈍化層72，且每個金屬凸塊結構80包括與穿過覆蓋介電材料層174的相應開口的錐形側壁接觸的附加錐形表面段，即第二錐形側壁段TSS2。
在一些實施例中，覆蓋介電材料層174包括在未被金屬凸塊結構覆蓋的區域上方延伸的水平頂面，且覆蓋介電材料層174的圓柱形表面段在金屬凸塊結構80中的每一者的底部周緣和覆蓋介電材料層174的水平頂面的相應周緣之間延伸。
在一實施例中，每個金屬凸塊結構80的第一環形表面段ASSl與覆蓋介電材料層174的相應環形表面段接觸，且每個金屬凸塊結構80包括附加的環形表面段(即第二環形表面段ASS2)，與介電鈍化層72的覆蓋段723的頂面的相應環形表面段接觸，覆蓋段723覆蓋接合墊68的相應一者。
參考第9圖，繪示第一半導體晶粒700，包括第8I圖所示的範例性結構的第三配置。提供含內連線結構200，在配合表面上具有第二金屬凸塊結構280的陣列。含內連線結構200上的第二金屬凸塊結構280的陣列可以具有第一半導體晶粒700上的第一金屬凸塊結構80的陣列的鏡像圖案。
一般而言，含內連線結構200可以包括具有嵌入介電材料層內的金屬內連線結構的任何結構。舉例而言，含內連線結構200可以包括第二半導體晶粒、中介層或封裝基底。金屬內連線結構可以包括形成在基於氧化矽的介電材料層中的傳統金屬內連線結構，如在後端(BEOL)半導體加工步驟中所使用的，或嵌入在聚合物層內的重分佈結構。第一半導體晶粒700的第一金屬凸塊結構80可以透過焊料材料部分130接合到含內連線結構200的第二金屬凸塊結構280。
可將底部填充材料部分90施加到第一半導體晶粒700和含內連線結構200之間的間隙中。底部填充材料部分90可以包括本技術領域已知的任何介電底部填充材料。底部填充材料部分90可以與焊料材料部分130、第一半導體晶粒700的第一金屬凸塊結構80和含內連線結構200的第二金屬凸塊結構280接觸。在一實施例中，底部填充材料部分90可以與覆蓋介電材料層174的水平頂面和垂直側壁(例如圓柱形表面段)接觸。
在一實施例中，範例性結構的第三配置可以包括位於第一內連線級介電材料層(610、620、630、640、650、660)內的第一金屬內連線結構；位於最頂部第一內連線級介電材料層660上且電性連接到第一金屬內連線結構的相應一者的第一接合墊68；位於最頂部第一內連線層介電材料層660和第一接合墊68上的介電鈍化層72；延伸穿過介電鈍化層72並位於第一接合墊68上的第一金屬凸塊結構80。第一金屬凸塊結構80中的每一者都包括具輪廓的底面，此底面包括與接合墊68的相應一者的頂面接觸的最底面段及覆蓋介電鈍化層72並與介電鈍化層72垂直分隔開，且具有從外周緣橫向向內偏移一橫向偏移距離的內周緣的環形表面部分。橫向偏移距離是接合墊68的相應下方一者的寬度的至少8%。在一實施例中，覆蓋介電材料包括聚合物材料。
參照第10圖，流程圖繪示根據本揭露實施例的形成半導體結構的步驟。
參照步驟1010和第1圖、第2A圖，第一金屬內連線結構形成在第一半導體晶粒的第一內連線級介電材料層(610、620、630、640、650、660)內。
參照步驟1020和第2B圖、第6A圖、第8A圖，第一接合墊68形成在最頂部第一內連線級介電材料層660上。第一接合墊68電性連接到第一金屬內連線結構中的相應一者。
參照步驟1030和第2C圖、第6A圖、第8A圖，介電鈍化層72可以形成在最頂部第一內連線級介電材料層660和第一接合墊68上方。
參照步驟1040和第2D圖至第2L圖、第3圖、第4圖、第5A圖、第5B圖、第6B圖至第6E圖、第7圖、第8A圖至第8I圖和第9圖，可以形成第一金屬凸塊結構80穿過介電鈍化層72而形成在第一接合墊68上。第一金屬凸塊結構80包括具輪廓的底面，此底面包括與接合墊68中的相應一者的頂面接觸的最底面段BSS，以及覆蓋介電鈍化層72並具有從外周緣橫向向內偏移一橫向偏移距離的內周緣的環形表面部分ASS1，橫向偏移距離是第一接合墊的相應下方一者的寬度的至少8%。
參照所有圖式且根據本揭露的各種實施例，半導體結構可以包括半導體晶粒700，其中半導體晶粒700包括：位於內連線級介電材料層(610、620、 630、640、650、660)內的金屬內連線結構；位於最頂部內連線級介電材料層660上且電性連接到金屬內連線結構中的相應一者的接合墊68；位於最頂部內連線級介電材料層660上的介電鈍化層72，其中介電鈍化層72包括阻擋氫和水分擴散的介電鈍化材料；延伸穿過介電鈍化層72並位於接合墊68上的金屬凸塊結構80，其中每個金屬凸塊結構80包括具輪廓的底面，此底面包括與接合墊68的相應一者的頂面接觸的最底面段BSS、與穿過介電鈍化層72的相應開口的錐形側壁接觸的錐形表面段TSS1以及覆蓋介電鈍化層72並具有從外周緣橫向向內偏移一橫向偏移距離的內周緣的環形表面段ASS1，此橫向偏移距離是接合墊68的相應下方一者的寬度PW的至少8%。
在一實施例中，介電鈍化層可以包括接觸最頂部內連線級介電材料層的水平延伸段、接觸接合墊的側壁的垂直延伸段以及接觸每個接合墊的頂面的環形周緣部分的覆蓋段。
在一實施例中，半導體結構更可以包括覆蓋介電鈍化層的覆蓋介電材料層，其中每個金屬凸塊結構包括與穿過覆蓋介電材料層的相應開口的錐形側壁接觸的附加錐形表面段。
在一實施例中，覆蓋介電材料層可以包括附加介電鈍化材料。
在一實施例中，介電鈍化材料和附加介電鈍化材料中的每一者可以選自氮化矽和碳氮化矽。
在一實施例中，覆蓋介電材料可以包括聚合物材料。
在一實施例中，覆蓋介電材料層可以包括水平頂面，延伸在未被金屬凸塊結構覆蓋的區域上方。
在一實施例中，每個金屬凸塊結構的環形表面段可以與覆蓋介電材料層的相應環形表面段接觸；以及每個金屬凸塊結構可以包括附加環形表面段，此附加環形表面段與覆蓋在接合墊的相應一者上的介電鈍化層的覆蓋部分的頂面的相應環形表面段接觸。
在一實施例中，每個金屬凸塊結構的環形表面段可以與介電鈍化層的相應環形表面段接觸。
在一實施例中，每個金屬凸塊結構可以在沿著垂直於最頂部內連線級介電材料層的頂面的方向的平面圖中完全位於接合墊的相應下方一者的區域內。
在一實施例中，半導體結構亦可包括含內連線結構，可包括附加金屬凸塊結構且選自第二半導體晶粒、中介層或封裝基底，其中半導體晶粒的金屬凸塊結構透過焊料材料部分接合到含內連線結構的附加金屬凸塊結構。
在一實施例中，半導體結構亦可包括底部填充材料部分，與焊料材料部分、半導體晶粒的金屬凸塊結構和含內連線結構的附加金屬凸塊結構接觸。
參照第1圖至第10圖且根據本揭露的各種實施例，半導體結構可以包括第一半導體晶粒700和含內連線結構200，其中第一半導體晶粒700包括：位於第一內連線級介電材料層(610、620、630、640、650、660)內的第一金屬內連線結構；位於最頂部第一內連線級介電材料層660上且電性連接到第一金屬內連線結構的相應一者的第一接合墊68；位於最頂部第一內連線層介電材料層660和第一接合墊68上的介電鈍化層72；以及延伸穿過介電鈍化層72並位於第一接合墊68上的第一金屬凸塊結構80，其中：每個第一金屬凸塊結構80包括具輪廓的底面，此底面包括最底面段BSS，與接合墊68的相應一者的頂面接觸，以及覆蓋介電鈍化層72且具有從外周緣橫向向內偏移一橫向偏移距離的內周緣的環形表面段ASS1，橫向偏移距離為第一接合墊68中的相應下方一者的寬度PW的至少8%；含內連線結構200包括第二金屬凸塊結構280且選自第二半導體晶粒、中介層或封裝基底；第一金屬凸塊結構80透過焊料材料部分130接合到第二金屬凸塊結構280。
在一實施例中，半導體結構亦可包括覆蓋介電材料層，與介電鈍化層和第一金屬凸塊結構的具輪廓的底面接觸，其中每個金屬凸塊結構包括與穿過覆蓋介電材料層的相應開口的錐形側壁接觸的附加錐形表面段，且其中底部填充材料部分與覆蓋介電材料層接觸。
在一實施例中，半導體結構亦可包括與介電鈍化層的水平表面和垂直側壁接觸的底部填充材料部分。
參照所有圖式且根據本揭露的各種實施例，一種半導體結構的製造方法可包括：在第一半導體晶粒的第一內連線級介電材料層內形成第一金屬內連線結構；在最頂部第一內連線級介電材料層上形成第一接合墊，其中第一接合墊電性連接到第一金屬內連線結構的相應一者；在最頂部第一內連線級介電材料層和第一接合墊上方形成介電鈍化層；以及在第一接合墊上形成穿過介電鈍化層的第一金屬凸塊結構，其中第一金屬凸塊結構中的每一者包括具輪廓的底面，包括與第一接合墊的相應一者的頂面接觸的最底面段以及覆蓋介電鈍化層且具有從外周緣橫向向內偏移一橫向偏移距離的內周緣的環形表面段，橫向偏移距離為第一接合墊的相應下方一者的寬度的至少8%。
在一實施例中，此方法更包括：在介電鈍化層上方形成覆蓋介電材料層；以及形成穿過覆蓋介電材料層和穿過介電鈍化層的開口，其中金屬凸塊結構的每一者包括與穿過覆蓋介電材料層的相應開口的錐形側壁接觸的附加錐形表面段。
在一實施例中，覆蓋介電材料層包括附加介電鈍化材料。
在一實施例中，介電鈍化材料和附加介電鈍化材料的每一者選自於氮化矽和碳氮化矽。
在一實施例中，介電鈍化層由共形沉積製程形成，且包括與最頂部內連線級介電材料層接觸的水平延伸段、與第一接合墊的側壁接觸的垂直延伸段以及與第一接合墊的每一者的頂面接觸的覆蓋段。此方法包括形成穿過介電鈍化層的覆蓋段的開口；以及第一金屬凸塊結構是透過在介電鈍化層上方、在穿過介電鈍化層的覆蓋段的開口中以及在第一接合墊的物理暴露表面上沉積銅層，接著將銅層圖案化所形成。
本揭露的金屬凸塊結構80使用第一橫向偏移距離ENA和墊寬度PW至少為0.08的大比值且使用頂部墊開口寬度TPOW和底部墊開口寬度BPOW小於1.30的小比值。此特徵提供了在半導體晶粒700的製造期間、接合組件的形成期間以及接合組件的後續使用期間抑制金屬凸塊結構80從介電鈍化層72和覆蓋介電材料層(74、174)分層的益處。在一些實施例中，凸塊配置可以在晶片封裝可靠性測試之後及/或在晶片封裝的操作期間減少或防止凸塊下金屬結構和下方的聚合物材料部分之間的界面分層。
一般而言，由於聚合物材料部分中的開口尺寸小，現有技術封裝結構易於在凸塊下金屬結構和聚合物材料部分之間的界面處產生高密度分層。凸塊下金屬結構和下方的聚合物材料部分之間的分層機率在與如第11圖所示的晶圓1110的周緣相鄰的環形邊緣區域中最高。因此，包括位於環形邊緣區域內的角落部分的半導體晶粒1120的子集在可靠性測試期間或在使用期間因凸塊下金屬結構的分層而趨於具有高故障率。本揭露的各種實施例提供了增強凸塊下金屬結構和下方的介電材料部分之間的黏著性的配置，因此減少了凸塊下金屬結構的分層。可以透過增加頂部墊開口寬度 TPOW相對於接合墊68的橫向尺寸、透過縮小覆蓋介電材料層 74(其可以包括聚合物材料)的厚度、透過縮小頂部墊開口寬度TPOW與底部墊開口寬度BPOW的比值，及/或如上所述的本揭露的附加特徵來增強上述黏著性。
本揭露的各種實施例能夠製造先進的封裝結構，包括大幅縮小的半導體裝置，例如5奈米半導體裝置或3奈米半導體裝置。模擬顯示金屬凸塊結構80與介電鈍化層72及/或覆蓋介電材料層(74、174)之間的界面處的機械應力與現有技術的裝置相比可降低約30%。
雖然使用在第一半導體晶粒700中形成介電鈍化層72及/或覆蓋介電材料層(74、174)的實施例來說明本揭露，但是應理解的是，鏡像結構可以形成於本揭露的含內連線結構200內。具體而言，含內連線結構200可以包括介電鈍化層72及/或覆蓋介電材料層(74、174)，且含內連線結構200的第二金屬凸塊結構280可以包括與第一半導體晶粒700的第一金屬凸塊結構80相同的特徵。
以上概述了許多實施例的特徵，使本揭露所屬技術領域中具有通常知識者可以更加理解本揭露的各實施例。本揭露所屬技術領域中具有通常知識者應可理解，可以本揭露實施例為基礎輕易地設計或改變其他製程及結構，以實現與在此介紹的實施例相同的目的及/或達到與在此介紹的實施例相同的優點。本揭露所屬技術領域中具有通常知識者也應了解，這些相等的結構並未背離本揭露的精神與範圍。在不背離後附申請專利範圍的精神與範圍之前提下，可對本揭露實施例進行各種改變、置換及變動。
130: 焊料材料部分 200: 含內連線結構 280: 第二金屬凸塊結構 601: 接觸級介電材料層 610: 第一金屬線級介電材料層 612: 裝置接觸通孔結構 618: 第一金屬線結構 620: 第二線和通孔級介電材料層 622: 第一金屬通孔結構 628: 第二金屬線結構 630: 第三線和通孔級介電材料層 632: 第二金屬通孔結構 638: 第三金屬線結構 640: 第四線和通孔級介電材料層 642: 第三金屬通孔結構 648: 第四金屬線結構 650: 第五線路和通孔級介電材料層 656: 整合板和通孔組件 660: 最頂部內連線級介電材料層 68: 接合墊 69: 墊級金屬結構 700: 第一半導體晶粒 701: 場效電晶體 720: 淺溝槽隔離結構 72: 介電鈍化層 721: 水平延伸段 722: 垂直延伸段 723: 覆蓋段 732: 源極區 735: 半導體通道 738: 汲極區 74,174: 覆蓋介電材料層 742: 源極側金屬-半導體合金區 748: 汲極側金屬-半導體合金區 750: 閘極結構 752: 閘極介電質 754: 閘極電極 756: 介電閘極間隔物 758: 閘極覆蓋介電質 77: 光阻層 80: 第一金屬凸塊結構 802: 金屬種子層 802L: 連續金屬種子層 804: 銅柱結構 87: 光阻層 9: 半導體基底 90: 底部填充材料部分 1010, 1020, 1030, 1040: 步驟 1110: 晶圓 1120: 半導體晶粒 ASS1: 第一環形表面段 ASS2: 第二環形表面段 BPOW: 底部墊開口寬度 BSS: 最底面段 BW: 凸塊寬度 ENA: 第一橫向偏移距離 ENB: 第二橫向偏移距離 IPOW: 中間墊開口寬度 TPOW: 頂部墊開口寬度 TSS1: 第一錐形表面段 TSS2: 第二錐形側壁段 PW: 墊寬度 Δ: 橫向偏移量
根據以下的詳細說明並配合所附圖式以更好地了解本揭露實施例的概念。應注意的是，根據本產業的標準慣例，圖式中的各種特徵未必按照比例繪製。事實上，可能任意地放大或縮小各種特徵的尺寸，以做清楚的說明。在通篇說明書及圖式中以相似的標號標示相似的特徵。 第1圖是根據本揭露實施例在形成互補式金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)電晶體和嵌入介電材料層中的金屬內連線結構之後的範例性結構的區域的垂直剖視圖。 第2A圖至第2K圖是根據本揭露實施例之在接合墊、介電鈍化層、覆蓋介電材料層、金屬凸塊結構和焊料材料部分的形成期間範例性結構的第一配置的一部分依序的垂直剖視圖。 第2L圖是第2K圖所示的範例性結構的第一配置的一部分的俯視圖。 第3圖是根據本揭露實施例之第2K圖和第2L圖的範例性結構的第一配置的區域的垂直剖視圖。 第4圖是根據本揭露實施例之在將半導體晶粒附接到包含內連線的結構之後的範例性結構的第一配置的垂直剖視圖。 第5A圖是根據本揭露實施例之在形成底部填充材料部分之後的範例性結構的第一配置的垂直剖視圖。 第5B圖是第5A圖的範例性結構的第一配置的區域的垂直剖視圖。 第6A圖至第6E圖是根據本揭露實施例之在接合墊、介電鈍化層、金屬凸塊結構和焊料材料部分的形成期間範例性結構的第二配置的一部分依序的垂直剖視圖。 第7圖是根據本揭露實施例之在將半導體晶粒接合到包含內連線的結構之後的範例性結構的第二配置的區域的垂直剖視圖。 第8A圖至第8I圖是根據本揭露實施例之在接合墊、介電鈍化層、覆蓋介電材料層、金屬凸塊結構和焊料材料部分的形成期間範例性結構的第三配置的一部分依序的垂直剖視圖。 第9圖是根據本揭露實施例之在將半導體晶粒接合到包含內連線的結構之後的範例性結構的第三配置的區域的垂直剖視圖。 第10圖是根據本揭露實施例之繪示用於形成半導體結構的步驟的流程圖。 第11圖是晶圓的凸塊下金屬層(Under Bump Metallization；UBM)結構易於分層的區域的示意圖。
130:焊料材料部分
640:第四線和通孔級介電材料層
642:第三金屬通孔結構
648:第四金屬線結構
650:第五線路和通孔級介電材料層
656:整合板和通孔組件
660:最頂部內連線級介電材料層
68:接合墊
69:墊級金屬結構
72:介電鈍化層
723:覆蓋段
74:覆蓋介電材料層
80:第一金屬凸塊結構
802:金屬種子層
804:銅柱結構
ASS1:第一環形表面段
ASS2:第二環形表面段
BPOW:底部墊開口寬度
BSS:最底面段
BW:凸塊寬度
ENA:第一橫向偏移距離
ENB:第二橫向偏移距離
IPOW:中間墊開口寬度
TPOW:頂部墊開口寬度
TSS1:第一錐形表面段
TSS2:第二錐形側壁段
PW:墊寬度
△:橫向偏移量

Claims (20)

  1. 一種半導體結構，包括一半導體晶粒，其中該半導體晶粒包括： 複數個金屬內連線結構，位於複數個內連線級介電材料層內； 複數個接合墊，位於一最頂部內連線級介電材料層上且電性連接到該等金屬內連線結構中的相應一者； 一介電鈍化層，位於該最頂部內連線級介電材料層上，該介電鈍化層包括一介電鈍化材料，阻擋氫和水分的擴散；以及 複數個金屬凸塊結構，延伸穿過該介電鈍化層且位於該等接合墊上，其中該等金屬凸塊結構的每一者包括一具輪廓的底面，包括與該等接合墊的相應一者的一頂面接觸的一最底表面段、與穿過該介電鈍化層的相應一開口的一錐形側壁接觸的一錐形底面表面段以及覆蓋該介電鈍化層且具有從一外周緣橫向向內偏移一橫向偏移距離的一內周緣的一環形表面段，該橫向偏移距離是該等接合墊的相應下方一者的一寬度的至少8%。
  2. 如請求項1之半導體結構，其中該介電鈍化層包括與該最頂部內連線級介電材料層接觸的一水平延伸段、與該等接合墊的複數個側壁接觸的複數個垂直延伸段以及與該等接合墊的每一者的一頂面的一環形周緣部分接觸的複數個覆蓋段。
  3. 如請求項1之半導體結構，更包括覆蓋該介電鈍化層的一覆蓋介電材料層，其中該等金屬凸塊結構的每一者包括與穿過該覆蓋介電材料層的相應一開口的一錐形側壁接觸的一附加錐形表面段。
  4. 如請求項3之半導體結構，其中該覆蓋介電材料層包括一附加介電鈍化材料。
  5. 如請求項4之半導體結構，其中該介電鈍化材料和該附加介電鈍化材料的每一者選自氮化矽和碳氮化矽。
  6. 如請求項3之半導體結構，其中該覆蓋介電材料層包括一聚合物材料。
  7. 如請求項3之半導體結構，其中該覆蓋介電材料層包括一水平頂面，該水平頂面在未被該等金屬凸塊結構覆蓋的複數個區域上方延伸。
  8. 如請求項3之半導體結構，其中： 該等金屬凸塊結構的每一者的該環形表面段與該覆蓋介電材料層的相應一環形表面段接觸；以及 該等金屬凸塊結構的每一者包括一附加環形表面段，與覆蓋在該等接合墊的相應一者上的該介電鈍化層的一覆蓋段的一頂面的相應一環形表面段接觸。
  9. 如請求項1之半導體結構，其中該等金屬凸塊結構的每一者的該環形表面段與該介電鈍化層的相應一環形表面段接觸。
  10. 如請求項1之半導體結構，其中在沿著垂直於該最頂部內連線級介電材料層的一頂面的一方向的一平面圖中，該等金屬凸塊結構的每一者完全位於該等接合墊的相應下方一者的一區域內。
  11. 如請求項1之半導體結構，更包括一含內連線結構，包括複數個附加金屬凸塊結構且選自於一第二半導體晶粒、一中介層或一封裝基底，其中該半導體晶粒的該等金屬凸塊結構透過複數個焊料材料部分接合到該含內連線結構的該等附加金屬凸塊結構。
  12. 如請求項11之半導體結構，更包括一底部填充材料部分，與該等焊料材料部分、該半導體晶粒的該等金屬凸塊結構和該含內連線結構的該等附加金屬凸塊結構接觸。
  13. 一種半導體結構，包括一第一半導體晶粒和一含內連線結構，其中該第一半導體晶粒包括： 複數個第一金屬內連線結構，位於複數個第一內連線級介電材料層內； 複數個第一接合墊，位於一最頂部第一內連線級介電材料層上且電性連接到該等第一金屬內連線結構的相應一者； 一介電鈍化層，位於該最頂部第一內連線級介電材料層和該等第一接合墊上；以及 複數個第一金屬凸塊結構，延伸穿過該介電鈍化層並位於該等第一接合墊上， 其中： 該等第一金屬凸塊結構的每一者包括一具輪廓的底面，包括與該等第一接合墊的相應一者的一頂面接觸的一最底面段，以及覆蓋介電鈍化層且具有從一外周緣橫向向內偏移一橫向偏移距離的一內周緣的一環形表面段，該橫向偏移距離是該等第一接合墊的相應下方一者的一寬度的至少8%； 該含內連線結構包括複數個第二金屬凸塊結構且選自於一第二半導體晶粒、一中介層或一封裝基底；以及 該等第一金屬凸塊結構透過複數個焊料材料部分與該等第二金屬凸塊結構接合。
  14. 如請求項13之半導體結構，更包括一覆蓋介電材料層，與該介電鈍化層和該等第一金屬凸塊結構的該等具輪廓的底面接觸，其中該等第一金屬凸塊結構的每一者包括與穿過該覆蓋介電材料層的相應一開口的一錐形側壁接觸的一附加錐形表面段，且其中一底部填充材料部分與該覆蓋介電材料層接觸。
  15. 如請求項13之半導體結構，更包括一底部填充材料部分，與該介電鈍化層的一水平表面和複數個垂直側壁接觸。
  16. 一種半導體結構的製造方法，包括： 在一第一半導體晶粒的複數個第一內連線級介電材料層內形成複數個第一金屬內連線結構； 在一最頂部第一內連線級介電材料層上形成複數個第一接合墊，其中該等第一接合墊電性連接到該等第一金屬內連線結構的相應一者； 在該最頂部第一內連線級介電材料層和該等第一接合墊上方形成一介電鈍化層；以及 在該等第一接合墊上形成穿過該介電鈍化層的複數個第一金屬凸塊結構，其中該等第一金屬凸塊結構中的每一者包括一具輪廓的底面，包括與該等第一接合墊的相應一者的一頂面接觸的一最底面段以及覆蓋該介電鈍化層且具有從一外周緣橫向向內偏移一橫向偏移距離的一內周緣的一環形表面段，該橫向偏移距離為該等第一接合墊的相應下方一者的一寬度的至少8%。
  17. 如請求項16之半導體結構的製造方法，更包括： 在該介電鈍化層上方形成一覆蓋介電材料層；以及 形成穿過該覆蓋介電材料層和穿過該介電鈍化層的複數個開口， 其中該等金屬凸塊結構的每一者包括與穿過該覆蓋介電材料層的相應一開口的一錐形側壁接觸的一附加錐形表面段。
  18. 如請求項17之半導體結構的製造方法，其中該覆蓋介電材料層包括一附加介電鈍化材料。
  19. 如請求項18之半導體結構的製造方法，其中該介電鈍化材料和該附加介電鈍化材料的每一者選自於氮化矽和碳氮化矽。
  20. 如請求項16之半導體結構的製造方法，其中： 該介電鈍化層由一共形沉積製程形成，且包括與該最頂部內連線級介電材料層接觸的一水平延伸段、與該等第一接合墊的複數個側壁接觸的複數個垂直延伸段以及與該等第一接合墊的每一者的一頂面接觸的複數個覆蓋段； 該方法包括形成穿過該介電鈍化層的該等覆蓋段的複數個開口；以及 該等第一金屬凸塊結構是透過在該介電鈍化層上方、在穿過該介電鈍化層的該等覆蓋段的該等開口中以及在該等第一接合墊的複數個物理暴露表面上沉積一銅層，接著將該銅層圖案化所形成。
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