CN117677734A - 保形氧化钇涂层 - Google Patents

Abstract

涂布半导体部件基板的示例性方法可包括将此半导体部件基板浸没在碱性电解质中。此碱性电解质可包括钇。此方法可包括在此半导体部件基板的表面处点燃等离子体持续小于或约12小时的时间段。此方法可包括在此半导体部件基板上形成含钇氧化物。此含钇氧化物的表面可以大于或约10原子％的钇并入为特征。

Description

保形氧化钇涂层

相关申请的交叉引用

本申请案主张2021年6月17日提交的名称为“CONFORMAL YTTRIUM OXIDECOATING”的美国非临时申请案第17/350,553号的优先权权益，为了所有目的通过引用将该美国非临时申请案的内容整体并入本文。

技术领域

本技术涉及用于涂布部件的处理及系统。更特定地，本技术涉及用于以保形氧化钇涂层来涂布基板的系统及方法。

背景技术

半导体处理系统可包括若干部件，用以支撑基板、输送形成材料与移除材料、及界定处理区和流动路径。这些部件可能暴露至高温与低温、高压与低压、及各种的腐蚀性与侵蚀性材料。因此，许多处理腔室包括被处理或被涂布的材料。然而，随着处理系统与腔室变得更复杂，并入在系统内的部件会变成多件式设备，其会包括复杂几何形状与遍布部件的特征。这些特征会类似地暴露至可对部件造成损害的环境条件与材料。

因此，对可用以产生高质量装置与结构的改进的系统与部件存在需求。这些需求及其他需求由本技术解决。

发明内容

涂布半导体部件基板的示例性方法可包括将半导体部件基板浸没在碱性电解质中。碱性电解质可包括钇。此方法可包括在半导体部件基板的表面处点燃等离子体持续小于或约12小时的时间段。此方法可包括在半导体部件基板上形成含钇氧化物。含钇氧化物的表面可以大于或约10原子％的钇并入为特征。

在一些实施方式中，半导体部件基板可为或包括铝6061。含钇氧化物中的钇并入穿过含钇氧化物的深度的至少三分之一可维持在高于或约10原子％。半导体部件基板上的含钇氧化物可以大于或约1000的维氏硬度为特征。半导体部件基板上的含钇氧化物可以大于或约20V/μm的介电击穿电压为特征。所形成的含钇氧化物可包括孔洞，孔洞以小于或约100nm的平均孔径为特征。此方法可包括通过原子层沉积处理在含钇氧化物上形成含钇层，以在半导体部件基板上产生组合涂层。含钇层可以小于或约100nm的厚度为特征。半导体部件基板上的组合涂层可以大于或约50V/μm的介电击穿电压为特征。此方法可包括横跨半导体部件基板的表面移除一定量的含钇氧化物。表面上的含钇氧化物可以小于或约0.5μm的平均粗糙度为特征。

本技术的一些实施方式可涵盖涂布半导体部件基板的方法。此方法可包括将半导体部件基板浸没在碱性电解质中。碱性电解质可包括钇。此方法可包括在半导体部件基板的表面处点燃等离子体持续小于或约12小时的时间段。此方法可包括在半导体部件基板上形成含钇氧化物。含钇氧化物可以大于或约50μm的厚度为特征。含钇中的钇并入穿过含钇氧化物的深度的至少三分之一可维持在高于或约10原子％。此方法可包括抛光横跨半导体部件基板的含钇氧化物的表面。横跨半导体部件基板的含钇氧化物的表面可以小于或约0.5μm的平均粗糙度为特征。此方法可包括通过原子层沉积处理在含钇氧化物上形成含钇层，以在半导体部件基板上产生组合涂层。含钇氧化物上的含钇层可以小于或约100nm的厚度为特征。半导体部件基板上的组合涂层可以大于或约50V/μm的介电击穿电压为特征。

本技术的一些实施方式可涵盖被涂布的半导体部件。此部件可包括铝基板。此部件可包括横跨铝基板延伸的保形涂层。保形涂层可以氧化钇与氧化铝晶体结构为特征。氧化钇与氧化铝晶体结构可包括至少2％的钇铝单斜晶。保形涂层可以大于或约20μm的厚度为特征。保形涂层可以大于或约35V/μm的介电击穿电压为特征。在一些实施方式中，保形涂层可包括第一保形涂层，且被涂布的半导体部件也可包括覆盖第一保形涂层的第二保形涂层。第二保形涂层可以小于或约100nm的厚度为特征。

本技术可提供优于常规系统与技术的许多益处。例如，本技术可形成保形涂层，其可适应各种部件构造及几何形状。此外，本技术可产生的涂层的特征在于相较于常规涂层具有增加的厚度及材料性质。这些与其他实施方式及它们的许多优点及特征将结合之后的说明书与附图而更详细地说明。

附图说明

参照本说明书的剩余部分与附图，可实现对所揭示技术的本质与优点的进一步理解。

图1显示根据本技术的一些实施方式的冷却部件的方法中的选定操作。

图2显示根据本技术的一些实施方式的绘示示例性涂层的钇并入的图表。

图3显示根据本技术的一些实施方式的包括示例性涂层的部件的示意截面视图。

图4显示根据本技术的一些实施方式的包括示例性涂层的部件的示意截面视图。

数个附图被包括作为示意图。将理解到附图用于例示目的，且不被视为按比例，除非明确地叙明为按比例。此外，作为示意图，附图被提供以助于理解且可不包括对比于现实代表物的所有方面或信息，且可包括夸大的材料以用于例示目的。

在附图中，类似部件及/或特征可具有相同附图标记。再者，相同类型的各种部件可通过附图标记之后的字母来区别，此字母区别类似部件。若在本说明书中仅使用第一附图标记，则此说明可应用于具有相同第一附图标记的类似部件的任一者，而不论此字母。

具体实施方式

半导体处理可包括在基板上产生复杂图案化材料的若干操作。这些操作可包括若干形成与移除处理，其可利用腐蚀性或侵蚀性材料，包括远程地形成或在基板层级处形成的等离子体增强材料。例如，含卤素气体可流入处理区，在处理区中材料的气体或等离子体流出物接触定位在此区内的基板。尽管蚀刻剂会优先蚀刻基板材料，但是化学蚀刻剂也会接触腔室内的其他部件。蚀刻剂会化学地攻击部件，且取决于所执行的处理，部件的一者或多者会被等离子体流出物撞击，等离子体流出物也会侵蚀部件。由蚀刻剂所导致的对腔室部件的化学与物理损害会导致随着时间的磨耗，其会增加对于腔室的替换成本及停机时间。

沉积处理类似地可使用等离子体增强处理以在基板上形成或沉积材料，该材料也可被沉积在腔室部件上。此会需要一旦基板已经从腔室移除即进行清洁操作。清洁操作可包括利用一或多种含卤素前驱物或这些前驱物的等离子体流出物以移除沉积在处理腔室中的表面上的材料。尽管此清洁可以沉积的材料为目标，但许多暴露的腔室部件表面也会被类似地攻击。例如，一旦基板已经从处理腔室移除，基板支撑件的中央区将会被暴露而没有残留沉积材料。清洁处理会开始形成基板支撑件的孔蚀或其他移除，其会降低平整度，及关于卡盘的完整性。许多的这些腔室部件包括接合在一起的多件体以产生通道、流动路径、或部件内的密封区。腔室内的个别件体或组合设备部件可以任意数目的内部特征为特征，包括通道、孔隙、及各种的其他形貌。

常规技术已经挣扎于限制对腔室部件的腐蚀与侵蚀两者，并由于这些机制的一者或两者所导致的损害而倾向于定期地替换部件。虽然一些处理可包括在半导体基板处理之前的陈化(seasoning)处理，但此会导致额外的挑战。例如，陈化处理可覆盖基板支撑件的多个部分，但不会完整地覆盖背侧或杆，因此基板支撑件的部件(诸如基底板或杆)仍会暴露至处理和清洁材料。此外，陈化处理通常沉积数百纳米的涂层或更少。此会需要针对每个正被处理的基板替换陈化，这会增加排队时间，且也会降低均匀或完整覆盖的可能性。常规技术已经试图用涂层保护许多的这些部件，此涂层对于腐蚀性材料可具有较小反应性，及/或可为更能够耐受等离子体撞击。

然而，许多的这些常规涂层可以多个限制为特征。例如，常规技术可利用等离子体喷涂涂层，其可以氧化物或其他保护性材料涂布部件。等离子体喷涂技术使用视线喷涂来执行，而无法进入许多部件的特征或孔隙。这会留下暴露表面，其仍会随着时间劣化，且也会产生非均匀涂层，其会更倾向于在等离子体形成期间损坏。常规技术也可利用通过原子层沉积形成的涂层。虽然这些涂层可以部件的保形覆盖为特征，但由于原子层沉积产生覆盖所需的时间长度，这些涂层通常以减少的厚度为特征。此外，原子层沉积会受限于产生非晶涂层，其不会具有晶体结构的硬度特征。因此，可通过原子层沉积产生的数百纳米或更小的涂层会更加倾向于被腐蚀或侵蚀，其会限制部件保护且会增加停机时间以替换涂层已经被减少或移除的部件。

本技术通过在基板处理之前涂布腔室部件来克服这些问题。例如，可完整地涂布部件的在半导体处理腔室内暴露的表面。此外，涂层可以增加的厚度为特征，这可改善完整覆盖以及允许部件在被替换之前被用于处理中许多晶片。虽然剩余的公开内容将例行地辨明利用所揭示技术的方面的特定材料及部件，但将容易地理解到，系统、方法、及材料可被同等地应用于可出现在半导体处理系统中的各种其他装置与处理，或应用在可使用被涂布部件的其他制造中。因此，本技术不应被视为局限于单单用于所叙明的部件与处理。本公开内容将论述示例性处理的非限制操作及论述可根据本技术的实施方式而被涂布的通用部件。

转到图1，显示的是根据本技术的一些实施方式的涂布半导体部件基板的方法100中的选定操作。方法100的许多操作可被执行在例如任意数目的腔室或系统中，包括氧化腔室及原子层沉积腔室，及所论述的系统的任何组合，或可被配置为执行针对方法100论述的操作的系统。方法100可包括在此方法的起始之前的一或多个操作，包括用以产生或准备可被结合的一或多个零件或件体的处理，以及对已经结合的部件的处理。例如，上游处理可包括铸造或处理金属部件，以及准备用于涂布操作的一或多个表面。此方法可包括如在图中所表示的若干任选操作，其可与根据本技术的方法明确地相关或不相关。例如，为了提供涂布操作的更宽广范围，许多操作被说明，但对于本技术并非关键，或可通过替代方法来执行，如将在之后进一步论述。

如贯穿本公开内容所论述的，根据本技术的实施方式的基板可为或包括任何数目的部件或部件区段。例如，在半导体处理系统中的示例性部件基板可包括并入半导体处理系统的任何部件，其可包括产生的材料，该材料可被暴露至等离子体或其他处理环境。例如，基板支撑件部件(诸如基底板或边缘环)、流体输送部件(诸如喷淋头或盖板)、结构部件(诸如间隔物或衬垫)、及任何其他单件或多件部件可根据本技术的实施方式而被涂布。部件可实质上为平面的，或可包括复杂几何形状，其可包括通道、孔隙、或横跨部件的一或多个表面的其他特征。部件可由任意数目的材料制成，其可为或包括铝、碳、铬、铜、铁、镁、锰、镍、硅、钛、或锌。部件可为或包括合金，诸如铝合金，其可包括任意数目的材料。示例性合金可包括任何已知的铝合金，包括来自1xxx系列、2xxx系列、3xxx系列、4xxx系列、5xxx系列、6xxx系列、或7xxx系列的合金。虽然之后的论述会参照铝6061(根据本技术的实施方式的部件可由铝6061制成)，将理解到可以任何铝合金及任何数目的可使用在半导体处理腔室或系统中的其他金属的合金来实行本技术。

方法100可包括在操作105将基板浸没在电解质中。此基板可为或包括如上所述的任何半导体处理系统部件，且电解质可为用于电镀操作(诸如可包括例如等离子体电解氧化(plasma electrolytic oxidation))的任何合适电解质。在操作110，可在部件的表面处点燃等离子体，以形成氧化物涂层。此处理可持续一时间段，其中氧化物涂层可在操作115形成在部件上，该涂层在一些实施方式中可为含氧化钇涂层，该涂层在一些实施方式中可为氧化钇与氧化铝的组合。常规等离子体电解氧化技术通常产生以会导致涂层的剥落与移除的过量的破裂或穿过材料的深孔洞为特征的涂层。本技术可利用脉冲式电流及改质浴在部件上产生氧化物涂层。此处理可被执行为在等离子体放电状态中操作并限制电弧放电。

为了产生根据本技术的一些实施方式的更致密的涂层，可施加高频、短持续时间脉冲，这可增加形成过程的电流密度及等离子体温度。此会形成更致密的涂层，且可解决材料的剥落层的形成。例如，在一些实施方式中，脉冲频率可为大于或约1kHz，且可为大于或约2kHz、大于或约3kHz、大于或约4kHz、大于或约5kHz、大于或约6kHz、大于或约7kHz、大于或约8kHz、大于或约9kHz、大于或约10kHz、或更大。脉冲持续时间可为小于或约1毫秒，且可为小于或约0.5毫秒、小于或约0.1毫秒、小于或约0.05毫秒或更小。此可产生可超过100A/dm2的电流密度，且其在发生形成过程的表面处产生的温度可为大于或约200℃，且可为大于或约250℃、大于或约300℃、大于或约350℃、大于或约400℃、大于或约450℃、大于或约500℃、或更高。此可产生更加致密的晶体结构，这可进一步在操作中被控制以产生含钇氧化物的特定晶体形式。

电解质可为碱性电解质，诸如可以大于或约9的pH为特征，且其可包括一或多种材料。例如，水性氢氧化钾浴可用作为电解质，其中可包括一或多种添加剂。此浴在沉积操作期间可被搅动，这可促进混合及沉积。在一些实施方式中，添加剂可为含钇材料，其可溶解在电解质中，且在一些实施方式中可产生钇离子。例如，硝酸钇可添加至水性溶液，其可提供用于沉积的钇的来源。

常规形成过程可具有受限的钇并入，该受限的钇并入相较于氢氧化钾浓度具有较低浓度，这会降低钇并入的量，并且会限制至涂层的外层的内含物。然而，本技术可增加比例以包括大于或约钾成分并入的钇成分并入，诸如大于或约1∶1，且其可为大于或约1.1∶1、大于或约1.2∶1、大于或约1.3∶1、大于或约1.4∶1、大于或约1.5∶1、大于或约1.6∶1、大于或约1.7∶1、大于或约1.8∶1、大于或约1.9∶1、大于或约2.0∶1、大于或约3.0∶1、大于或约4.0∶1、或更大。浓度可被限制于这些范围，从而可容许增加膜中的钇并入，同时限制氢氧化钇析出。例如，进一步增加的钇并入可能增加基板上氢氧化钇的析出。不同于氧化物形成，氢氧化物并入会降低涂层的粘着，而增加涂层的剥落。因此，增加钇并入至受控程度，以及执行如之后所阐明的形成过程，可提供遍及涂层的增加的钇并入及改善的结构。

作为常规技术中的结果，最多孔层外部层也可为大多数的钇存在的地方，其由于表面粗糙度而可通过腐蚀或侵蚀被更容易地移除。然而，本技术可增加钇并入，且还可调整沉积参数以在更长的时间段执行氧化，诸如大于或约1小时，这可增加遍及涂层的钇浓度。因此，尽管常规技术可具有在从结构的表面向下约10微米的受限的钇并入，但本技术可将浓度增加至穿过结构的更大深度，且可改善并入。

本技术可执行以较慢的生长为特征的处理，其可增加氧化钇与氧化铝之间的相互作用，且其可产生更稳定结构。此外，通过增加结构暴露至来自等离子体放电(sparking)的热的时间，可产生增加的钇并入，这可容许更大的钇并入，及增加与石榴石或钙钛矿形式相对的单斜晶钇铝的形成。因此，虽然将理解到形成的时间可与形成的厚度相关，但在一些实施方式中，此处理可被执行持续大于或约1小时，且可被执行持续大于或约2小时、大于或约3小时、大于或约4小时、大于或约5小时、大于或约6小时、大于或约7小时、大于或约8小时、大于或约9小时、大于或约10小时、大于或约11小时、大于或约12小时、或更长时间，其中更缓慢地进行生长，且其可增加钇并入。例如，在形成处理期间可迅速地发生氧化铝形成，因此通过减慢生长，并增加热与钇并入，钇可被更快并入，且可被更一致地并入。

通过执行根据本技术的实施方式的沉积，涂层可被产生至厚度为大于或约10μm，及可被产生至厚度为大于或约20μm、大于或约30μm、大于或约40μm、大于或约50μm、大于或约60μm、大于或约70μm、大于或约80μm、大于或约90μm、大于或约100μm、大于或约110μm、大于或约120μm、大于或约130μm、大于或约140μm、大于或约150μm、或更大。产生以增加的厚度为特征的涂层可促进翻新与处理，其可延长部件寿命且可改善腐蚀及/或侵蚀抵抗性。通过提供改善的钇并入，相较于常规技术可类似地改善材料性质。

图2显示绘示根据本技术的一些实施方式的示例性涂层的钇并入的图表。虽然此图表绘示根据本技术产生的一示例性涂层，但将理解到根据本技术的一些实施方式的涂层可以如之后进一步叙明的厚度范围及并入百分比为特征。如上所论述，常规技术的特征可在于在表面外层下的深度处具有降低的并入，其特征还可在于较差的材料性质与剥落。然而，本技术可在基板上产生具有钇并入的涂层，此钇并入对于可超过涂层的全体深度的20％的深度可为大于或约10原子％。如图中所示，对于本技术所涵盖的非限制涂层，针对穿过基板的一深度，钇并入可超过铝并入，且可特征在于穿过基板上的涂层的一深度具有一致的并入。

在一些实施方式中，穿过达涂层的厚度的约50％或更大的深度，钇并入可为大于或约10原子％。例如，根据本技术的一些实施方式的钇并入可为大于或约12原子％，及可为大于或约14原子％、大于或约16原子％、大于或约18原子％、大于或约20原子％、大于或约22原子％、大于或约24原子％、大于或约26原子％、大于或约28原子％、大于或约30原子％、或更高，虽然在一些实施方式中，此浓度会被限制于小于或约30原子％。氧化钇可特征在于相较于氧化钇与氧化铝的晶体组合具有更加易碎的结构，因此在一些实施方式中，此并入可被控制以将涂层中的铝并入维持为大于或约10原子％，及可将铝并入维持为遍及此涂层大于或约11原子％、大于或约12原子％、大于或约13原子％、大于或约14原子％、大于或约15原子％、或更高。

钇并入的深度也可针对从全体涂层深度的表面至基板的大于或约10％的深度被维持于上述的任何原子并入。此外，可针对以下深度维持此并入：穿过此涂层的深度的大于或约12％、穿过此涂层的深度的大于或约14％、穿过此涂层的深度的大于或约16％、穿过此涂层的深度的大于或约18％、穿过此涂层的深度的大于或约20％、穿过此涂层的深度的大于或约22％、穿过此涂层的深度的大于或约24％、穿过此涂层的深度的大于或约26％、穿过此涂层的深度的大于或约28％、穿过此涂层的深度的大于或约30％、穿过此涂层的深度的大于或约32％、穿过此涂层的深度的大于或约34％、穿过此涂层的深度的大于或约36％、穿过此涂层的深度的大于或约38％、穿过此涂层的深度的大于或约40％、穿过此涂层的深度的大于或约42％、穿过此涂层的深度的大于或约44％、穿过此涂层的深度的大于或约46％、穿过此涂层的深度的大于或约48％、穿过此涂层的深度的大于或约50％、或更大。进一步穿过此深度可以增加的氧化铝并入为特征，这可在过渡至基板之前增加涂层的硬度与粘着，基板可为铝或某种其他材料。

通过产生较慢的生长及增加在更高温度的暴露，本技术可产生以增加的α氧化铝及增加的钇铝单斜晶材料为特征的晶体结构。例如，尽管钇铝的石榴石与钙钛矿形式会以更热力学平衡为特征，但本技术可产生增加的单斜晶形式，其可显现晶体结构的动力平衡。此可导致在穿过结构的进一步深度处增加钇并入，其相较于常规技术的涂层可大幅增加腐蚀抵抗性。在一些实施方式中，根据本技术的涂层中的钇铝单斜晶并入可为大于或约2％，及此并入可为大于或约3％、大于或约4％、大于或约5％、大于或约6％、大于或约7％、大于或约8％、大于或约9％、大于或约10％、大于或约11％、大于或约12％、大于或约13％、大于或约14％、大于或约15％、或更大。

通过维持遍及涂层的复合氧化钇与氧化铝晶体结构，本技术可提供改善的材料性质。例如，在一些实施方式中，根据本技术的涂层相较于常规技术可特征在于具有增加的硬度，及可特征在于维氏硬度为大于或约1000、大于或约1200、大于或约1400、大于或约1600、大于或约1800、大于或约2000、或更大。此外，涂层可特征在于具有增加的介电击穿电压特性，这可促进将涂层使用在部件上，此部件可被操作为半导体处理系统中的电极。例如，根据本技术的一些实施方式的涂层可特征在于介电击穿为大于或约20V/μm，及可特征在于介电击穿为大于或约25V/μm、大于或约30V/μm、大于或约35V/μm、大于或约40V/μm、或更大。在一些实施方式中，通过执行一或多个处理后操作可进一步增加此特性。

如上所述，涂层的外部部分可以晶体结构中的喷洒状结构(aspersion)或孔洞为特征。通过产生根据本技术的涂层，最大和/或平均孔径可维持在小于或约100nm，及可维持在小于或约90nm、小于或约80nm、小于或约70nm、小于或约60nm、小于或约50nm、小于或约40nm、小于或约30nm、小于或约20nm、小于或约15nm、小于或约12nm、小于或约10nm、小于或约8nm、或更小。此可产生涂层的表面粗糙度，其会增加例如在暴露至等离子体流出物期间的劣化，且其会产生至多或约2μm的平均表面粗糙度。为了改善此粗糙度，在一些实施方式中，可执行额外处理。

在一些实施方式中，在已经产生足够深度的涂层之后，可停止氧化处理，且基板可被移除、冲洗、及/或另外清洁。随后，在任选的操作120，被涂布的部件可被移送至一或多个额外腔室，在该一或多个额外腔室中可执行后处理。作为可在涂布处理之后执行的一个示例性处理，在任选的操作125可执行抛光操作，其可被执行以从涂层的表面移除一定量的材料。此抛光操作可通过化学机械抛光或其他研磨技术来执行，其可移除涂层的表面，诸如多达涂层的数微米。

尽管这样的操作基本上会移除常规技术中的涂层的含钇部分，根据本技术的涂层的移除可改善表面粗糙度，同时对表面组成的影响有限或没有影响，该组成可延伸至结构的更大深度。相较于其他材料，钇可提供更具有腐蚀抵抗性的表面，因此通过利用根据本技术的实施方式的涂层来维持钇浓度，移除表面可在表面处维持富钇涂层，同时降低粗糙度，这可通过限制对于卤素或其他腐蚀性材料的渗透与粘着表面而进一步改善腐蚀抵抗性。通过根据本技术的一些实施方式执行移除或平坦化，横跨涂层的表面的平均表面粗糙度可被限制为小于或约1μm，及可被限制为小于或约0.50μm、小于或约0.25μm、小于或约0.10μm、或更小。

如上所述，本技术可产生可施加于部件的涂层，此部件界定横跨部件的表面的孔隙或其他特征。尽管平坦化处理可降低横跨部件的一些表面的粗糙度，但此处理会无法解决在部件的特征内的涂层的粗糙度。因此，在一些实施方式中，可执行后续处理以改善穿过涂层的孔洞的涂层。在一些实施方式中，部件可被移送至一腔室，在任选的操作130可在该腔室中执行原子层沉积，作为覆盖氧化物材料的第二涂层，氧化物材料可为部件上的第一涂层。

如上所述，本技术可产生保形涂层，其可延伸遍布部件的任何种类的特征与方面，而与喷涂技术不同。原子层沉积也可形成遍布基板的保形覆盖。然而，通过原子层沉积形成的涂层可以小于或约数百纳米的厚度为特征，其会限制此涂层可抵抗的撞击的数量。此外，原子层沉积可产生非晶膜，其与晶体结构相比会以降低的硬度与击穿电压为特征。因此，原子层沉积的涂层会无法具有用作为本技术的实施方式中的第一涂层的涂层的物理与材料性质。然而，由于覆盖的非晶本质，原子层沉积的涂层可以改善的表面覆盖为特征，诸如没有孔洞或减少的喷洒状结构(aspersion)。因此，原子层沉积的膜可提供关于电气特性的益处，其会受到根据本技术的实施方式的涂层的影响。

例如，如上所述，根据本技术的一些实施方式形成的氧化物涂层可以孔洞结构为特征，此孔洞结构可延伸进入涂层。这会对腐蚀性材料提供增加的粘着表面，且可对在较低电压下的击穿提供路径。然而，在一些实施方式中，第二含钇层可被形成以覆盖先前形成的含钇氧化物涂层，且可通过原子层沉积来形成，其可提供沿着部件的所有表面的涂层密封，包括在复杂几何形状与孔隙中。如上所述，在第一层氧化物中的孔洞形成会被限制在最大孔洞尺寸与平均孔洞尺寸中，其可容许通过原子层沉积进行受限填充，同时维持先前涂层，先前涂层相较于通过原子层沉积在类似时间所产生的涂层可更加厚达数个数量级，且可产生更硬的晶体结构。

在一些实施方式中，诸如氧化钇的含钇材料的层可通过原子层沉积形成在原始形成的氧化物层上方。可用含钇前驱物及/或含氧前驱物通过任意数目的可产生保形涂层的原子层沉积处理来产生此形成。这可在部件上产生组合涂层，其可具有若干有益特性。例如，除了由晶体结构提供的硬度之外，通过填充表面中的孔洞，已经增强的击穿电压可被进一步增加。原子层沉积可在上述的任意厚度的氧化物涂层上方形成至小于或约100nm的厚度，及可形成至小于或约90nm、小于或约80nm、小于或约70nm、小于或约60nm、小于或约50nm、小于或约40nm、或更小的厚度。通过产生第二涂层，介电击穿特性可实质上被改善。

在一些实施方式中，组合涂层可特征在于介电击穿电压为大于或约40V/μm，及可特征在于介电击穿电压为大于或约42V/μm、大于或约44V/μm、大于或约46V/μm、大于或约48V/μm、大于或约50V/μm、大于或约52V/μm、大于或约54V/μm、大于或约56V/μm、大于或约58V/μm、大于或约60V/μm、或更大。这可容许在未来系统与装置中将具有根据本技术的一些实施方式的涂层的部件用作为高压电极。

图3显示包括根据本技术的一些实施方式的示例性涂层的部件300的示意截面视图，其可包括如上所述的部件或涂层的任何特征、方面、或特性。例如，部件可包括基板305，其可为或包括铝，或可使用在半导体处理中的任何其他材料。部件可界定一或多个孔隙310。虽然绘示出具有孔隙的部件，但将理解到本技术可类似地涵盖界定沟槽、通道、流体路径、或任何其他特征的部件。如上所述，根据本技术的一些实施方式的涂层可遍布基板的表面保形地产生，而不论部件的形貌。如所图示的，氧化物涂层可覆盖平面表面(诸如涂层的部分315a)，以及在部件的特征内(诸如涂层的部分315b)。因此，可沿着部件的任何表面或特征将特征在于上述的任何方面或特征的涂层形成至相似厚度，且沿着涂层的任两个位置可特征在于厚度在彼此的90％之内，及可特征在于厚度在彼此的92％之内，在彼此的94％之内，在彼此的96％之内，在彼此的98％之内，在彼此的99％之内，或在所使用的任何测量装置或技术的边际误差(margin oferror)内基本上彼此相等。

图4显示包括根据本技术的一些实施方式的示例性涂层的部件400的示意截面视图，其可包括如上所述的部件或涂层的任何特征、方面、或特性。部件400可被绘示带有如上所述的组合涂层。例如，部件400可包括基板405，其虽然被显示为平面材料，但可类似地包括或界定沿着部件的任意数目的特征或特性。覆盖此基板可为第一保形涂层410，其可包括如上所述的含钇氧化物涂层。因为涂层410的表面可以孔洞为特征，因此第二保形涂层415可形成为覆盖第一保形涂层。第二保形涂层可通过上述的原子层沉积而产生，且可填充孔洞以改善上述的性质。在第二保形涂层之前及/或之后的任一者，在一些实施方式中可执行上述的抛光操作以平坦化涂层的表面。通过产生根据本技术的一些实施方式的涂层，可提供增加的部件保护。

在前面的说明中，为了阐明的目的，已说明许多细节以提供对本技术的各种实施方式的理解。然而，对本领域技术人员将显而易见的是，可在没有这些细节中的一些细节或带有额外细节的情况下实行某些实施方式。

已经揭示数个实施方式，本领域技术人员将认知到，在不背离实施方式的精神的情况下，可使用各种修改、替代架构、及等同物。此外，并未说明若干的周知处理与元件，以避免不必要地混淆本技术。因此，上述说明不应视为限制本技术的范围。

当提供一数值范围时，除非上下文明确地另外指明，否则应理解到，在范围的上限值与下限值之间的至下限值的单位的最小部分的每个中间值也被明确地揭示。在叙明范围中的任何叙明值或未叙明中间值及叙明范围中的任何其他叙明或中间值之间的任何较窄范围被涵盖。这些较小范围的上限值与下限值可独立地在此范围中被包括或被排除，且受到在叙明范围中的任何明确排除限值，在较小范围中的任一限值被包括、限值皆不被包括、或限值皆被包括的各范围也被涵盖在本技术中。当叙明范围包括限值的一者或两者时，也包括排除这些被包括限值的任一者或两者的范围。

在本文中及随附权利要求书中使用时，除非上下文清楚地另外指明，否则单数形式的“一(a)”、“一(an)”及“该”包括复数形式的提及物。因此，例如，对“一层”的提及包括多个此层，及对“该前驱物”的提及包括提及一或多个前驱物及本领域技术人员所知的其等同物，以此类推。

此外，字词“包含(comprise(s))”、“包含(comprising)”、“含有(contain(s))”、“含有(containing)”、“包括(include(s))”、及“包括(including)”当被使用在本说明书及在之后的权利要求书中时，旨在指明所述特征、整体、部件、或操作的存在，但它们不排除一或多个其他特征、整体、部件、操作、动作或群组的存在或添加。

Claims (20)

1.一种涂布半导体部件基板的方法，所述方法包含：

将所述半导体部件基板浸没在碱性电解质中，其中所述碱性电解质包含钇；

在所述半导体部件基板的表面处点燃等离子体持续小于或约12小时的时间段；及

在所述半导体部件基板上形成含钇氧化物，其中所述含钇氧化物的表面以大于或约10原子％的钇并入为特征。

2.如权利要求1所述的涂布半导体部件基板的方法，其中所述半导体部件基板包含铝6061。

3.如权利要求1所述的涂布半导体部件基板的方法，其中所述含钇氧化物中的所述钇并入穿过所述含钇氧化物的深度的至少三分之一维持在高于或约10原子％。

4.如权利要求1所述的涂布半导体部件基板的方法，其中所述半导体部件基板上的所述含钇氧化物以大于或约1000的维氏硬度为特征。

5.如权利要求1所述的涂布半导体部件基板的方法，其中所述半导体部件基板上的所述含钇氧化物以大于或约20V/μm的介电击穿电压为特征。

6.如权利要求1所述的涂布半导体部件基板的方法，其中形成的所述含钇氧化物包含多个孔洞，所述孔洞以小于或约100nm的平均孔径为特征。

7.如权利要求1所述的涂布半导体部件基板的方法，进一步包含：

通过原子层沉积处理在所述含钇氧化物上形成含钇层，以在所述半导体部件基板上产生组合涂层。

8.如权利要求7所述的涂布半导体部件基板的方法，其中所述含钇层以小于或约100nm的厚度为特征。

9.如权利要求7所述的涂布半导体部件基板的方法，其中所述半导体部件基板上的所述组合涂层以大于或约50V/μm的介电击穿电压为特征。

10.如权利要求1所述的涂布半导体部件基板的方法，进一步包含：

横跨所述半导体部件基板的表面移除一定量的所述含钇氧化物。

11.如权利要求10所述的涂布半导体部件基板的方法，其中横跨所述表面的所述含钇氧化物以小于或约0.5μm的平均粗糙度为特征。

12.一种涂布半导体部件基板的方法，所述方法包含：

将所述半导体部件基板浸没在碱性电解质中，其中所述碱性电解质包含钇；

在所述半导体部件基板的表面处点燃等离子体持续小于或约12小时的时间段；及

在所述半导体部件基板上形成含钇氧化物，其中所述含钇氧化物以大于或约50μm的厚度为特征。

13.如权利要求12所述的涂布半导体部件基板的方法，其中所述含钇中的钇并入穿过所述含钇氧化物的深度的至少三分之一维持在高于或约10原子％。

14.如权利要求12所述的涂布半导体部件基板的方法，进一步包含：

抛光横跨所述半导体部件基板的所述含钇氧化物的表面。

15.如权利要求14所述的涂布半导体部件基板的方法，其中横跨所述半导体部件基板的所述含钇氧化物的所述表面以小于或约0.5μm的平均粗糙度为特征。

16.如权利要求12所述的涂布半导体部件基板的方法，进一步包含：

通过原子层沉积处理在所述含钇氧化物上形成含钇层，以在所述半导体部件基板上产生组合涂层。

17.如权利要求16所述的涂布半导体部件基板的方法，其中所述含钇氧化物上的所述含钇层以小于或约100nm的厚度为特征。

18.如权利要求16所述的涂布半导体部件基板的方法，其中所述半导体部件基板上的所述组合涂层以大于或约50V/μm的介电击穿电压为特征。

19.一种被涂布的半导体部件，包含：

铝基板；及

保形涂层，横跨所述铝基板延伸，其中所述保形涂层的特征在于：

氧化钇与氧化铝晶体结构，其中所述氧化钇与氧化铝晶体结构包含至少2％的钇铝单斜晶，

大于或约20μm的厚度，及

大于或约35V/μm的介电击穿电压。

20.如权利要求19所述的被涂布的半导体部件，其中所述保形涂层包含第一保形涂层，所述被涂布的半导体部件进一步包含：

第二保形涂层，覆盖所述第一保形涂层，其中所述第二保形涂层以小于或约100nm的厚度为特征。